CN109659372A - 一种薄膜晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 239000010409 thin film Substances 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 53
- 230000008569 process Effects 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 285
- 229920002120 photoresistant polymer Polymers 0.000 claims description 169
- 229910052751 metal Inorganic materials 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 48
- 239000011241 protective layer Substances 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 9
- 239000012780 transparent material Substances 0.000 claims description 8
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 7
- 238000004380 ashing Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 150000002739 metals Chemical class 0.000 claims description 4
- 238000003860 storage Methods 0.000 abstract description 8
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 7
- 230000003287 optical effect Effects 0.000 abstract description 7
- 239000010408 film Substances 0.000 abstract description 5
- 239000012212 insulator Substances 0.000 abstract description 3
- 239000000203 mixture Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 239000010949 copper Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 101100245267 Caenorhabditis elegans pas-1 gene Proteins 0.000 description 1
- 101100353517 Caenorhabditis elegans pas-2 gene Proteins 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H01L29/786—
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- H01L29/66742—
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
本发明提出一种薄膜晶体管及其制造方法，涉及液晶显示领域，所述氧化物薄膜晶体管的制造方法结合现有的6Mask工艺（栅极→半导体层/源漏极→有机绝缘层→公共电极→第二绝缘层→像素电极），将公共电极（Com电极）构图于底层，并且公共电极和栅极采用一次构图完成以节省一道光罩制程（通过半透掩膜版多阶曝光实现），形成底Com架构，此外不需要有机绝缘膜，实现了4道光罩制程完成FFS阵列基板制造，同时使得薄膜晶体管像素区域的像素电极和公共电极的中间护层具有形成存储电容所需的合适护层厚度（2000Å‑8000Å）。
Description
技术领域
本发明属于液晶显示领域，具体涉及一种薄膜晶体管及其制造方法。
背景技术
边缘场开关(Fringe Field Switching，简称FFS)技术，是目前的一种液晶显示器技术，是为解决大尺寸，高清晰桌面显示器和液晶电视应用而开发的一种广视角技术。FFS液晶面板具有响应时间快、光透过率高，宽视角等优点，但是由于FFS 液晶面板采用两层铟锡氧化物(Indium tin oxide， 简称ITO) 来制作，使得FFS液晶面板的制作流程要比一般的液晶面板要多一到两道光罩（掩膜版）工艺。
为了缩减成本，提升产能，增强氧化物薄膜晶体管的竞争力，需要对光罩数量的减少进行进一步的研究。现有技术中，已经在新型氧化物半导体技术（采用背沟道刻蚀（BackChannel Etching，简称BCE））与9道量产工艺（采用刻蚀阻挡层（Etching Stop Layer，简称ESL），相比之下减少1道光罩为8Mask）基础之上，通过像素区采用半透掩膜版（Half ToneMask，HTM）技术，同时端子区采用第二绝缘层（Pas2）、第一绝缘层（Pas1）和栅极绝缘层（GI）三层一次刻蚀技术，顶层透明电极连接第一层金属和第二层金属，进一步缩减栅极绝缘层光罩和有源层光罩变为6道光罩。
此外，也有一部分现有技术实现了5道光罩工艺（像素电极/栅极→栅极绝缘层/有源层→源漏极→绝缘保护层→公共电极/接触电极），但是这种方法制造出的薄膜晶体管像素区域的像素电极和公共电极的中间护层一般为8125 Å，这种太厚的中间护层会导致存储电容减小。
发明内容
本发明提供一种薄膜晶体管及其制造方法，这种薄膜晶体管的制造方法将原有的6道光罩变成4道光罩制程，同时使得薄膜晶体管像素区域的像素电极和公共电极的中间护层具有形成存储电容所需的合适护层厚度（2000 Å -8000 Å）。
本发明的技术方案如下：
本发明公开了一种薄膜晶体管的制造方法，包括以下步骤：
S1：在基板上依次涂覆第一透明电极层、第一金属层以及第一光阻，利用第一半透掩膜版进行图案化处理形成位于像素区域内的公共电极和覆盖公共电极的栅极、位于端子区域内的公共电极和覆盖公共电极的栅极；
S2：在步骤S1完成的基板上形成栅极绝缘层；
S3：在步骤S2完成的基板上沉积有源层、第二金属层以及第二光阻，利用第二半透掩膜版进行图案化处理形成源极、漏极以及导电沟道；
S4：在步骤S3完成的基板上沉积绝缘保护层以及第三光阻，利用第三半透掩膜版进行图案化处理形成绝缘保护层；
S5：在步骤S4完成的基板上涂覆第二透明电极层以及第四光阻，利用第四掩膜版进行图案化处理形成像素电极和接触电极。
优选地，步骤S1中所述的“利用第一半透掩膜版进行图案化处理”具体为以下步骤：
S11：采用第一半透掩膜版对第一光阻进行曝光处理，形成有光阻层覆盖的像素区域、无光阻层覆盖的像素区域、有光阻层覆盖的端子区域以及无光阻层覆盖的端子区域；所述有光阻层覆盖的像素区域包括薄光阻层覆盖的像素区域和厚光阻层覆盖的像素区域；
S12：刻蚀掉无光阻层覆盖的像素区域内的第一金属层和第一透明电极层、无光阻层覆盖的端子区域内的第一金属层和第一透明电极层；
S13：对薄光阻层覆盖的像素区域、厚光阻层覆盖的像素区域以及厚光阻层覆盖的端子区域同时进行光阻灰化，使得薄光阻层覆盖的像素区域暴露出第一金属层；
S14：对露出的第一金属层进行湿刻；
S15：对有光阻层覆盖的像素区域和端子区域进行光阻层剥离。
优选地，步骤S3中所述的“利用第二半透掩膜版进行图案化处理”具体为以下步骤：
S31：采用第二半透掩膜版对第二光阻进行曝光处理，形成有光阻层覆盖的像素区域、无光阻层覆盖的像素区域、有光阻层覆盖的端子区域以及无光阻层覆盖的端子区域；所述有光阻层覆盖的像素区域包括薄光阻层覆盖的像素区域和厚光阻层覆盖的像素区域；
S32：通过湿刻同时刻蚀掉无光阻层覆盖的像素区域内的有源层和第二金属层、无光阻层覆盖的端子区域内的有源层和第二金属层；
S33：对薄光阻层覆盖的像素区域、厚光阻层覆盖的像素区域以及厚光阻层覆盖的端子区域同时进行光阻灰化，使得薄光阻层覆盖的像素区域暴露出第二金属层；
S34：对露出的第二金属层进行刻蚀，暴露出沟道部位的有源层；
S35：对有光阻层覆盖的像素区域和端子区域进行光阻层剥离。
优选地，步骤S4中所述的“利用第三半透掩膜版进行图案化处理”具体为以下步骤：
S41：采用第三半透掩膜版对第三光阻进行曝光处理，形成有光阻层覆盖的像素区域、无光阻层覆盖的像素区域、有光阻层覆盖的端子区域以及无光阻层覆盖的端子区域；所述有光阻层覆盖的像素区域包括薄光阻层覆盖的像素区域和厚光阻层覆盖的像素区域；
S42：通过干刻同时刻蚀掉厚光阻层覆盖的像素区域内的第三光阻、薄光阻层覆盖的像素区域内的第三光阻和绝缘保护层、无光阻层覆盖的像素区域内的绝缘保护层、有光阻层覆盖的端子区域内的第三光阻以及无光阻层覆盖的端子区域内的绝缘保护层和栅极绝缘层；
S43：对有光阻层覆盖的像素区域和端子区域内未完全刻蚀掉的第三光阻进行光阻剥离。
优选地，位于公共电极上的栅极绝缘层和绝缘保护层构成像素电极和公共电极的中间护层，所述中间护层厚度为2000 Å至8000 Å 。
优选地，所述第一透明电极层和第二透明电极层采用氧化铟锡透明材料或纳米银线透明材料等金属或氧化物，所述第一透明电极层和第二透明电极层的厚度为600Å 至1000 Å。
优选地，所述栅极绝缘层和绝缘保护层均为氮化硅或者氧化硅，或者均为氮化硅和氧化硅的叠加共用。
优选地，所述有源层是IGZO、IZO和ITO氧化物半导体中的一种或多种组合。
本发明还公开了一种薄膜晶体管，采用上述任意所述的薄膜晶体管的制造方法制造。
本发明提供的技术方案具有以下有益效果：
本发明将公共电极（Com电极）构图于底层，并且公共电极和栅极采用一次构图完成以节省一道光罩制程（通过半透掩膜版多阶曝光实现），形成底Com架构，此外不需要有机绝缘膜，实现了4道光罩制程完成FFS阵列基板制造，同时使得薄膜晶体管像素区域的像素电极和公共电极的中间护层具有形成存储电容所需的合适护层厚度（2000 Å -8000 Å）。
附图说明
下面将以明确易懂的方式，结合附图说明优选实施方式，对本发明予以进一步说明。
图1是本发明薄膜晶体管的制造方法第一步的过程之一的示意图；
图2是本发明薄膜晶体管的制造方法第一步的过程之二的示意图；
图3是本发明薄膜晶体管的制造方法第一步的过程之三的示意图；
图4是本发明薄膜晶体管的制造方法第一步的过程之四的示意图；
图5是本发明薄膜晶体管的制造方法第一步的过程之五的示意图；
图6是本发明薄膜晶体管的制造方法第二步的示意图；
图7是本发明薄膜晶体管的制造方法第三步的过程之一的示意图；
图8是本发明薄膜晶体管的制造方法第三步的过程之二的示意图；
图9是本发明薄膜晶体管的制造方法第三步的过程之三的示意图；
图10是本发明薄膜晶体管的制造方法第三步的过程之四的示意图；
图11是本发明薄膜晶体管的制造方法第三步的过程之五的示意图；
图12是本发明薄膜晶体管的制造方法第四步的过程之一的示意图；
图13是本发明薄膜晶体管的制造方法第四步的过程之二的示意图；
图14是本发明薄膜晶体管的制造方法第五步的过程之一的示意图；
图15是本发明薄膜晶体管的制造方法第五步的过程之二的示意图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
下面以具体实施例详细介绍本发明的技术方案。
本发明的薄膜晶体管的制造方法，包括以下步骤：
第一步：如图1至图5所示，在基板30上依次涂覆第一透明电极层01、第一金属层02以及第一光阻11，利用第一半透掩膜版10进行图案化处理形成位于像素区域100内的公共电极011和覆盖公共电极011的栅极021、位于端子区域200内的公共电极011和覆盖公共电极011的栅极021；
第一步中所述的“利用第一半透掩膜版10进行图案化处理” 具体为以下步骤：
S11：如图1所示，采用第一半透掩膜版10对第一光阻11进行曝光处理，形成有光阻层覆盖的像素区域、无光阻层覆盖的像素区域12、有光阻层覆盖的端子区域13以及无光阻层覆盖的端子区域14；所述有光阻层覆盖的像素区域包括薄光阻层覆盖的像素区域15和厚光阻层覆盖的像素区域16；其中有光阻层覆盖的像素区域、无光阻层覆盖的像素区域12组成像素区域100；无光阻层覆盖的端子区域14位于有光阻层覆盖的端子区域13的两侧；
S12：如图2所示，刻蚀掉无光阻层覆盖的像素区域12内的第一金属层02和第一透明电极层01，以及无光阻层覆盖的端子区域14内的第一金属层02和第一透明电极层01；
对于第一金属层02和第一透明电极层01的刻蚀，可以分别单独刻蚀，也可以同时刻蚀，刻蚀可以采用湿刻，也可以采用干刻，或者同时采用两种方法。
S13：如图3所示，对薄光阻层覆盖的像素区域15、厚光阻层覆盖的像素区域16以及有光阻层覆盖的端子区域13同时进行光阻灰化，使得薄光阻层覆盖的像素区域15暴露出第一金属层02；
S14：如图4所示，对露出的第一金属层02进行湿刻并把位于薄光阻层覆盖的像素区域15内的第一金属层02刻蚀掉；
S15：如图5所示，对有光阻层覆盖的像素区域和端子区域进行光阻层剥离，形成位于像素区域100内的公共电极011和覆盖公共电极011的栅极021、位于端子区域200内的公共电极011和覆盖公共电极011的栅极021。
其中，在基板30利用第一半透掩膜版10进行图案化处理后形成的除了公共电极011和栅极021以外，同时第一金属层02还形成相应的配线。
此外，制作公共电极011使用的第一透明电极层01一般采用物理溅射沉积的方式沉膜；制作栅极021使用的第一金属层02一般采用物理溅射沉积的方式沉膜。
所述第一透明电极层01可以采用氧化铟锡透明材料或纳米银线透明材料等透过率及电导率合适的金属及氧化物，所述第一透明电极层01的厚度为600Å 至1000 Å；所述第一金属层02可以采用铜、铜/钼、铝等金属，所述第一金属层02的厚度为2000Å至3500Å。
第二步：如图6所示，在步骤一完成的基板上形成栅极绝缘层03。
其中，所述栅极绝缘层03可以是氮化硅或者氧化硅，也可以是氮化硅和氧化硅的叠加共用(SiO2/SiNx)，所述栅极绝缘层03的厚度为3500 Å至4500 Å。
第三步：如图7至图11所示，在第二步完成的基板上沉积有源层04、第二金属层05以及第二光阻21，利用第二半透掩膜版20进行图案化处理形成源极51、漏极52以及导电沟道。
第三步中所述的“利用第二半透掩膜版20进行图案化处理”具体为以下步骤：
S31：如图7所示，采用第二半透掩膜版20对第二光阻21进行曝光处理，形成有光阻层覆盖的像素区域、无光阻层覆盖的像素区域24、有光阻层覆盖的端子区域25以及无光阻层覆盖的端子区域26；所述有光阻层覆盖的像素区域包括薄光阻层覆盖的像素区域22和厚光阻层覆盖的像素区域23；其中有光阻层覆盖的像素区域、无光阻层覆盖的像素区域24组成像素区域100；无光阻层覆盖的端子区域26位于有光阻层覆盖的端子区域25的两侧；
S32：如图8所示，通过湿刻同时刻蚀掉无光阻层覆盖的像素区域24内的有源层04和第二金属层05、无光阻层覆盖的端子区域26内的有源层04和第二金属层05；
S33：如图9所示，对薄光阻层覆盖的像素区域22、厚光阻层覆盖的像素区域23以及有光阻层覆盖的端子区域25同时进行光阻灰化，使得薄光阻层覆盖的像素区域22暴露出第二金属层05；
S34：如图10所示，对露出的第二金属层05进行刻蚀，暴露出沟道部位的有源层04；
S35：如图11所示，对有光阻层覆盖的像素区域和端子区域进行光阻层剥离并形成源极51、漏极52以及导电沟道。
其中，第二半透掩膜版20的半透区的透过率为10%至50%。
制作有源层04的材料可以采用IGZO、IZO、IGZO/ITO、IGZO/ITO等氧化物半导体中的一种，所述有源层04的厚度为500 Å 至1000 Å。
制作第二金属层05的材料可以采用铜/钛、铜/钼等金属材料中的一种，所述第二金属层05的厚度为2000 Å 至3000 Å，第二金属层05图案化后制作成为源极51、漏极52以及相应的导电沟道。
此外，对于无光阻层覆盖的像素区域24和无光阻层覆盖的端子区域26内刻蚀使用的刻蚀液一般采用含F的酸性刻蚀液；对于步骤S34中沟道区第二金属层05的刻蚀一般可以采用湿刻、干刻或者湿刻和干刻结合的方式进行。
第四步：如图12和图13所示，在第三步完成的基板上沉积绝缘保护层06以及第三光阻31，利用第三半透掩膜版30进行图案化处理形成绝缘保护层06。
第四步中所述的“利用第三半透掩膜版30进行图案化处理”具体为以下步骤：
S41：如图12所示，采用第三半透掩膜版30对第三光阻31进行曝光处理，形成有光阻层覆盖的像素区域、无光阻层覆盖的像素区域34、有光阻层覆盖的端子区域35以及无光阻层覆盖的端子区域36；所述有光阻层覆盖的像素区域包括薄光阻层覆盖的像素区域32和厚光阻层覆盖的像素区域33；
S42：如图13所示，通过干刻同时刻蚀厚光阻层覆盖的像素区域33内的第三光阻31、薄光阻层覆盖的像素区域32内的第三光阻31和部分绝缘保护层06、无光阻层覆盖的像素区域34内的绝缘保护层06、有光阻层覆盖的端子区域35内的第三光阻31以及无光阻层覆盖的端子区域36内的绝缘保护层06和栅极绝缘层03；
S43：对有光阻层覆盖的像素区域和端子区域内未完全刻蚀掉的第三光阻31进行光阻剥离。
刻蚀过程中当无光阻层覆盖的端子区域36内的绝缘保护层06和栅极绝缘层03全部刻蚀掉时，刻蚀才会结束。因此，当刻蚀结束时，如果存在剩余的第三光阻31未被刻蚀掉，还需另外进行光阻剥离。此外，薄光阻层覆盖的像素区域32内的第三光阻31的厚度要明显小于厚光阻层覆盖的像素区域33内的第三光阻31的厚度，因此必然会刻蚀掉一部分薄光阻层覆盖的像素区域32内的绝缘保护层06。
绝缘保护层06被刻蚀掉的厚度由薄光阻层覆盖的像素区域32内的第三光阻31的厚度、无光阻层覆盖的端子区域36内绝缘保护层06和栅极绝缘层03的厚度之和以及被刻蚀掉的材料的刻蚀速率等因素决定。通常会在制作之前先计算并确定好所需剩余绝缘保护层06的厚度，从而利用第三半透掩膜版30来决定薄光阻层覆盖的像素区域32内的第三光阻31的厚度。
其中，所述第三半透掩膜版30的半透区的透过率为10%~50%。
此外，制作绝缘保护层06的材料可以是氮化硅或者氧化硅，也可以是氮化硅和氧化硅的叠加共用 (SiO2/SiNx)，所述绝缘保护层06采用化学气相沉积的方式形成，所述绝缘保护层06的厚度为3500 Å至4500 Å。
第五步：如图14和图15所示，在第四步完成的基板上涂覆第二透明电极层07以及第四光阻（图未示出），利用第四掩膜版进行图案化处理形成像素电极71和接触电极72。
其中，制作第二透明电极层07的材料可采用氧化铟锡透明材料或纳米银线透明材料等透过率及电导率合适的金属及氧化物，所述第二透明电极层07通过物理气相沉积的方式形成，所述第二透明电极层07的厚度为600Å 至1000 Å。
此外，第四步中的薄光阻层覆盖的像素区域32所在的区域构成公共电极011和像素电极71之间存储电容的部分，所述薄光阻层覆盖的像素区域32的第三光阻31的厚度一般为2000 Å至10000 Å。无光阻层覆盖的像素区域34所在的区域为需要暴露出接触孔的部位，薄光阻层覆盖的像素区域32的的第三光阻31成为刻蚀无光阻层覆盖的像素区域34内的绝缘保护层06形成接触孔的牺牲层，即刻蚀无光阻层覆盖的像素区域34内的绝缘保护层06时（绝缘保护层06的厚度约为8000 Å），就会相应的刻蚀薄光阻层覆盖的像素区域32的第三光阻31。
如果第四步的光罩不采用半透掩膜版，则薄光阻层覆盖的像素区域32所在的区域内的绝缘保护层06就不会被刻蚀，必然导致像素电极71和公共电极72之间的护层厚度（绝缘保护层06和栅极绝缘层03）会超过8000 Å，导致存储电容过小，不利于电压保持和降低跳变电压（Feed-Through电压）。
图15是最终完成的本发明薄膜晶体管示意图，其中，在第四步中薄光阻层覆盖的像素区域32所在的区域，位于公共电极011上的栅极绝缘层03和绝缘保护层06构成像素电极71和公共电极011的中间护层，所述中间护层厚度为2000 Å至8000 Å 。当中间护层的厚度小于栅极绝缘层03的厚度时，中间护层只由栅极绝缘层03构成；当中间护层的厚度大于栅极绝缘层03的厚度时，中间护层由栅极绝缘层03和绝缘保护层06构成。
以下为具体的实施例：
首先在玻璃基板上沉积第一透明电极01和第一金属层03，比如采用ITO/Cu材料，厚度约600 Å /3000Å，涂覆光阻、采用第一半透掩膜版10一次图案化形成公共电极011、栅极021以及相应的配线。
在其之上沉积栅极绝缘层03，采用氮化硅/氧化硅，厚度为4125 Å。
栅极绝缘层03完成以后，在其之上，连续沉积有源层04（氧化物半导体）和第二层金属层05，采用Ti/Cu，厚度约为2000 Å，然后涂覆光阻，通过采用第二半透掩膜版20一次图案化形成薄膜晶体管（TFT）导电沟道、源极51和漏极52。
紧接着沉积绝缘保护层06，采用依次沉积氧化硅（厚度约为2000 Å）和氮化硅（厚度约为2000Å）材料，使用第三半透掩膜版30对所述绝缘保护层06进行多阶曝光，其中，薄光阻层覆盖的像素区域32的第三光阻31 的厚度为3000 Å。刻蚀结束后，所述薄光阻层覆盖的像素区域32所在的区域构成公共电极011和像素电极71之间的中间护层（即存储电容的部分），所述中间护层的厚度约为5000 Å 。
最后沉积氧化铟锡（ITO，厚度600Å）并图案化形成像素电极71和接触电极72。
本发明还提出一种薄膜晶体管，采用上述任意一种薄膜晶体管的制造方法制造。
为了进一步提升产能，降低成本，本发明结合现有的6Mask工艺（栅极→半导体层/源漏极→有机绝缘层→公共电极→第二绝缘层→像素电极），将公共电极（Com电极）构图于底层，并且公共电极和栅极采用一次构图完成以节省一道光罩制程（通过半透掩膜版多阶曝光实现），形成底Com架构，此外不需要有机绝缘膜，实现了4道光罩制程完成FFS阵列基板制造，同时使得薄膜晶体管像素区域的像素电极和公共电极的中间护层具有形成存储电容所需的合适护层厚度（2000 Å -8000 Å）。
应当说明的是，以上所述仅是本发明的优选实施方式，但是本发明并不限于上述实施方式中的具体细节，应当指出，对于本技术领域的普通技术人员来说，在本发明的技术构思范围内，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，对本发明的技术方案进行多种等同变换，这些改进、润饰和等同变换也应视为本发明的保护范围。
Claims (9)
1.一种薄膜晶体管的制造方法，其特征在于，包括以下步骤：
S1：在基板上依次涂覆第一透明电极层、第一金属层以及第一光阻，利用第一半透掩膜版进行图案化处理形成位于像素区域内的公共电极和覆盖公共电极的栅极、位于端子区域内的公共电极和覆盖公共电极的栅极；
S2：在步骤S1完成的基板上形成栅极绝缘层；
S3：在步骤S2完成的基板上沉积有源层、第二金属层以及第二光阻，利用第二半透掩膜版进行图案化处理形成源极、漏极以及导电沟道；
S4：在步骤S3完成的基板上沉积绝缘保护层以及第三光阻，利用第三半透掩膜版进行图案化处理形成绝缘保护层；
S5：在步骤S4完成的基板上涂覆第二透明电极层以及第四光阻，利用第四掩膜版进行图案化处理形成像素电极和接触电极。
2.根据权利要求1所述的一种薄膜晶体管的制造方法，其特征在于，步骤S1中所述的“利用第一半透掩膜版进行图案化处理”具体为以下步骤：
S11：采用第一半透掩膜版对第一光阻进行曝光处理，形成有光阻层覆盖的像素区域、无光阻层覆盖的像素区域、有光阻层覆盖的端子区域以及无光阻层覆盖的端子区域；所述有光阻层覆盖的像素区域包括薄光阻层覆盖的像素区域和厚光阻层覆盖的像素区域；
S12：刻蚀掉无光阻层覆盖的像素区域内的第一金属层和第一透明电极层、无光阻层覆盖的端子区域内的第一金属层和第一透明电极层；
S13：对薄光阻层覆盖的像素区域、厚光阻层覆盖的像素区域以及厚光阻层覆盖的端子区域同时进行光阻灰化，使得薄光阻层覆盖的像素区域暴露出第一金属层；
S14：对露出的第一金属层进行湿刻；
S15：对有光阻层覆盖的像素区域和端子区域进行光阻层剥离。
3.根据权利要求1所述的一种薄膜晶体管的制造方法，其特征在于，步骤S3中所述的“利用第二半透掩膜版进行图案化处理”具体为以下步骤：
S31：采用第二半透掩膜版对第二光阻进行曝光处理，形成有光阻层覆盖的像素区域、无光阻层覆盖的像素区域、有光阻层覆盖的端子区域以及无光阻层覆盖的端子区域；所述有光阻层覆盖的像素区域包括薄光阻层覆盖的像素区域和厚光阻层覆盖的像素区域；
S32：通过湿刻同时刻蚀掉无光阻层覆盖的像素区域内的有源层和第二金属层、无光阻层覆盖的端子区域内的有源层和第二金属层；
S33：对薄光阻层覆盖的像素区域、厚光阻层覆盖的像素区域以及厚光阻层覆盖的端子区域同时进行光阻灰化，使得薄光阻层覆盖的像素区域暴露出第二金属层；
S34：对露出的第二金属层进行刻蚀，暴露出沟道部位的有源层；
S35：对有光阻层覆盖的像素区域和端子区域进行光阻层剥离。
4.根据权利要求1所述的一种薄膜晶体管的制造方法，其特征在于，步骤S4中所述的“利用第三半透掩膜版进行图案化处理”具体为以下步骤：
S41：采用第三半透掩膜版对第三光阻进行曝光处理，形成有光阻层覆盖的像素区域、无光阻层覆盖的像素区域、有光阻层覆盖的端子区域以及无光阻层覆盖的端子区域；所述有光阻层覆盖的像素区域包括薄光阻层覆盖的像素区域和厚光阻层覆盖的像素区域；
S42：通过干刻同时刻蚀厚光阻层覆盖的像素区域内的第三光阻、薄光阻层覆盖的像素区域内的第三光阻和部分绝缘保护层、无光阻层覆盖的像素区域内的绝缘保护层、有光阻层覆盖的端子区域内的第三光阻以及无光阻层覆盖的端子区域内的绝缘保护层和栅极绝缘层；
S43：对有光阻层覆盖的像素区域和端子区域内未完全刻蚀掉的第三光阻进行光阻剥离。
5.根据权利要求1所述的一种薄膜晶体管的制造方法，其特征在于，位于公共电极上的栅极绝缘层和绝缘保护层构成像素电极和公共电极的中间护层，所述中间护层厚度为2000Å至8000 Å。
6.根据权利要求1所述的一种薄膜晶体管的制造方法，其特征在于，所述第一透明电极层和第二透明电极层采用氧化铟锡透明材料或纳米银线透明材料等金属或氧化物，所述第一透明电极层和第二透明电极层的厚度为600Å 至1000 Å。
7.根据权利要求1所述的一种薄膜晶体管的制造方法，其特征在于，所述栅极绝缘层和绝缘保护层均为氮化硅或者氧化硅，或者均为氮化硅和氧化硅的叠加共用。
8.根据权利要求1所述的一种薄膜晶体管的制造方法，其特征在于，所述有源层是IGZO、IZO和ITO氧化物半导体中的一种或多种组合。
9.一种薄膜晶体管，其特征在于，采用上述权利要求1-8任意一项所述的薄膜晶体管的制造方法制造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910186789.7A CN109659372B (zh) | 2019-03-13 | 2019-03-13 | 一种薄膜晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910186789.7A CN109659372B (zh) | 2019-03-13 | 2019-03-13 | 一种薄膜晶体管及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109659372A true CN109659372A (zh) | 2019-04-19 |
| CN109659372B CN109659372B (zh) | 2019-07-09 |
Family
ID=66123950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910186789.7A Active CN109659372B (zh) | 2019-03-13 | 2019-03-13 | 一种薄膜晶体管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109659372B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20200212155A1 (en) * | 2017-09-26 | 2020-07-02 | Sharp Kabushiki Kaisha | Display device |
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|---|---|
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