CN109643257B - 用于存储器系统中的链路纠错的方法和设备 - Google Patents

用于存储器系统中的链路纠错的方法和设备 Download PDF

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Abstract

存储器子系统中的常规链路纠错技术包括加宽I/O带宽或者增加突发长度。然而，这两种技术具有缺点。在一个或多个方面，提出了在主机和存储器设备两者中纳入链路纠错以解决与常规技术相关联的缺点。所提出的存储器子系统的优点在于可保持常规存储器系统的接口架构。此外，用所提出的存储器子系统提供了链路纠错能力而不会增加I/O带宽并且不会增加突发长度。

Description

用于存储器系统中的链路纠错的方法和设备
相关申请的交叉引用
本专利申请要求于2016年8月26日提交的题为“LINK ERROR CORRECTION INMEMORY SYSTEM(存储器系统中的链路纠错)”的美国临时申请No.62/380,104的权益，该临时申请已被转让给本申请受让人并由此通过援引全部明确纳入于此。
公开领域
本公开的一个或多个方面一般涉及存储器系统，尤其涉及存储器系统中的链路纠错。
背景
在主机与存储器设备之间的数据传递中可存在错误。这些链路错误可被检测并且常常通过在数据传递中纳入纠错码(ECC)来纠正。两种技术已常规地用于实现ECC。在第一种常规技术中，输入/输出(I/O)带宽被增加以容适数据和ECC两者。在第二种常规技术中，通过扩展数据突发长度来在主机与存储器之间传递ECC比特。
在第一种常规技术中，常规服务器和计算系统通常使用72比特I/O宽度的存储器模块(64比特数据和对应的8比特ECC)，以增强存储器链路和存储器单元阵列的可靠性。图1解说了包括主机片上系统(SOC)110与存储器阵列140的常规存储器子系统100的简化图。主机SOC 110包括具有ECC编码器/解码器125的存储器控制器120以及PHY块130。存储器阵列140包括九个8比特存储器设备150。8比特ECC可以被指派给每个64比特数据，以保护主机SOC 110和存储器单元阵列140两者中的任何比特错误。数据可被写入前八个存储器设备150，并且ECC可被写入第9个存储器设备150。
如所看到的，常规存储器配置引起附加的存储器设备成本。常规存储器配置还通过需要更宽的存储器通道布线引起增加的印刷电路板(PCB)面积成本，以及由于附加的第9个存储器设备150而引起增加的存储器待机和活动功率成本。附加的存储器配置直接影响性能。存储器带宽对应于每个给定时间量传递多少有效比特。然而，附加的ECC比特虽然增强可靠性，但其自身不具有作为数据的值。由此，第一种常规技术直接影响存储器子系统的性能，因为整个I/O带宽未用于传递有用数据。
图2解说了常规存储器子系统100的简化图，但此时为简单起见仅示出一个数据(DQ)字节。存储器设备150包括I/O块260和多个存储器组270。如所看到的，信号线(统称为链路290)用于在主机SOC 110与存储器设备150之间交换数据。链路290包括：
·DQ[0:7]线：用于在存储器与SOC之间传递数据的DQ字节双向总线；
·DM线：用于写数据的数据掩码；
·数据CK线：用于选通写数据的时钟输入；
·读选通CK线：用于与读数据定时(至SOC的时钟输入)对准的时钟输出；
·CA[0:n]线：命令和地址；
·CA CK线：用于获取CA的命令和地址时钟输入。
应当注意，DM线可以是数据掩码反相(DMI)引脚功能—数据反相或数据掩码。DMI引脚功能取决于模式寄存器设置。然而，在图2中，为简单起见其被示出为DM线。
图3A解说了常规掩码写操作的时序图。存储器控制器120向存储器设备150发出写命令。在某一延迟之后，在十六个突发循环中的每一者上从主机SOC110向存储器设备150传递一字节(8比特)的数据。换言之，传递了128比特的写数据(8比特DQ x突发长度16)。在图3A中，D0–DF中的每一者表示在一个突发循环中传递的8比特(一字节)的写数据DQ[0:7]。在一些数据掩码(DM)活动的情况下传递写数据。在该示例中，16比特DM用于掩蔽每个DQ字节。通常，由于这是写操作，因此读选通时钟线空闲。
图3B解说了常规读操作的时序图。存储器控制器120向存储器设备150发出读命令。在某一延迟之后，存储器设备150通过向主机SOC 110发送128比特的读数据(8比特DQ x突发长度16)来进行响应。再次，D0–DF中的每一者表示在一个突发循环中传递的一字节的读数据DQ[0:7]。来自存储器设备150的读选通时钟随读数据翻转，作为至主机SOC 110的输入时钟。由于这是读操作，因此DM线空闲。
在第二种常规技术中，突发长度被扩展以传送ECC码。例如，突发长度可从16扩展到18(BL16→BL18)，并且可以在未用于传递DQ比特的突发循环中在主机SOC 110与存储器设备150之间传递ECC比特。这种常规的经扩展数据突发长度的技术也直接影响性能，因为不是每个循环用于传递有用数据。
概述
本概述标识了一些示例方面的特征，并且不是对所公开的主题内容的排他性或穷尽性描述。各特征或各方面是被包括在本概述中还是从本概述中省略不旨在指示这些特征的相对重要性。描述了附加特征和方面，并且这些附加特征和方面将在阅读以下详细描述并查看形成该详细描述的一部分的附图之际变得对本领域技术人员显而易见。
公开了一种示例性存储器设备。所述存储器设备可包括存储器组、存储器侧接口、存储器侧编码器、以及存储器侧解码器。所述存储器侧接口可被配置成：通过链路从主机接收写命令，通过所述链路从所述主机接收写数据和写保护码，以及响应于所述写命令，将所述写数据存储到所述存储器组。所述存储器侧接口还可被配置成：通过所述链路从所述主机接收读命令，响应于所述读命令，从所述存储器组检索读数据，以及通过所述链路向所述主机发送所述读数据和读保护码。所述存储器侧解码器可被配置成：基于所述写保护码来检测所述写数据是否具有错误，并且所述存储器侧编码器可被配置成：基于从所述存储器组检索的所述读数据来生成所述读保护码。所述链路可包括多条数据线、数据掩码线、以及读选通时钟线。所述数据掩码线可用于掩码写操作中，并且所述读选通时钟线可由所述存储器设备用于在读操作中提供定时。所述存储器侧接口可进一步被配置成：通过所述多条数据线接收所述写数据并发送所述读数据，通过所述读选通时钟线来接收所述写保护码，以及通过所述数据掩码线来发送所述读保护码。
公开了一种示例性主机。所述主机可包括存储器控制器、主机侧接口、主机侧编码器、以及主机侧解码器。所述存储器控制器可被配置成：发出读命令和写命令。所述主机侧接口可被配置成：通过链路从所述存储器控制器向所述存储器设备发送所述写命令，以及通过所述链路向所述存储器设备发送写数据和写保护码。所述主机侧接口还可被配置成：通过所述链路从所述存储器控制器向所述存储器设备发送所述读命令，在发送所述读命令之后通过所述链路从所述存储器设备接收读数据和读保护码，以及将所述读数据提供给所述存储器控制器。所述主机侧编码器可被配置成：基于所述写数据来生成所述写保护码，并且所述主机侧解码器可被配置成：基于所述读保护码来检测所述读数据是否具有错误。所述链路可包括多条数据线、数据掩码线、以及读选通时钟线。所述数据掩码线可用于掩码写操作中，并且所述读选通时钟线由所述存储器设备用于在读操作中提供定时。所述主机侧接口可进一步被配置成：通过所述多条数据线来发送所述写数据并接收所述读数据，通过所述读选通时钟线来发送所述写保护码，以及通过所述数据掩码线来接收所述读保护码。
公开了一种示例性方法。所述方法可包括：主机通过链路向存储器设备发送写命令，所述主机基于写数据来生成写保护码，以及所述主机通过所述链路向所述存储器设备发送所述写数据和所述写保护码。所述方法还可包括：所述存储器设备基于所述写保护码来检测所述写数据是否具有错误，以及所述存储器设备响应于所述写命令而将所述写数据存储到所述存储器设备的存储器组。所述链路可包括多条数据线、数据掩码线、以及读选通时钟线。所述数据掩码线可用于掩码写操作中，并且所述读选通时钟线由所述存储器设备用于在读操作中提供定时。所述主机可通过所述多条数据线向所述存储器设备发送所述写数据，并且可通过所述读选通时钟线向所述存储器设备发送所述写保护码。
公开了另一种示例性方法。所述方法可包括：主机通过链路向存储器设备发送读命令，所述存储器设备响应于所述读命令而从所述存储器设备的存储器组检索读数据，所述存储器设备基于所述读数据来生成读保护码，以及所述存储器设备通过所述链路向所述主机发送所述读数据和所述读保护码。所述方法还可包括：所述主机基于所述读保护码来检测所述读数据是否具有错误。所述链路可包括多条数据线、数据掩码线、以及读选通时钟线。所述数据掩码线可用于掩码写操作中，并且所述读选通时钟线由所述存储器设备用于在读操作中提供定时。所述存储器设备可通过所述多条数据线向所述主机发送所述读数据，并且可通过所述数据掩码线向所述主机发送所述读保护码。
公开了一种示例性装置。所述装置可包括：被配置成通过链路彼此通信的主机和存储器设备。所述链路可包括多条数据线、数据掩码线、以及读选通时钟线。所述数据掩码线可用于掩码写操作中，并且所述读选通时钟线由所述存储器设备用于在读操作中提供定时。所述存储器设备可被配置成：通过所述链路从所述主机接收读命令，响应于所述读命令而从所述存储器设备的存储器组检索读数据，基于所述读数据来生成读保护码，通过所述多条数据线向所述主机发送所述读数据，以及通过所述数据掩码线向所述主机发送所述读保护码。所述读保护码可以是用于保护所述读数据的奇偶校验码。所述主机可被配置成：通过所述链路向所述存储器设备发送所述读命令，通过所述多条数据线从所述存储器设备接收所述读数据，通过所述数据掩码线从所述存储器设备接收所述读保护码，以及基于所述读保护码来检测所述读数据是否具有错误。
公开了一种示例性装置。所述装置可包括：被配置成通过链路彼此通信主机和存储器设备。所述链路可包括多条数据线、数据掩码线、以及读选通时钟线。所述数据掩码线可用于掩码写操作中，并且所述读选通时钟线由所述存储器设备用于在读操作中提供定时。所述主机可被配置成：通过所述链路向所述存储器设备发送写命令，基于写数据来生成写保护码，通过所述多条数据线向所述存储器设备发送所述写数据，以及通过所述读选通时钟线向所述存储器设备发送所述写保护码。所述写保护码可以是用于保护所述写数据的奇偶校验码。所述存储器设备可被配置成：通过所述链路从所述主机接收所述写命令，通过所述多条数据线从所述主机接收所述写数据，通过所述读选通时钟线从所述主机接收所述写保护码，以及基于所述写保护码来检测所述写数据是否具有错误。
附图简述
给出附图以帮助对所公开的主题内容的一个或多个方面的示例进行描述，并且提供这些附图仅仅是为了解说各示例而非对其进行限制：
图1解说了具有用于纠错码处理的附加存储器设备的常规存储器子系统的图；
图2解说了具有在主机与存储器设备之间交换的信号的常规存储器子系统的图；
图3A解说了在常规存储器子系统中的写操作的时序图；
图3B解说了在常规存储器子系统中的读操作的时序图；
图4解说了具有在主机与存储器设备之间交换的信号的示例存储器子系统的图；
图5A解说了在示例存储器子系统中的写操作的时序图；
图5B解说了在示例存储器子系统中的读操作的时序图；
图6A和6B解说了数据和对应的保护码的示例；
图7解说了用于执行写操作的示例方法的流程图；
图8解说了用于执行读操作的示例方法的流程图；以及
图9解说了其中集成有存储器子系统的设备的示例。
详细描述
主题内容的各方面在以下针对所公开的主题内容的特定示例的描述和相关附图中提供。可以设计出替换方案而不会脱离所公开的主题内容的范围。另外，众所周知的要素将不被详细描述或将被省去以免混淆相关细节。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语“实施例”并不要求所公开主题内容的所有实施例都包括所讨论的特征、优点、或操作模式。
本文所使用的术语仅出于描述特定示例的目的，而并不旨在限定。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。将进一步理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、过程、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、过程、操作、元素、组件和/或其群组的存在或添加。
此外，许多示例以将由例如计算设备的元件执行的动作序列的形式来描述。将认识到，本文描述的各种动作能由专用电路(例如，专用集成电路(ASIC))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内，该计算机可读存储介质内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的对应计算机指令集。由此，各个方面可以用数种不同的形式来体现，所有这些形式都已被构想落在所要求保护的主题内容的范围内。另外，对于本文描述的每个示例，任何此类示例的对应形式可在本文中被描述为例如“被配置成执行所描述的动作的逻辑”。
本公开的一个或多个方面可应用于移动或计算系统中的低功率存储器子系统，以用检错和/或纠错码来保护高速存储器链路(接口)。例如，一个或多个方面可与移动或计算芯片组中的下一代低功率DDR SPEC和DDR PHY相关。
在一个或多个方面，提出了在主机和存储器设备两者中纳入编码和解码能力(例如，ECC能力)。通过将这些能力纳入存储器设备中以及主机中，可解决与常规技术相关联的一些或全部问题。第一，所提出的技术不需要附加的存储器设备。这意味着避免了附加设备的成本，其进而引起消耗更少的管芯面积以及需要更少的功率。因此，在相同的管芯面积中更多的存储器可以专注于存储有用数据。第二，不需要延长突发长度，即，每个突发循环可用于传递数据。这意味着也避免了将一些突发循环专用于传递ECC的性能惩罚。第三，不需要改变主机与存储器设备之间的链路。
图4解说了包括主机410和存储器设备450的所提出的存储器子系统400的示例。这是简化的解说，因为示出了用于一个数据(DQ)字节的单个存储器设备450。然而，单个主机410可与任何数目的存储器设备450通信。主机410(例如，片上系统SOC)可包括存储器控制器420、主机侧接口430(例如，存储器PHY块)、主机侧编码器432、以及主机侧解码器434。
存储器控制器420可通过主机侧接口430向存储器设备450发出读命令和写命令。当发出写命令时，存储器控制器420还可向主机侧接口430提供写数据。当发出读命令时，存储器控制器420还可从主机侧接口430接收读数据。
在写操作期间，主机侧接口430可通过链路490向存储器设备450发送写命令和写数据。主机侧编码器432(例如，ECC编码器)可基于写数据来生成写保护码，并且主机侧接口430还可通过链路490向存储器设备450发送写保护码。写保护码可以是ECC和/或其他类型的奇偶校验码以保护写数据。也就是说，写保护码可允许存储器设备450检测并且甚至纠正写数据中可能存在的错误。例如，错误可出现在写数据从主机410到存储器设备450的传输中。
在另一方面，主机侧编码器432可基于写数据和数据掩码(DM)数据来生成写保护码。以此方式，写保护码除了保护写数据之外还可保护数据掩码(DM)比特。在该方面，如果写操作不涉及掩蔽，则可以在DM比特全部被消零的情况下生成写保护码。
在读操作期间，主机侧接口430可通过链路490向存储器设备450发送读命令。随后，主机侧接口430可通过链路490从存储器设备450接收读数据，并将接收到的读数据提供给存储器控制器420。
主机侧接口430还可连同读数据一起通过链路490从存储器设备450接收读保护码。读保护码可以是ECC和/或其他类型的奇偶校验码以便可以用于保护读数据。主机侧解码器434可基于读保护码来确定接收到的读数据是否有效。换言之，主机侧解码器434可检测读数据是否具有错误。另外，当检测到错误时，主机侧解码器434可纠正读数据，并且主机侧接口430可将经纠正的读数据提供给存储器控制器420。
在图4中，主机侧编码器432和主机侧解码器434被解说为纳入主机侧接口430中。这仅仅是示例，并且不应被视为限定。可以构想，主机侧编码器432和/或主机侧解码器434可以是独立的或被纳入主机410内的其他组件(诸如存储器控制器420)中。此外，虽然个体地解说了主机侧编码器432和主机侧解码器434，但两者可被实现在单个设备中。还可以构想，主机侧编码器432和/或主机侧解码器434可被实现在多个设备中。实际上，在某个(些)方面，主机侧编码器432和/或主机侧解码器434的实现可散布在多个组件之中。
存储器设备450可包括存储器侧接口460(例如，输入/输出(I/O)块)、存储器组470、存储器侧编码器462、以及存储器侧解码器464。在写操作期间，存储器侧接口460可通过链路490从主机410接收写命令。响应于该写命令，存储器侧接口460可通过链路490从主机410接收写数据，并且可将写数据存储在存储器组470中。
存储器侧接口460还可连同写数据一起通过链路490从主机410接收写保护码。如所提到的，写保护码可以是ECC和/或其他类型的奇偶校验码。存储器侧解码器464可基于写保护码来确定接收到的写数据是否有效。即，存储器侧解码器464可检测写数据中是否存在错误。另外，当检测到错误时，存储器侧解码器464可纠正写数据，并且存储器侧接口460可将经纠正的写数据存储在存储器组470中。
回忆起在所提出的技术中，不需要附加的存储器设备。不同于图1中所解说的常规存储器系统(其具有第9个存储器设备150来存储ECC)，在所提出的技术中不需要将写保护码存储在任何存储器设备450中。相反，在一方面，所有的存储器设备450可存储有用的数据。
在读操作期间，存储器侧接口460可通过链路490从主机410接收读命令。响应于该读命令，存储器侧接口460可从存储器组470检索读数据，并将所检索的读数据通过链路490发送给主机410。
存储器侧编码器462可基于从存储器组470检索的读数据来生成读保护码。替换地，存储器侧编码器462可基于读数据以及DM数据(其可被消零)来生成读保护码。如所提到的，读保护码可以是ECC和/或其他类型的奇偶校验码。存储器侧接口460可连同读数据一起通过链路向主机410提供读保护码。
在图4中，存储器侧编码器462和存储器侧解码器464被解说为纳入存储器侧接口460中。这仅仅是示例，并且不应被视为限定。可以构想，存储器侧编码器462和/或存储器侧解码器464可以是独立的或被纳入存储器设备450内的其他组件中。此外，虽然个体地解说了存储器侧编码器462和存储器侧解码器464，但两者可被实现在单个设备中。还可以构想，存储器侧编码器462和/或存储器侧解码器464可被实现在多个设备中。实际上，在某个(些)方面，存储器侧编码器462和/或存储器侧解码器464的实现可散布在多个组件之中。
在一方面，主机侧编码器432和存储器侧编码器462可操作用于：当被提供有相同的数据时生成相同的写保护码和读保护码(例如，相同的ECC)。在另一方面，也有可能写保护码可以不同于读保护码。然而，只要存储器和主机侧解码器464、434分别与主机和存储器侧编码器432、462互补地操作，就可以进行正确的数据交换。
当图4的所提出的存储器子系统400与图2的常规存储器子系统100进行比较时，可以看到，链路490和290可以相同，即，主机410与存储器设备450之间的链路490的配置不需要任何改变。即，相同的信号线DQ[0:7]、DM、数据CK、读选通CK、CA[0:n]和CA CK可用于在主机410与存储器设备450之间交换信息。由于可以使用相同的信号线，因此不需要对链路490的架构改变。
期望仍然在主机410与存储器设备450之间传达写保护码和读保护码而不会改变链路架构、不会增加I/O带宽、并且不会增加突发长度。回忆起在常规存储器系统中，读选通时钟线在写操作期间保持空闲(见图3A)，并且DM线在读操作期间保持空闲(见图3B)。因此，在一方面，提出了利用读选通时钟线在写操作期间传递写保护码，并且利用DM线在读操作期间传递读保护码。通过利用读选通时钟线和DM线，不需要附加的信号线来在主机410与存储器设备450之间传递写保护码和读保护码。可仍然通过数据(DQ)线来传递读数据和写数据。
图5A解说了掩码写操作的示例的时序图。在该示例图中，可假设通过DQ线从主机410向存储器设备450传递128比特的写数据(8比特DQ x突发长度16)。D0–DF中的每一者可表示在一个突发循环中传递的8比特(一字节)的写数据DQ[0:7]。在该示例中，假设在一些数据掩码(DM)活动的情况下传递写数据。例如，16比特DM可用于掩码写数据的DQ字节。例如，第4和第9DM比特(M3和M8)可被设置成掩蔽第4和第9DQ字节(D3和D8)。要注意，对于没有掩蔽的正常写操作，全部DM比特将是未置位的，即，被消零。
主机侧编码器432可生成写保护码(例如，8比特ECC)，其随后可由主机侧接口430在读选通时钟线上传递。主机侧编码器432可基于从存储器控制器420接收的写数据来生成写保护码。例如，可生成8比特的写保护码以保护128比特的写数据。在另一方面，主机侧编码器432可基于DM比特以及写数据来生成写保护码。例如，可生成8比特的ECC以保护总共144比特(128比特的写数据和16比特的DM)。
由此，在正常写操作(没有掩蔽)中，写保护码可以仅基于128比特的写数据。替换地在正常写操作中，写保护码可基于128比特的写数据和被消零的DM比特。在掩码写操作中，如果不关心对DM数据的保护，则写保护码可以仅基于写数据。否则在掩码写操作中，写保护码可基于写数据和DM数据。
如图5A中所看到的，可传送8比特E[0:7]写保护码以便与突发循环8至15重合。更一般而言，可在突发循环的后面部分期间传送写保护码，以使得突发循环的结束(例如，突发循环15)与写保护码的最后比特(例如，E7)的传输重合。这是因为生成写保护码可能花费一些时间。通过在突发循环的后面部分期间传递写保护码以使得读数据传递的结束与读保护码传递的结束重合，可提供最大量的时间来生成写保护数据而不必扩展突发长度。
当然，一旦个体写保护码比特可用，就可以开始写保护码的传递。由此，写保护码的传递可以在突发循环的结束之前完成。但是无论如何，一般偏好写保护码的传递不晚于突发循环的结束完成，以避免突发长度的延长。
图5B解说了读操作的示例的时序图。当存储器控制器420向存储器设备450发出读命令时，存储器设备450可通过向主机410发送读数据来进行响应。在该示例图中，可假设通过DQ线从存储器设备450向主机410传递128比特的读数据(8比特DQ x突发长度16)。D0–DF中的每一者可表示在一个突发循环中传递的8比特(一字节)的读数据DQ[0:7]。
存储器侧编码器462可生成读保护码(例如，8比特ECC)，其随后可由存储器侧接口460通过DM线来传递。存储器侧编码器462可基于从存储器组470检索的读数据来生成读保护码。例如，可生成8比特的读保护码以保护128比特的读数据。在另一方面，可生成读保护码以保护总共144比特(128比特的写数据和16比特的被消零DM)。
可传送8比特E[0:7]读保护码以便与突发循环8至15重合。更一般而言，可在突发循环的后面部分期间传递读保护码，以使得突发循环的结束(例如，突发循环15)与读保护码的最后比特(例如，E7)重合。通过在突发循环的后面部分期间传递读保护码以使得读数据传递的结束与读保护码传递的结束重合，可提供最多的时间来生成读保护数据而不必扩展突发长度。
一旦生成个体读保护码比特，就可以开始读保护码的传递。由此，读保护码的传递可以在突发循环的结束之前完成。但是无论如何，一般偏好读保护码的传递不晚于突发循环的结束完成，以避免突发长度的延长。
图6A解说了数据(例如，读/写数据)以及对应的保护码(例如，读/写保护码)的示例。在该示例中，可假设8比特的保护码(E0–E7)(例如，ECC比特)用于保护144比特的数据(128比特的读/写数据(d0–d7F)+16比特的DM数据(M0–MF))。如所提到的，对于正常读/写操作，DM比特可全部被消零。这仅仅是示例。用保护码可保护任何数目的数据比特(例如，读/写数据比特以及掩蔽比特的任何组合)。
保护码的比特数还可以取决于期望的保护级别(例如，检错和纠错)而变化。图6B解说了数据、DM数据、以及对应的保护码的另一示例。在该示例中，9个ECC比特可用于保护128比特的数据(例如，读/写数据)，并且6个ECC比特可用于保护16比特的DM数据。由此，在该示例中，可传递15比特ECC(E0–EE)码。
图7解说了用于执行写操作的示例方法700的流程图。方法700可应用于掩码写和/或正常写。在该图中，主机410可执行框710–730，并且存储器设备450可执行框740–780。在主机侧，在框710中，存储器控制器420可通过主机侧接口430向存储器侧发出写命令。在框720中，主机侧编码器432可基于由存储器控制器420提供的写数据来生成写保护码。替换地，主机侧编码器432可生成写保护码以保护写数据和DM数据。在框730中，主机侧接口430可向存储器侧发送写数据和写保护码(例如，ECC)。写数据可通过DQ线来发送，并且写保护码可通过读选通时钟线来发送。
在存储器侧，在框740中，存储器侧接口460可从主机侧接收写命令。之后，在框750中，存储器侧接口460可从主机侧接收写数据(例如，通过DQ线)和写保护码(例如，通过读选通时钟线)。在框760中，存储器侧解码器464可基于写保护码来检测写数据中是否存在错误。替换地，存储器侧解码器464可基于写保护码来检测写数据和/或DM数据中是否存在错误。在框770中，存储器侧解码器464可在例如检测到任何比特错误时按需纠正写数据。在框780中，存储器侧接口460可将写数据存储在存储器组470中。如果存储器侧解码器464纠正写数据，则经纠正的写数据可被存储在存储器组470中。
图8解说了用于执行读操作的示例方法800的流程图。在该图中，主机410可执行框810–850，并且存储器设备450可执行框850–890。在存储器侧，在框860中，存储器侧接口460可从主机侧接收读命令。在框870中，存储器侧接口460可从存储器组470检索读数据。在框880中，存储器侧编码器462可基于所检索的读数据来生成读保护码。替换地，存储器侧编码器462可生成读保护码以保护读数据和DM数据，并且DM数据可被消零。在框890中，存储器侧接口460可向主机侧发送读数据和读保护码(例如，ECC)。读数据可通过DQ线来发送，并且读保护码可通过DM线来发送。
在主机侧，在框810中，存储器控制器420可通过主机侧接口430向存储器侧发出读命令。之后，在框820中，主机侧接口430可从存储器侧接收读数据(例如，通过DQ线)和读保护码(例如，通过DM线)。在框830中，主机侧解码器434可基于读保护码来检测读数据中是否存在错误。替换地，主机侧解码器434可基于读保护码来检测读数据和/或DM数据中是否存在错误。在框840中，主机侧解码器434可在例如检测到任何比特错误时按需纠正读数据。在框850中，主机侧接口430可将读数据提供给存储器控制器420。如果主机侧解码器434纠正读数据，则经纠正的读数据可被提供给存储器控制器420。
虽然未特别示出，但主机410可与多个存储器设备450通信。应当注意，不需要执行方法700或方法800的全部框。此外，不需要以任何特定次序来执行方法700的框和/或方法800的框。
图9解说了可集成有前述存储器子系统400的各种电子设备。例如，需要小的形状因子、非常低剖面的移动电话设备902、膝上型计算机设备904、终端设备906、以及可穿戴设备、便携式系统可包括纳入如本文所描述的存储器子系统400的器件/封装900。器件/封装900可以是例如本文所描述的集成电路、管芯、集成器件、集成器件封装、集成电路器件、器件封装、集成电路(IC)封装、层叠封装器件、系统级封装器件中的任何一者。图9中所解说的设备902、904、906仅是示例性的。其它电子设备也能以器件/封装900为其特征，此类电子设备包括但不限于包括以下各项的一组设备(例如，电子设备)：移动设备、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、启用全球定位系统(GPS)的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读数装备)、通信设备、智能电话、平板计算机、计算机、可穿戴设备、服务器、路由器、实现在机动车辆(例如，自主车辆)中的电子设备、或者存储或检索数据或计算机指令的任何其它设备，或者其任何组合。
所提出的存储器子系统的一个或多个方面的优点的非穷尽性列表如下：
·改善了向高速存储器链路应用数据保护(例如ECC)的可靠性而没有存储器带宽损失和成本影响；
·不需要附加的存储器设备；
·保持低功率存储器引脚计数和封装兼容性。
本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
此外，本领域技术人员将领会，结合本文所公开的各示例描述的各种解说性逻辑块、模块、电路和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及方法在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文公开的各示例描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或者本领域中所知的任何其他形式的存储介质中。示例性存储介质与处理器耦合以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。
因此，一个方面可包括实施上述器件中的任何一者的计算机可读介质。因此，所公开的主题内容的范围不限于所解说的示例且任何用于执行文本所描述的功能性的手段均被包括。
尽管上述公开示出了解说性示例，但是应当注意，在其中可作出各种变更和修改而不会脱离如所附权利要求定义的所公开的主题内容的范围。根据本文中所描述的示例的方法权利要求的功能、过程和/或动作不必按任何特定次序来执行。此外，尽管所公开的主题内容的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。

Claims (17)

1.一种存储器设备，包括：
存储器组；
存储器侧接口，其被配置成
通过链路从主机接收写命令，
通过所述链路从所述主机接收写数据和写保护码，
响应于所述写命令，将所述写数据存储到所述存储器组，
通过所述链路从所述主机接收读命令，
响应于所述读命令，从所述存储器组检索读数据，以及
通过所述链路向所述主机发送所述读数据和读保护码；
存储器侧解码器，其被配置成：基于所述写保护码来检测所述写数据是否具有错误；以及
存储器侧编码器，其被配置成：基于从所述存储器组检索的读数据来生成所述读保护码，
其中，所述链路包括多条数据DQ线、用于掩码写操作中的数据掩码DM线、以及用于由所述存储器设备在读操作中提供定时的读选通时钟线，以及
其中，所述存储器侧接口被配置成
通过所述多条DQ线接收所述写数据并发送所述读数据，
通过所述读选通时钟线接收所述写保护码，以及
通过所述DM线发送所述读保护码。
2.如权利要求1所述的存储器设备，其特征在于，所述写保护码和/或所述读保护码包括奇偶校验码。
3.如权利要求1所述的存储器设备，其特征在于，所述存储器侧解码器被配置成：当在所述写数据中检测到错误时纠正所述写数据，以使得所述存储器侧接口将经纠正的写数据存储到所述存储器组。
4.如权利要求1所述的存储器设备，其特征在于，
所述存储器侧接口被配置成：通过所述DM线从所述主机接收DM数据，以及
其中，所述存储器侧解码器被配置成：基于所述写保护码来检测所述写数据和/或所述DM数据是否具有错误。
5.如权利要求1所述的存储器设备，其特征在于，所述存储器侧编码器被配置成：基于被消零的DM掩码以及所述读数据来生成所述读保护码。
6.如权利要求1所述的存储器设备，其特征在于，所述存储器侧接口被配置成：发送所述读数据和所述读保护码，以使得所述读数据的传递的结束与所述读保护码的传递的结束重合。
7.如权利要求1所述的存储器设备，其特征在于，所述写保护码和所述读保护码中的一者或两者是纠错码ECC。
8.如权利要求1所述的存储器设备，其特征在于，所述写保护码未被存储在所述存储器设备中。
9.如权利要求1所述的存储器设备，其特征在于，所述存储器设备被纳入选自包括以下各项的组的设备中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、计算机、可穿戴设备、膝上型计算机、服务器、以及机动车辆中的设备。
10.一种主机，包括：
存储器控制器，其被配置成：发出读命令和写命令；
主机侧接口，其被配置成
通过链路从所述存储器控制器向存储器设备发送所述写命令，
通过所述链路向所述存储器设备发送写数据和写保护码，
通过所述链路从所述存储器控制器向所述存储器设备发送所述读命令，
在发送所述读命令之后，通过所述链路从所述存储器设备接收读数据和读保护码，以及
将所述读数据提供给所述存储器控制器；
主机侧编码器，其被配置成：基于所述写数据来生成所述写保护码；以及
主机侧解码器，其被配置成：基于所述读保护码来检测所述读数据是否具有错误，
其中，所述链路包括多条数据DQ线、用于掩码写操作中的数据掩码DM线、以及用于由所述存储器设备在读操作中提供定时的读选通时钟线，以及
其中，所述主机侧接口被配置成：
通过所述多条DQ线发送所述写数据并接收所述读数据，
通过所述读选通时钟线发送所述写保护码，以及
通过所述DM线接收所述读保护码。
11.如权利要求10所述的主机，其特征在于，所述写保护码和/或所述读保护码包括奇偶校验码。
12.如权利要求10所述的主机，其特征在于，所述主机侧解码器被配置成：当在所述读数据中检测到错误时纠正所述读数据，以使得所述主机侧接口将经纠正的读数据提供给所述存储器控制器。
13.如权利要求10所述的主机，其特征在于，
所述主机侧接口被配置成：通过所述DM线向所述存储器设备发送DM数据，以及
其中，所述主机侧编码器被配置成：基于所述写数据和所述DM数据来生成所述写保护码。
14.如权利要求10所述的主机，其特征在于，通过所述DM线接收到的所述读保护码是基于所述读数据和被消零的DM掩码来生成的码。
15.如权利要求10所述的主机，其特征在于，所述主机侧接口被配置成：发送所述写数据和所述写保护码，以使得所述写数据的传递的结束与所述写保护码的传递的结束重合。
16.如权利要求10所述的主机，其特征在于，所述写保护码和所述读保护码中的一者或两者是纠错码ECC。
17.如权利要求10所述的主机，其特征在于，所述主机被纳入选自包括以下各项的组的设备中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、计算机、可穿戴设备、膝上型计算机、服务器、以及机动车辆中的设备。
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