CN109634346A - 带隙基准电压电路 - Google Patents

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Abstract

本发明公开了一种带隙基准电压电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻、第二电阻、第三电阻、第四电阻、可调电阻。第五NMOS管为零阈值电压MOS管，第五NMOS管的漏极与第三电阻的另一端电连接，第五NMOS管的栅极与第四NMOS管的栅极电连接，第五NMOS管的源极与第四NMOS管的漏极电连接。本发明解决了带隙基准电压电路在供电电压较高时抑制电源变化能力下降问题，并降低了制造成本。

Description

带隙基准电压电路
技术领域
本发明属于模拟集成电路技术领域，尤其涉及一种带隙基准电压电路。
背景技术
随着集成电路技术的发展，片上系统(System-On-Chip，SOC)已经获得了广泛的应用，正朝着功耗低、速度快、面积小等方向发展，同时，芯片工作电压广也成为一大特点。作为模拟电路的核心模块，带隙基准电压电路尽可能为各个模块提供不随电压、温度、制造工艺变化的基准电压。传统上，带隙基准电压是利用双极性三极管发射结在不同电流密度偏置下具有正温度系数并结合发射结自身负温度系数而产生的。图1示出了一种带隙基准电压电路的结构，NMOS(N型金属-氧化物-半导体)管(Mn1和Mn2)和PMOS(P型金属-氧化物-半导体)管(Mp1和Mp2)构成嵌入式运算放大器结构。其中，Mp1的数量为n(n为正整数)，n个Mp1并联。PMOS管Mp1的源极与模拟电源端AVDD电连接。当正常工作时，其较高跨导放大能力使得运放两电压输入端可看成虚短，即Mn1和Mn2的源极电压相等。由于PNP型三极管(由2块P型半导体中间夹着1块N型半导体所组成的三极管)PNP1、PNP2和PNP3的发射结电压分别为Vbe1、Vbe2和Vbe3，则流过电阻R1的电流大小为I＝(Vbe1-Vbe2)/R1。通过设置m个并联的PNP型三极管PNP2，以及k个并联的PMOS管Mp3，使得Mp1与Mp2的并联数为n:1，Mp1与Mp3的并联数为k:1。PNP型三极管PNP2的基极和集电极均与模拟接地端AGND电连接。利用发射结等效二极管电流电压公式，可推演得带隙基准电压VREF为：
VREF＝Vbe3+k·VT·ln(mn)·(R2+Rtrim)；
其中，Vbe3的一阶温度系数为负值，而VT的一阶温度系数为正值。VT＝kT/q，其中，T为温度，单位为开尔文，q为基元电荷，q＝1.6021892×10-19库仑。设计电路时通过调节k、m、n、R2和可变电阻Rtrim值实现带隙基准电压具有零温度特性。
为了提高带隙基准电压电路抑制电源变化能力，通常采用共源共栅结构，图2示出了一种共源共栅结构的带隙基准电压电路，其在图1的带隙基准电压电路的基础上，添加NMOS管Mn3、Mn4和PMOS管Mp5、Mp4，并利用电阻R4和电阻R3为NMOS管Mn3、Mn4和PMOS管Mp5、Mp4提供合适的偏置电压。
芯片光罩层次的多少，直接决定着流片成本。为了降低流片成本，代工厂为电路工程师提供了省略漏端轻掺杂(Lightly Doped Drain)结构MOS管。图2所示电路采用此种类MOS管时，当电源电压较高时，Mn4的漏区电压较高，其漏区与体区直接存在强电场，从而激发出电子-空穴对，获得高能量的电子或者空穴会撞击出更多电子空穴对，形成热电子效应，此时漏区一部分电流直接从体区流走，限制了Mn4从漏区向下看的等效阻抗(1/gdb)，削弱了抑制电源电压变化的能力。
发明内容
本发明要解决的技术问题是为了克服现有技术的带隙基准电压电路电源抑制比较低的缺陷，提供一种带隙基准电压电路。
本发明是通过下述技术方案来解决上述技术问题：
本发明提供一种带隙基准电压电路，包括：基准电压输出端、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻、第二电阻、第三电阻、第四电阻、可调电阻；
第一PMOS管的数量为n个，n为正整数，n个第一PMOS管的源极均与模拟电源端电连接，n个第一PMOS管的漏极均与第五PMOS管的源极电连接，n个第一PMOS管的栅极均与第二PMOS管的栅极电连接；
第三PMOS管的数量为k个，k为正整数，k个第三PMOS管的源极均与模拟电源端电连接，k个第三PMOS管的漏极均与第六PMOS管的源极电连接，k个第三PMOS管的栅极均与第二PMOS管的栅极电连接；
第二PMOS管的源极与模拟电源端电连接，第二PMOS管的漏极与第四PMOS管的源极电连接，第二PMOS管的栅极还与第四PMOS管的漏极电连接；
第四PMOS管的漏极还与第三电阻的一端电连接，第三电阻的另一端同时与第四PMOS管的栅极、第五PMOS管的栅极、第六PMOS管的栅极电连接；
第五PMOS管的漏极同时与第四电阻的一端、第三NMOS管的栅极、第四NMOS管的栅极电连接；
第四电阻的另一端同时与第三NMOS管的漏极、第一NMOS管的栅极、第二NMOS管的栅极电连接；
第一NMOS管的源极与第一PNP三极管的发射极电连接，第一PNP三极管的基极和集电极均与模拟接地端电连接；
第二NMOS管的漏极与第四NMOS管的源极电连接，第二NMOS管的源极与第一电阻的一端电连接；
第二PNP三极管的数量为m个，m为正整数，m个第二PNP三极管的发射极均与第一电阻的另一端电连接，m个第二PNP三极管的基极和集电极均与模拟接地端电连接；
第六PMOS管的漏极作为基准电压输出端，第六PMOS管的漏极与可调电阻的一端电连接，可调电阻的另一端与第二电阻的一端电连接，第二电阻的另一端与第三PNP三极管的发射极电连接，第三PNP三极管的基极和集电极均与模拟接地端电连接；
第三NMOS管、第四NMOS管均为零阈值电压MOS管，第四NMOS管的漏极与第三电阻的另一端电连接；或，带隙基准电压电路还包括第五NMOS管，第五NMOS管为零阈值电压MOS管，第五NMOS管的漏极与第三电阻的另一端电连接，第五NMOS管的栅极与第四NMOS管的栅极电连接，第五NMOS管的源极与第四NMOS管的漏极电连接。
较佳地，当带隙基准电压电路还包括第五NMOS管时，第三NMOS管和第四NMOS管均为耗尽型MOS管。
较佳地，当带隙基准电压电路还包括第五NMOS管时，第三NMOS管和第四NMOS管均为零阈值电压MOS管。
较佳地，第三PNP三极管的发射结电压的一阶温度系数为负值。
较佳地，带隙基准电压电路采用0.11微米体硅CMOS工艺制造。
较佳地，带隙基准电压电路采用省略漏端轻掺杂工艺步骤的CMOS工艺制造。
较佳地，当带隙基准电压电路还包括第五NMOS管时，第五NMOS管工作于线性区。
本发明的积极进步效果在于：本发明解决了带隙基准电压电路在供电电压较高时抑制电源变化能力下降问题，尤其适用于省略漏端轻掺杂工艺步骤的CMOS工艺制造，减少了光罩的数量，从而降低了制造成本。
附图说明
图1为现有技术的带隙基准电压电路的结构示意图。
图2为现有技术的共源共栅结构的带隙基准电压电路的结构示意图。
图3为本发明的实施例1带隙基准电压电路的结构示意图。
图4为本发明的实施例1带隙基准电压电路中的零阈值电压MOS管的漏区与体区漏电流随漏区电压的变化曲线L2和普通MOS管的漏区与体区漏电流随漏区电压的变化曲线L1的仿真结果示意图。
图5为本发明的实施例1带隙基准电压电路输出的带隙基准电压Vref随电源电压Vdd的变化曲线L4和现有技术的共源共栅结构的带隙基准电压电路输出的带隙基准电压随电源电压的变化曲线L3的仿真结果示意图。
图6为本发明的实施例2带隙基准电压电路的结构示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
本实施例提供一种带隙基准电压电路，参照图3，该带隙基准电压电路包括：基准电压输出端VREF、第一PMOS管Mp1、第二PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第五PMOS管Mp5、第六PMOS管Mp6、第一NMOS管Mn1、第二NMOS管Mn2、第三NMOS管Mn3、第四NMOS管Mn4、第一PNP三极管PNP1、第二PNP三极管PNP2、第三PNP三极管PNP3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、可调电阻Rtrim。
第一PMOS管Mp1的数量为n个，n为正整数，n个第一PMOS管Mp1的源极均与模拟电源端AVDD电连接，n个第一PMOS管Mp1的漏极均与第五PMOS管Mp5的源极电连接，n个第一PMOS管Mp1的栅极均与第二PMOS管Mp2的栅极电连接。
第三PMOS管Mp3的数量为k个，k为正整数，k个第三PMOS管Mp3的源极均与模拟电源端AVDD电连接，k个第三PMOS管Mp3的漏极均与第六PMOS管Mp6的源极电连接，k个第三PMOS管Mp3的栅极均与第二PMOS管Mp2的栅极电连接。
第二PMOS管Mp2的源极与模拟电源端AVDD电连接，第二PMOS管Mp2的漏极与第四PMOS管Mp4的源极电连接，第二PMOS管Mp2的栅极还与第四PMOS管Mp4的漏极电连接。
第四PMOS管Mp4的漏极还与第三电阻R3的一端电连接，第三电阻R3的另一端同时与第四PMOS管Mp4的栅极、第五PMOS管Mp5的栅极、第六PMOS管Mp6的栅极电连接。
第五PMOS管Mp5的漏极同时与第四电阻R4的一端、第三NMOS管Mn3的栅极、第四NMOS管Mn4的栅极电连接。
第四电阻R4的另一端同时与第三NMOS管Mn3的漏极、第一NMOS管Mn1的栅极、第二NMOS管Mn2的栅极电连接。
第一NMOS管Mn1的源极与第一PNP三极管PNP1的发射极电连接，第一PNP三极管PNP1的基极和集电极均与模拟接地端AGND电连接。
第二NMOS管Mn2的漏极与第四NMOS管Mn4的源极电连接，第二NMOS管Mn2的源极与第一电阻R1的一端电连接。
第二PNP三极管PNP2的数量为m个，m为正整数，m个第二PNP三极管PNP2的发射极均与第一电阻R1的另一端电连接，m个第二PNP三极管PNP2的基极和集电极均与模拟接地端AGND电连接。
第六PMOS管Mp6的漏极作为基准电压输出端VREF，第六PMOS管Mp6的漏极与可调电阻Rtrim的一端电连接，可调电阻Rtrim的另一端与第二电阻R2的一端电连接，第二电阻R2的另一端与第三PNP三极管PNP3的发射极电连接，第三PNP三极管PNP3的基极和集电极均与模拟接地端AGND电连接。
本实施例的带隙基准电压电路还包括第五NMOS管Mn5，第五NMOS管Mn5为零阈值电压MOS管，第五NMOS管Mn5的漏极与第三电阻R3的另一端电连接，第五NMOS管Mn5的栅极与第四NMOS管Mn4的栅极电连接，第五NMOS管Mn5的源极与第四NMOS管Mn4的漏极电连接。
本实施例的带隙基准电压电路能够克服省略漏端轻掺杂工艺步骤的CMOS工艺(制造过程中省略了漏端轻掺杂工艺步骤，可以节省2层光罩，降低成本)下，带隙基准电压电路电源电压抑制比降低的问题。因此，本实施例的带隙基准电压电路采用省略漏端轻掺杂工艺步骤的CMOS工艺制造，从而节省成本。在其他可选的实施方式中，本发明的带隙基准电压电路采用0.11微米体硅CMOS工艺制造。
在本实施例中，第三PNP三极管PNP3的发射结电压Vbe3的一阶温度系数为负值。
在本实施例中，第三NMOS管Mn3和第四NMOS管Mn4均为耗尽型MOS管。在本发明的其他的可选的实施方式中，第三NMOS管Mn3和第四NMOS管Mn4均为零阈值电压MOS管。
当电源电压(模拟电源端AVDD的电压)较高时，一方面，第四NMOS管Mn4的漏区原本处于高电压下，由于第五NMOS管Mn5(作为一种优选的实施方式，在本实施例中，第五NMOS管Mn5处于线性区。根据说明书的记载并结合本领域知识，本领域技术人员为第五NMOS管Mn5设置合理的尺寸，以使第五NMOS管Mn5工作于线性区)进行分压，大大降低了第四NMOS管Mn4的漏区的电压，抑制其漏区与体区之间热电子效应的发生；另一方面，第五NMOS管Mn5的漏区与体区存在高电压，但是由于第五NMOS管Mn5为零阈值电压MOS管，相比普通NMOS管，第五NMOS管Mn5的阈值电压为本征阈值电压，在制造过程中省去了体区掺杂步骤，减少了光罩层次，降低了制造成本。并且，由于第五NMOS管Mn5的体区的P型离子浓度较低，降低了漏区与体区电场，同时可激发出的电子-空穴对也大大降低，因此抑制了第五NMOS管Mn5的漏区的热载流子效应。即从第五NMOS管Mn5的漏区向下看的等效阻抗维持其较高特性，从而具有较好的电源抑制比能力。
图4示出了普通MOS管的漏区与体区漏电流(Idb，单位：安)随漏区电压(Vdd，单位：伏)的变化曲线L1，以及零阈值电压MOS管的漏区与体区漏电流随漏区电压的变化曲线L2。该普通MOS管和零阈值电压MOS管为0.11微米体硅CMOS工艺制造的相同尺寸的MOS管。当漏区电压维持4.5V时，普通MOS管的漏区与体区漏电流大小为53纳安，而相对应的零阈值电压MOS管的Idb大小为18纳安，即零阈值电压MOS管的漏区和体区漏电约为普通MOS管的1/3。
图5示出了图2所示的现有技术的共源共栅结构的带隙基准电压电路输出的带隙基准电压(Vref，单位：伏)随电源电压(Vdd，单位：伏)的变化曲线L3，以及本实施例的带隙基准电压电路输出的带隙基准电压Vref随电源电压Vdd的变化曲线L4。该现有技术的共源共栅结构的带隙基准电压电路和本实施例的带隙基准电压电路均采用0.11微米体硅CMOS工艺制造，除第五NMOS管Mn5外，两个电路中相对应的元件的尺寸、参数均相同。当电源电压Vdd从2.2伏变化至5.5伏时，现有技术的共源共栅结构的带隙基准电压电路输出的带隙基准电压Vref从1.219伏变化到1.250伏，变化值为约30毫伏，这显然不利于对基准电压绝对值要求高的场合。反观本实施例的带隙基准电压电路，其输出的带隙基准电压Vref绝对值变化为3毫伏，能够满足对带隙基准电路随电源变化要求小等场合。
实施例2
本实施例提供一种带隙基准电压电路，参照图6，该带隙基准电压电路包括：基准电压输出端VREF、第一PMOS管Mp1、第二PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第五PMOS管Mp5、第六PMOS管Mp6、第一NMOS管Mn1、第二NMOS管Mn2、优化的第三NMOS管Mn31、优化的第四NMOS管Mn41、第一PNP三极管PNP1、第二PNP三极管PNP2、第三PNP三极管PNP3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、可调电阻Rtrim。
第一PMOS管Mp1的数量为n个，n为正整数，n个第一PMOS管Mp1的源极均与模拟电源端AVDD电连接，n个第一PMOS管Mp1的漏极均与第五PMOS管Mp5的源极电连接，n个第一PMOS管Mp1的栅极均与第二PMOS管Mp2的栅极电连接。
第三PMOS管Mp3的数量为k个，k为正整数，k个第三PMOS管Mp3的源极均与模拟电源端AVDD电连接，k个第三PMOS管Mp3的漏极均与第六PMOS管Mp6的源极电连接，k个第三PMOS管Mp3的栅极均与第二PMOS管Mp2的栅极电连接。
第二PMOS管Mp2的源极与模拟电源端AVDD电连接，第二PMOS管Mp2的漏极与第四PMOS管Mp4的源极电连接，第二PMOS管Mp2的栅极还与第四PMOS管Mp4的漏极电连接。
第四PMOS管Mp4的漏极还与第三电阻R3的一端电连接，第三电阻R3的另一端同时与第四PMOS管Mp4的栅极、第五PMOS管Mp5的栅极、第六PMOS管Mp6的栅极电连接。
第五PMOS管Mp5的漏极同时与第四电阻R4的一端、优化的第三NMOS管Mn31的栅极、优化的第四NMOS管Mn41的栅极电连接。
第四电阻R4的另一端同时与优化的第三NMOS管Mn31的漏极、第一NMOS管Mn1的栅极、第二NMOS管Mn2的栅极电连接。
第一NMOS管Mn1的源极与第一PNP三极管PNP1的发射极电连接，第一PNP三极管PNP1的基极和集电极均与模拟接地端AGND电连接。
第二NMOS管Mn2的漏极与优化的第四NMOS管Mn41的源极电连接，第二NMOS管Mn2的源极与第一电阻R1的一端电连接。
第二PNP三极管PNP2的数量为m个，m为正整数，m个第二PNP三极管PNP2的发射极均与第一电阻R1的另一端电连接，m个第二PNP三极管PNP2的基极和集电极均与模拟接地端AGND电连接。
第六PMOS管Mp6的漏极作为基准电压输出端VREF，第六PMOS管Mp6的漏极与可调电阻Rtrim的一端电连接，可调电阻Rtrim的另一端与第二电阻R2的一端电连接，第二电阻R2的另一端与第三PNP三极管PNP3的发射极电连接，第三PNP三极管PNP3的基极和集电极均与模拟接地端AGND电连接。
优化的第三NMOS管Mn31、优化的第四NMOS管Mn41均为零阈值电压MOS管，优化的第四NMOS管Mn41的漏极与第三电阻R3的另一端电连接。
因为优化的第三NMOS管Mn31、优化的第四NMOS管Mn41均为零阈值电压MOS管，其热载流子效应比常规管热载流子效应不明显，因此，本实施例的带隙基准电压电路可以有效抑制电源变化，解决带隙基准电压电路在供电电压较高时抑制电源变化能力下降问题。本实施例的带隙基准电压电路尤其适用于省略漏端轻掺杂工艺步骤的CMOS工艺制造，减少了光罩的数量，从而降低了制造成本。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (7)

1.一种带隙基准电压电路，其特征在于，包括：基准电压输出端、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻、第二电阻、第三电阻、第四电阻、可调电阻；
所述第一PMOS管的数量为n个，n为正整数，n个所述第一PMOS管的源极均与模拟电源端电连接，n个所述第一PMOS管的漏极均与所述第五PMOS管的源极电连接，n个所述第一PMOS管的栅极均与所述第二PMOS管的栅极电连接；
所述第三PMOS管的数量为k个，k为正整数，k个所述第三PMOS管的源极均与所述模拟电源端电连接，k个所述第三PMOS管的漏极均与所述第六PMOS管的源极电连接，k个所述第三PMOS管的栅极均与所述第二PMOS管的栅极电连接；
所述第二PMOS管的源极与所述模拟电源端电连接，所述第二PMOS管的漏极与所述第四PMOS管的源极电连接，所述第二PMOS管的栅极还与所述第四PMOS管的漏极电连接；
所述第四PMOS管的漏极还与所述第三电阻的一端电连接，所述第三电阻的另一端同时与所述第四PMOS管的栅极、所述第五PMOS管的栅极、所述第六PMOS管的栅极电连接；
所述第五PMOS管的漏极同时与所述第四电阻的一端、所述第三NMOS管的栅极、所述第四NMOS管的栅极电连接；
所述第四电阻的另一端同时与所述第三NMOS管的漏极、所述第一NMOS管的栅极、所述第二NMOS管的栅极电连接；
所述第一NMOS管的源极与所述第一PNP三极管的发射极电连接，所述第一PNP三极管的基极和集电极均与模拟接地端电连接；
所述第二NMOS管的漏极与所述第四NMOS管的源极电连接，所述第二NMOS管的源极与所述第一电阻的一端电连接；
所述第二PNP三极管的数量为m个，m为正整数，m个所述第二PNP三极管的发射极均与所述第一电阻的另一端电连接，m个所述第二PNP三极管的基极和集电极均与所述模拟接地端电连接；
所述第六PMOS管的漏极作为所述基准电压输出端，所述第六PMOS管的漏极与所述可调电阻的一端电连接，所述可调电阻的另一端与所述第二电阻的一端电连接，所述第二电阻的另一端与所述第三PNP三极管的发射极电连接，所述第三PNP三极管的基极和集电极均与所述模拟接地端电连接；
所述第三NMOS管、所述第四NMOS管均为零阈值电压MOS管，所述第四NMOS管的漏极与所述第三电阻的另一端电连接；或，所述带隙基准电压电路还包括第五NMOS管，所述第五NMOS管为零阈值电压MOS管，所述第五NMOS管的漏极与所述第三电阻的另一端电连接，所述第五NMOS管的栅极与所述第四NMOS管的栅极电连接，所述第五NMOS管的源极与所述第四NMOS管的漏极电连接。
2.如权利要求1所述的带隙基准电压电路，其特征在于，当所述带隙基准电压电路还包括第五NMOS管时，所述第三NMOS管和所述第四NMOS管均为耗尽型MOS管。
3.如权利要求1所述的带隙基准电压电路，其特征在于，当所述带隙基准电压电路还包括第五NMOS管时，所述第三NMOS管和所述第四NMOS管均为零阈值电压MOS管。
4.如权利要求1所述的带隙基准电压电路，其特征在于，所述第三PNP三极管的发射结电压的一阶温度系数为负值。
5.如权利要求1所述的带隙基准电压电路，其特征在于，所述带隙基准电压电路采用0.11微米体硅CMOS工艺制造。
6.如权利要求1所述的带隙基准电压电路，其特征在于，所述带隙基准电压电路采用省略漏端轻掺杂工艺步骤的CMOS工艺制造。
7.如权利要求1所述的带隙基准电压电路，其特征在于，当所述带隙基准电压电路还包括第五NMOS管时，所述第五NMOS管工作于线性区。
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US20050140428A1 (en) * 2003-12-29 2005-06-30 Tran Hieu V. Low voltage cmos bandgap reference
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