CN109616406B - 形成半导体结构的部件的方法 - Google Patents

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Abstract

本发明的实施例提供了一种形成半导体结构的部件的方法，包括在目标层上方形成掩模层。对掩模层实施第一蚀刻工艺，以在掩模层中形成第一开口和第二开口。对掩模层实施第二蚀刻工艺，以减小第一开口和第二开口之间的端至端间隔。第一蚀刻工艺和第二蚀刻工艺具有不同的各向异性特性。将掩模层的图案转印至目标层。

Description

形成半导体结构的部件的方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及形成半导体结构的部件的方法。
背景技术
随着半导体器件的按比例缩小的增加，各种处理技术(诸如，光刻)适用于允许制造尺寸越来越小的器件。然而，随着半导体工艺需要越来越小的工艺窗口，这些器件的制造已经接近甚至超过光刻设备的理论极限。随着半导体器件不断缩小，器件的元件之间的期望间隔(即，节距)小于可使用传统的光学掩模和光刻设备制造的节距。
发明内容
根据本发明的一个方面，提供了一种形成半导体结构的部件的方法，包括：在目标层上方形成掩模层；对所述掩模层实施第一蚀刻工艺，以在所述掩模层中形成第一开口和第二开口；对所述掩模层实施第二蚀刻工艺以减小所述第一开口和所述第二开口之间的端至端间隔，所述第一蚀刻工艺和所述第二蚀刻工艺具有不同的各向异性特性；以及将所述掩模层的图案转印至所述目标层。
根据本发明的另一个方面，提供了一种形成半导体结构的部件的方法，包括：在目标层上方形成掩模层；对所述掩模层实施第一蚀刻工艺以在所述掩模层中形成第一开口和第二开口，所述第一蚀刻工艺在与所述目标层的顶面平行的第一平面中是各向同性的，所述第一开口和所述第二开口具有第一端至端间隔；对所述掩模层实施第二蚀刻工艺，以在所述掩模层中形成扩大的所述第一开口和扩大的所述第二开口，所述第二蚀刻工艺在与所述目标层的顶面平行的所述第一平面内是各向异性的，扩大的所述第一开口和扩大的所述第二开口具有第二端至端间隔，所述第一端至端间隔不同于所述第二端至端间隔；以及将所述掩模层用作蚀刻掩模来蚀刻所述目标层。
根据本发明的又一个方面，提供了一种形成半导体结构的部件的方法，包括：在目标层上方形成第一掩模层；图案化所述第一掩模层以在所述第一掩模层中形成第一开口；在所述第一掩模层上方和所述第一开口中形成第二掩模层；对所述第二掩模层实施第一注入工艺以在所述第二掩模层中形成第一掺杂区，所述第一掺杂区具有第一宽度；对所述第二掩模层实施第二注入工艺以在所述第二掩模层中形成第二掺杂区，所述第二掺杂区位于所述第一掺杂区之上，所述第二掺杂区具有第二宽度，所述第二宽度不同于所述第一宽度；选择性地去除所述第二掩模层的未掺杂区，所述第二掩模层的所述第一掺杂区和所述第二掺杂区形成分割部件，所述分割部件将所述第一开口分割成两个单独的第二开口；以及将所述第一掩模层和所述分割部件用作组合掩模来图案化所述目标层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图4C示出根据一些实施例的制造半导体结构的各个中间阶段的顶视图和截面图。
图5示出根据一些实施例的蚀刻装置的示意图。
图6示出根据一些实施例的与蚀刻装置的相应参数对应的各种等离子体带状束轮廓(plasma ribbon beam profiles)。
图7A至图11B示出根据一些实施例的制造半导体结构的各个中间阶段的顶视图和截面图。
图12示出根据一些实施例的分割部件的各种尺寸与注入工艺的相应参数。
图13是根据一些实施例示出的形成半导体结构的方法的流程图。
图14是根据一些实施例示出的形成半导体结构的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
相对于用于图案化半导体结构的目标层以形成具有减小的端至端间隔的部件的方法来描述实施例。在一些实施例中，目标层可以是半导体结构的将形成具有减小的端至端间隔的部件的任何层。在一些实施例中，目标层可以是掩模层、牺牲层、绝缘层、介电层、导电层、金属层、半导体层或它们的组合。
图1A至图4C示出根据一些实施例的制造半导体结构的各个中间阶段的顶视图和截面图。图1A至图4C示出顶视图和截面图，其中，“A”图表示顶视图，“B”图表示沿相应“A”图的B-B线的截面图，“C”图表示沿相应的“A”图的C-C线的截面图。
参考图1A、图1B和图1C，示出晶圆100的部分。在一些实施例中，晶圆100可包括基底层101、位于基底层101上方的目标层103、位于目标层103上方的掩模105，以及位于掩模105上方的掩模107。如下面更详细地描述的，将图案化掩模105和107以形成要转印至目标层103的期望图案。在一些实施例中，图案化掩模107，将掩模107的图案转印至掩模105，并且将掩模105的图案转印至目标层103。
基底层101可包括衬底。衬底可以包括例如，掺杂或未掺杂的块状硅，或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料(诸如硅)层。例如，绝缘层可以是埋氧(BOX)层或氧化硅层。在诸如硅或玻璃衬底的衬底上提供绝缘层。可选地，衬底可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。还可以使用诸如多层衬底或渐变衬底的其他衬底。在一些实施例中，基底层101可以包括衬底的下部，并且目标层103可以是衬底的上部。在这种实施例中，图案化衬底的上部以形成例如用于隔离结构的开口。在其他实施例中，目标层103可以是形成在衬底上方的掩模。在这种实施例中，图案化掩模并且将掩模的图案转印至衬底以形成例如用于隔离结构的开口。
在一些实施例中，基底层101还可以包括形成在衬底上的一个或多个有源和/或无源器件。一个或多个有源和/或无源器件可以包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的各种N金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件。本领域的普通技术人员应当理解，提供的以上实例仅是为了说明的目的，并不旨在以任何方式限制本发明。可以适当形成其他电路以用于给定应用。
在一些实施例中，基底层101还可以包括形成在一个或多个有源和/或无源器件和衬底上方的互连结构。互连结构将一个或多个有源和/或无源器件电互连以在晶圆100内形成功能电路。互连结构可以包括一个或多个介电层和位于相应的介电层内的一个或多个金属化层。一个或多个介电层可以包括形成在衬底和一个或多个有源和/或无源器件上方的层间介电(ILD)/金属间介电层(IMD)。例如，可以通过本领域内已知的任何合适的方法(诸如，旋涂方法、化学汽相沉积(CVD)、等离子体增强的CVD(PECVD)、它们的组合等)由低K介电材料(诸如，磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等)形成ILD/IMD。在一些实施例中，一个或多个金属化层可以包括使用例如镶嵌工艺、双镶嵌工艺、它们的组合等在ILD/IMD中形成的各种导电部件(诸如位于ILD中的导电接触件，以及位于IMD中的导线和通孔)。在一些实施例中，导电部件可以包括铜、铜合金、银、金、钨、钽、铝或它们的组合等
在一些实施例中，目标层103可以是ILD。在这种实施例中，可以图案化目标层103以形成用于导电接触件的开口，以提供与一个或多个有源和/或无源器件的电连接。在其他实施例中，目标层103可以是IMD。在这种实施例中，可以图案化目标层103以形成用于相应金属化层的导电部件的开口。还在其他实施例中，目标层可以是形成在ILD或IMD上方的掩模。在这种实施例中，图案化掩模并且将掩模的图案转印至ILD或IMD。
进一步参考图1A、图1B和图1C，掩模105可以是硬掩模层，并且硬掩模层包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、它们的组合等的一层或多层，并且可以使用诸如热氧化、热氮化、原子层沉积(ALD)、物理汽相沉积(PVD)、化学汽相沉积(CVD)、它们的组合等的任何合适的工艺来形成。掩模107可以包括光刻胶，并且在一些实施例中，可以用于在后续的蚀刻步骤中图案化掩模105。在一些实施例中，可以通过使用旋涂技术等形成掩模107。在掩模107包括光刻胶的一些实施例中，可以使用可接受的光刻技术来图案化掩模107以在掩模107中形成开口109。在其他实施例中，掩模107可以包括诸如，例如三层掩模的多个层，并且可以使用可接受的光刻和蚀刻技术来进行图案化以形成开口109。
参考图2A、图2B和图2C，对掩模105实施第一图案化工艺，以在掩模105中形成开口201。在一些实施例中，使用掩模107作为蚀刻掩模，利用例如一种或多种合适的蚀刻工艺将掩模107的图案转印至掩模105。在一些实施例中，一种或多种合适的蚀刻工艺可以包括各向异性干蚀刻工艺等。在掩模105包括氮化硅的一些实施例中，可以使用包括CH3F和O2的混合物、CHF6和O2的混合物等的工艺气体通过各向异性干蚀刻工艺来图案化掩模105。在一些实施例中，第一图案化工艺可以包括各向异性蚀刻工艺，其中，各向异性蚀刻工艺在Z方向上的蚀刻速率不同于在与Z方向垂直的方向上的蚀刻速率，并且在与Z方向垂直的任何方向上具有相同的蚀刻速率。在一些实施例中，第一图案化工艺可以包括各向异性蚀刻工艺，其中，各向异性蚀刻工艺在与Z方向垂直的XY平面中具有各向同性蚀刻速率。换言之，第一图案化工艺可以包括各向异性蚀刻工艺，从而使得各向异性蚀刻工艺是在XY平面上的各向同性蚀刻工艺。开口201沿X方向具有端至端间隔D1。在一些实施例中，端至端间隔D1可以在约10nm和约100nm之间。在一些实施例中，端至端间隔D1可以大于期望的端至端间隔。如下面更详细地描述的，根据所得到的半导体结构的设计规范，可以将端至端间隔减小至期望值。
参考图3A、图3B和图3C，对掩模105实施第二图案化工艺以扩大开口201(参见图2A、图2B和图2C)并且在掩模105中形成开口303。开口303沿X方向具有端至端间隔D2。在一些实施例中，开口303的端至端间隔D2小于开口201的端至端间隔D1(参见图2A、图2B和图2C)。在一些实施例中，端至端间隔D2可以在约3nm和约10nm之间。在一些实施例中，比率D2/D1可以在约0.3和约1之间。在一些实施例中，第二图案化工艺可包括各向异性干蚀刻工艺等。在掩模105包括氮化硅的一些实施例中，可以使用包括CH3F和O2的混合物、CHF6和O2的混合物等的工艺气体通过各向异性干蚀刻工艺图案化掩模105。在一些实施例中，可以使用等离子体带状束301实施各向异性干蚀刻工艺，其中，等离子体带状束301在与晶圆100的顶面平行的方向307上扫描晶圆100的顶面。在一些实施例中，等离子体带状束301可以包括中性自由基和带电离子，其中，通过箭头305表示带电离子的方向。在一些实施例中，等离子体带状束301在X方向上的宽度可以小于等离子体带状束301在Y方向上的宽度。在一些实施例中，等离子体带状束301在Y方向上的宽度可以等于或大于晶圆100的直径。在这种实施例中，等离子体带状束301沿单轴或单个方向(诸如X方向)扫描晶圆100的顶面。在其他实施例中，等离子体带状束301在Y方向上的宽度可以小于晶圆100的直径。在这种实施例中，等离子体带状束301可以沿两个不同的轴或两个不同的方向(诸如X方向和Y方向)扫描晶圆100的顶面。在一些实施例中，等离子体带状束301在X方向上的宽度可以在约30nm和约100nm之间。在一些实施例中，等离子体带状束301在Y方向上的宽度可以在约3nm和约30nm之间。
在一些实施例中，离子的方向305和垂直于晶圆100的顶面(或目标层103的顶面)的线可以形成非零角度。在所示实施例中，离子的方向305和垂直于晶圆100的顶面的线(或目标层103的顶面)在XZ截面中形成角度θ1(参见图3B)，而离子的方向305在YZ截面(参见图3C)中大致垂直于晶圆100的顶面(或目标层103的顶面)。在这种实施例中，由等离子体带状束301实施的蚀刻工艺在XY平面中是各向异性的，从而使得X方向上的蚀刻速率大于Y方向上的蚀刻速率。在一些实施例中，X方向上的蚀刻速率与Y方向上的蚀刻速率的比率在约10和约30之间。在所示实施例中，由等离子体带状束301实施的蚀刻工艺允许减小X方向上的端至端距离。在其他实施例中，可以改变等离子体带状束301中的离子的方向，从而使得可以在期望的方向上减小端至端距离。在一些实施例中，角度θ1可以在约15度和约40度之间。
进一步参考图3A、图3B和图3C，由于在XY平面中通过等离子体带状束301实施的蚀刻工艺的各向异性性质，开口303在不同的截面中具有不同的轮廓。在一些实施例中，开口303的侧壁在XZ截面中与开口303的底部形成角度θ2(参见图3B)。在一些实施例中，角度θ2可以小于90度(诸如在约70度和约88度之间)。在一些实施例中，开口303的侧壁在YZ截面(参见图3C)中与开口303的底部形成角度θ3。在一些实施例中，角度θ3可以大于90度(诸如在约92度和约102度之间)。
参考图4A、图4B和图4C，在一些实施例中，在形成开口303之后，去除掩模107(参见图3A、图3B和图3C)。在掩模107包括光刻胶的一些实施例中，可以使用灰化工艺接着进行湿清洁工艺来去除掩模107。后续地，掩模105的图案转印至目标层103，以在目标层103中形成开口401。在一些实施例中，可以使用掩模105作为蚀刻掩模，使用合适的蚀刻工艺(诸如各向异性干蚀刻工艺)来形成开口401。在一些实施例中，开口401在X方向上的端至端间隔与开口303在X方向上的端至端间隔D2(参见图3A、图3B和图3C)大致相同。在一些实施例中，开口401可以填充有合适的材料。在目标层103是衬底的上部的一些实施例中，开口401可以填充有合适的介电材料以在开口401中形成隔离区。在目标层103是ILD或IMD的一些实施例中，开口401可以填充有合适的导电材料以在开口401中形成导电部件。
图5示出根据一些实施例的蚀刻装置500的示意图。在一些实施例中，蚀刻装置500可用于实施上面参考图3A、图3B和图3C描述的第二图案化工艺。在一些实施例中，蚀刻装置500包括附接至工艺室503的等离子体室501。射频(RF)系统505连接至等离子体室501以在等离子体室501中产生等离子体513。工艺室503包括用于在蚀刻工艺期间支撑晶圆511的台507。在一些实施例中，晶圆511可以类似于上面参考图1A、图1B和图1C描述的晶圆100，因此这里不再重复描述。在一些实施例中，台507可以包括卡盘，其中，该卡盘配置为在蚀刻工艺期间保持晶圆511。在一些实施例中，卡盘可以是真空吸盘、静电吸盘等。在一些实施例中，台507连接至偏置电压源509。在一些实施例中，偏置电压源509可以配置为提供脉冲电压。在一些实施例中，通过偏置电压源509在晶圆511和等离子体室501之间的产生的电场使等离子体513的离子朝向晶圆511加速。在一些实施例中，等离子体室501可以包括孔515和邻近孔515的离子提取光学器件517。在一些实施例中，离子提取光学器件517可以包括合适的静电场和静磁场，并且可以配置为改变通过孔515提取的离子的方向或角度。在一些实施例中，离子提取光学器件517可包括被配置为产生合适的静电场和静磁场一个或多个电极和一个或多个磁体。在一些实施例中，离子提取光学器件517的静电场和静磁场可以用作使离子朝向期望方向转向和聚焦的透镜，并形成等离子体带状束519以用于晶圆511的蚀刻工艺。在一些实施例中，台507可以配置为在与晶圆511的受蚀刻一侧平行的方向上移动，从而使得等离子体带状束519在蚀刻工艺期间扫描晶圆511的部分或全部。在一些实施例中，孔515与晶圆511分开距离D3。在一些实施例中，距离D3可以在约5mm和约18mm之间。
图6示出根据一些实施例的与蚀刻装置500(参见图5)的相应参数对应的各种等离子体带状束轮廓601a至601e。参考图5和图6，在一些实施例中，可以通过改变等离子体带状束519的等离子体密度、晶圆511和等离子体室501之间的电场、等离子体带状束519中的离子的方向以及离子提取光学器件517的静电场和静磁场来配置等离子体带状束519的轮廓。在一些实施例中，可以通过改变离子提取光学器件517的静电场和静磁场并且通过改变孔515和晶圆511之间的距离D3来调整等离子体带状束519中的离子的方向。在一些实施例中，可以通过改变工艺气体流量、由RF系统505产生的RF场的RF功率以及由RF系统505产生的RF场的RF频率来调整等离子体带状束519中的等离子体密度。在一些实施例中，可以通过改变偏置电压源509的占空比(或占空率)和孔515与晶圆511之间的距离D3来调整晶圆511和等离子体室501之间的电场。在一些实施例中，偏置电压源509产生脉冲偏置电压，并且偏置电压源509的占空比(或占空率)定义为脉冲偏置电压的脉冲宽度(脉冲有效时间)与脉冲偏置电压的周期的比率。
进一步参考图5和图6，在实施例1中，等离子体带状束519可以具有等离子体带状束轮廓601a，从而使得等离子体带状束519的宽度可以随着等离子体带状束519朝着晶圆511延伸而增加，其中，等离子体带状束519的轴线与垂直于晶圆511的方向形成大致为零的角度。在实施例2中，等离子体带状束519可以具有等离子体带状束轮廓601b，从而使得等离子体带状束519的宽度可在等离子体带状束519朝着晶圆511延伸的过程中大致相同，其中，等离子体带状束519的轴线与垂直于晶圆511的方向形成大致为零的角度。在实施例3中，等离子体带状束519可以具有等离子体带状束轮廓601c，从而使得等离子体带状束519的宽度可以随着等离子体带状束519朝向晶圆511延伸而减小，其中，等离子体带状束519的轴线与垂直于晶圆511的方向形成大致为零的角度。在实施例4中，等离子体带状束519可以具有等离子体带状束轮廓601b，从而使得等离子体带状束519可以随着等离子体带状束519朝向晶圆511延伸而分成两个子束，其中，每个等离子体带状束的轴线与垂直于晶圆511的方向形成非零角度。在实施例5中，等离子体带状束519可以具有等离子体带状束轮廓601e，使得等离子体带状束519的轴线与垂直于晶圆511的方向形成非零角度。
图7A至图11B示出根据一些实施例的制造半导体结构的各个中间阶段的顶视图和截面图。图7A至图11B示出顶视图和截面图，其中，“A”图表示顶视图，以及“B”图表示沿着相应“A”图的线B-B的截面图。参考图7A和图7B，示出晶圆700的部分。在一些实施例中，晶圆700可包括基底层701、位于基底层701上方的目标层703，以及位于目标层703上方的掩模705。在一些实施例中，可以使用与上面参考图1A、图1B和图1C描述的基底层101类似的材料和方法形成基底层701，因此这里不再重复描述。在一些实施例中，可以使用与上面参考图1A、图1B和图1C描述的目标层103类似的材料和方法形成目标层703，因此这里不再重复描述。在一些实施例中，可以使用与上面参考图1A、图1B和图1C描述的掩模105类似的材料和方法形成掩模705，因此这里不再重复描述。在形成掩模705之后，图案化掩模705以在掩模705中形成开口707。在一些实施例中，可以使用与上面参考图2A、图2B和图2C描述的掩模105类似的方法形成掩模705，因此这里不再重复描述。
参考图8A和图8B，在掩模705上方且在开口707中形成掩模801。后续地，在掩模801上方形成掩模803。在一些实施例中，掩模801可以包括硅等并且使用CVD、ALD等形成。在一些实施例中，掩模801可以具有在约
Figure BDA0001816987700000101
和约
Figure BDA0001816987700000102
之间的厚度。在一些实施例中，掩模803可以包括一个或多个层。在所示实施例中，掩模803是三层掩模，并且包括底部层8031、位于底部层8031上方的中间层8032，以及位于中间层8032上方的顶部层8033。在一些实施例中，底部层8031可以包括诸如旋涂碳(SOC)材料等的有机材料，并且可以使用旋涂、CVD、ALD等形成。中间层8032可以包括无机材料，其中，该无机材料可以是氮化物(诸如SiN、TiN、TaN等)，氮氧化物(诸如SiON)、氧化物(诸如氧化硅)等，并且可以使用CVD、ALD等来形成。顶部层8033可以包括诸如光刻胶材料的有机材料，并且可以使用旋涂等形成。在一些实施例中，中间层8032具有比顶部层8033更高的蚀刻速率，并且顶部层8033用作图案化中间层8032的蚀刻掩模，。在一些实施例中，底部层8031具有比中间层8032更高的蚀刻速率，并且中间层8032用作图案化底部层8031的蚀刻掩模。在形成掩模803之后，图案化掩模803以在其中形成开口805。在一些实施例中，可以使用合适的光刻和蚀刻技术来图案化掩模803。在一些实施例中，在如图8A所示的平面图中，开口805与至少一个开口707重叠。在一些实施例中，开口805的宽度不同于开口707的宽度。在所示实施例中，如图8A所示，开口805沿X方向的宽度小于开口707沿X方向的宽度。在所示实施例中，如图8A所示，开口805沿Y方向的宽度大于开口707沿Y方向的宽度。
进一步参考图8A和图8B，在掩模803中形成开口805之后，穿过开口805对掩模801实施第一注入工艺(IMP1)807，以形成掺杂区811。在一些实施例中，使用与垂直于晶圆700的顶面(或目标层703的顶面)的方向形成非零角度的离子来实施IMP1 807。在一些实施例中，可以使用硼、磷、砷、镓、铟等的离子来实施IMP1 807。在一些实施例中，可以使用能量在约15KJ和约30KJ之间的离子来实施IMP1 807。在一些实施例中，由箭头809表示的离子的方向可以与垂直于晶圆700的顶面(或目标层703的顶面)的方向形成角度θ4。在一些实施例中，由于角度θ4的非零值，掺杂区811的宽度可以小于开口805的宽度。在一些实施例中，角度θ4可以在约5度和约12度之间。在一些实施例中，掺杂区811的宽度可以在约
Figure BDA0001816987700000111
和约
Figure BDA0001816987700000112
之间。
参考图9A和图9B，在实施IMP1 807之后，穿过开口805对掩模801实施第二注入工艺(IMP2)901，以在掩模801中形成掺杂区905。在一些实施例中，由箭头903示出的离子的方向可以大致垂直于晶圆700的顶面(或目标层703的顶面)。因此，掺杂区905的宽度大致等于开口805的宽度，并且大于掺杂区811的宽度。在一些实施例中，掺杂区905的宽度在约12nm和约50nm之间。在一些实施例中，使用硼、磷、砷、镓、铟等的离子来实施IMP2 901。在一些实施例中，可以使用相同元素的离子来实施IMP1 807和IMP2 901。在其他实施例中，可以使用不同元素的离子来实施IMP1 807和IMP2 901。在一些实施例中，可以使用能量在约17KJ和约25KJ之间的离子来实施IMP2 901。在一些实施例中，可以在比IMP2 901更高的离子能量下实施IMP1 807。在这种实施例中，掺杂区811在掩模801中设置在掺杂区905的下方。在一些实施例中，掩模801的掺杂区811和905可以具有与掩模801的未掺杂区不同的蚀刻速率。在一些实施例中，掩模801的掺杂区811和905在后续的蚀刻工艺中具有比掩模801的未掺杂区更低的蚀刻速率。在这种实施例中，在后续的蚀刻工艺中选择性地去除掩模801的未掺杂区，如下面更详细地描述的。
参考图10A和图10B，在实施IMP2 901之后，去除掩模803(参见图9A和图9B)。在一些实施例中，可以使用例如灰化工艺、干蚀刻工艺、湿蚀刻工艺、湿清洁工艺、它们的组合等来去除掩模803。后续地，选择性地去除掩模801的未掺杂区，从而使得掺杂区811和905保留在目标层703上方。在一些实施例中，剩余的掺杂区811和905在目标层703上方形成分割部件1001。在掩模801包括硅的一些实施例中，使用例如利用HF、NH4OH等的湿蚀刻工艺来选择性地去除掩模801的未掺杂区。在一些实施例中，如图10A所示，分割部件1001在平面图中与至少一个开口707重叠，并且将相应的开口707分割成两个单独的开口1003。在一些实施例中，分割部件1001可具有梯形形状，其中，顶部基底具有宽度W1，底部基部具有宽度W2。在一些实施例中，宽度W1大于宽度W2。在其他实施例中，可以根据所得到的半导体结构的设计特性来改变W1/W2的比率。在一些实施例中，分割部件1001的侧壁与垂直于分割部件1001的顶部(或底部)基底的方向形成角度θ5。在一些实施例中，角度θ5可以在约5度和约45度之间。
参考图11A和图11B，使用掩模705和分割部件1001作为组合掩模来图案化目标层703，以在目标层703中形成开口1101和1103。在一些实施例中，可以使用合适的蚀刻工艺(诸如各向异性干蚀刻工艺等)来图案化目标层703。在一些实施例中，开口1101对应于开口1003(参见图10A和图10B)，并且开口1103对应于开口707(参见图10A和图10B)。在一些实施例中，开口1101具有端至端间隔D4。在一些实施例中，端至端间隔D4大致等于分割部件1001的宽度W2。在一些实施例中，端至端间隔D4可以在约5nm和约18nm之间。在一些实施例中，开口1101和1103可以填充有合适的材料。在目标层703是衬底的上部的一些实施例中，开口1101和1103可以填充有合适的介电材料以在开口1101和1103中形成隔离区。在目标层703是ILD或IMD的一些实施例中，开口1101和1103可以填充有合适的导电材料，以在开口1101和1103中形成导电部件。
在一些实施例中，可以通过改变IMP1 807(参见图8A和图8B)和IMP 901(参见图9A和图9B)的工艺参数来改变分割部件1001的形状和尺寸。例如，可以通过在IMP1 807之前实施IMP2 901来形成具有梯形形状的分割部件1001，从而使得在比IMP2 901更低的离子能量下实施IMP1 807，其中，梯形形状的底部基底的宽度W2大于顶部基部的宽度W1。在一些实施例中，通过减小分割部件1001的底部基底的宽度W2，可以减小开口1101之间的端至端间隔D4。在一些实施例中，可以通过改变IMP1 807的工艺参数(参见图8A和图8B)(诸如，例如IMP1 807中使用的离子角度)来改变分割部件1001的底部基底的宽度W2。图12示出根据一些实施例的分割部件1001(参见图11A和图11B)的各种尺寸与IMP1 807(参见图8A和图8B)的相应参数。
图13是根据一些实施例示出的形成半导体结构的方法1300的流程图。从步骤1301开始方法1300，如上参考图1A、图1B和图1C所述，其中，在目标层(诸如图1A、图1B和图1C中所示的目标层103)上方形成掩模(诸如图1A、图1B和图1C中所示的掩模105)。在步骤1303中，如上参考图1A至图2C所述，对掩模实施第一图案化工艺以在掩模中形成第一开口和第二开口(诸如图2A、图2B和图2C中所示的开口201)，其中，第一开口和第二开口具有端至端距离。在一些实施例中，第一图案化工艺包括第一蚀刻工艺，第一蚀刻工艺在与目标层的顶面平行的平面中是各向同性的。在步骤1305中，如上参考图3A、图3B和图3C所述，对掩模实施第二图案化工艺，以在掩模中形成扩大的第一开口和扩大的第二开口(诸如图3A、图3B和图3C中所示的开口303)，其中，扩大的第一开口和扩大的第二开口具有小于第一端至端距离的第二端至端距离。在一些实施例中，第二图案化工艺包括第二蚀刻工艺，第二蚀刻工艺在与目标层的顶面平行的平面中是各向异性的。在步骤1307中，如上参考图4A、图4B和图4C所述，将掩模的图案转印至目标层。
图14是根据一些实施例示出的形成半导体结构的方法1400的流程图。从步骤1401开始方法1400，如上文参考图7A和图7B所述，其中，在目标层(诸如图7A和图7B中所示的目标层703)上方形成第一掩模(诸如图7A和图7B中所示的掩模705)。在步骤1403中，如上参考图7A和图7B所述，图案化第一掩模以在第一掩模中形成第一开口(诸如图7A和图7B中所示的开口707)。在步骤1405中，如上参考图8A和图8B所述，在第一掩模上方和第一开口中形成第二掩模(诸如图8A和图8B中所示的掩模801)。在步骤1407中，如上参考图8A和8B所述，对第二掩模实施第一注入工艺(诸如图8A和图8B中所示的IMP1 807)以在第二掩模中形成第一掺杂区(诸如图8A和图8B中所示的第一掺杂区811)。在步骤1409中，如上参考图9A和图9B所述，对第二掩模实施第二注入工艺(诸如图9A和图9B中所示的IMP2 901)以在第二掩模中形成第二掺杂区(诸如图9A和图9B中所示的第二掺杂区905)。在一些实施例中，第二掺杂区位于第一掺杂区之上。在一些实施例中，第二掺杂区的宽度大于第一掺杂区的宽度。在步骤1411中，如上参考图10A和图10B所述，去除第二掩模的未掺杂区，第二掩模的第一掺杂区和第二掺杂区形成分割部件(诸如图10A和图10B中所示的分割部件1001)，其中，分割部件将第一开口分割成两个单独的第二开口(诸如图10A和图10B中所示的开口1003)。在步骤1413中，如上参考图11A和图11B所述，使用第一掩模和分割部件作为组合掩模来图案化目标层。
本文描述的各种实施例允许图案化半导体结构的目标层以形成具有减小的端至端间隔的部件。在一些实施例中，本文描述的方法允许在半导体结构的各个部件之间实现减小的端至端间隔，这通过使用传统的光刻和蚀刻技术是不可实现的。
根据实施例，一种方法包括在目标层上方形成掩模层；对掩模层实施第一蚀刻工艺，以在掩模层中形成第一开口和第二开口；对掩模层实施第二蚀刻工艺以减小第一开口和第二开口之间的端至端间隔，第一蚀刻工艺和第二蚀刻工艺具有不同的各向异性特性；以及将掩模层的图案转印至目标层。在实施例中，第一蚀刻工艺在与目标层的顶面平行的平面中是各向同性的。在实施例中，第二蚀刻工艺在与目标层的顶面平行的平面中是各向异性的。在实施例中，使用定向等离子体带状束实施第二蚀刻工艺。在实施例中，定向等离子体带状束中的离子方向与垂直于目标层的顶面的方向形成非零角度。在实施例中，在对掩模层实施第二蚀刻工艺之后，第一开口在与目标层的顶面垂直的第一平面中具有第一轮廓，并且在与目标层的顶面垂直的第二平面中具有第二轮廓，其中，第一轮廓不同于第二轮廓，第一平面不同于第二平面。在实施例中，将掩模层的图案转印至目标层包括使用掩模层作为蚀刻掩模来蚀刻目标层。
根据另一实施例，一种方法包括在目标层上方形成掩模层；对掩模层实施第一蚀刻工艺以在掩模层中形成第一开口和第二开口，第一蚀刻工艺在与目标层的顶面平行的第一平面中是各向同性的，第一开口和第二开口具有第一端至端间隔；对掩模层实施第二蚀刻工艺，以在掩模层中形成扩大的第一开口和扩大的第二开口，第二蚀刻工艺在与目标层的顶面平行的第一平面内是各向异性的，扩大的第一开口和扩大的第二开口具有第二端至端间隔，第一端至端间隔不同于第二端至端间隔；以及使用掩模层作为蚀刻掩模蚀刻目标层。在实施例中，对掩模层实施第二蚀刻工艺包括使用定向等离子体带状束。在实施例中，在与目标层的顶面垂直的第二平面中，定向等离子体带状束中的离子的方向与垂直于目标层的顶面的方向形成第一角度，在与目标层的顶面垂直的第三平面中，定向等离子体带状束中的离子的方向与垂直于目标层的顶面的方向形成第二角度，第一角度不同于第二角度，第二平面不同于第三平面。在实施例中，第一角度大于零，并且第二角度大致等于零。在实施例中，第一端至端间隔大于第二端至端间隔。在实施例中，扩大的第一开口在与目标层的顶面垂直的第二平面中具有第一轮廓，并且在与目标层的顶面垂直的第三平面中具有第二轮廓，第一轮廓不同于第二轮廓，第二平面不同于第三平面。
根据又一实施例，一种方法包括在目标层上方形成第一掩模层；图案化第一掩模层以在第一掩模层中形成第一开口；在第一掩模层上方和第一开口中形成第二掩模层；对第二掩模层实施第一注入工艺以在第二掩模层中形成第一掺杂区，第一掺杂区具有第一宽度；对第二掩模层实施第二注入工艺以在第二掩模层中形成第二掺杂区，第二掺杂区位于第一掺杂区之上，第二掺杂区具有第二宽度，第二宽度不同于第一宽度；选择性地去除第二掩模层的未掺杂区，第二掩模层的第一掺杂区和第二掺杂区形成分割部件，分割部件将第一开口分割成两个单独的第二开口；以及使用第一掩模层和分割部件作为组合掩模来图案化目标层。在实施例中，第一注入工艺的第一离子的第一方向与垂直于目标层的顶面的方向形成非零角度，并且第二注入工艺的第二离子的第二方向与垂直于目标层的顶面的方向形成零角度。在实施例中，在第一离子能量下实施第一注入工艺，在第二离子能量下实施第二注入工艺，第一离子能量大于第二离子能量。在实施例中，选择性地去除第二掩模层的未掺杂区包括选择性地蚀刻第二掩模层的未掺杂区。在实施例中，第二宽度大于第一宽度。在实施例中，分割部件在与目标层的顶面垂直的平面中具有梯形形状。在实施例中，梯形的顶部基底的第三宽度大于梯形的底部基底的第四宽度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体结构的部件的方法，包括：
在目标层上方形成掩模层；
对所述掩模层实施第一蚀刻工艺，以在所述掩模层中形成第一开口和第二开口；
对所述掩模层实施第二蚀刻工艺以减小所述第一开口和所述第二开口之间的端至端间隔，所述第一蚀刻工艺在与所述目标层的顶面平行的平面中是各向同性的，所述第二蚀刻工艺在与所述目标层的顶面平行的所述平面中是各向异性的，其中，在对所述掩模层实施所述第二蚀刻工艺之后，所述第一开口在与所述目标层的顶面垂直的第一平面中具有第一轮廓，并且在与所述目标层的顶面垂直的第二平面中具有第二轮廓，其中，所述第一轮廓不同于所述第二轮廓，所述第一平面不同于所述第二平面；以及
将所述掩模层的图案转印至所述目标层，
其中，所述第二蚀刻工艺使用定向等离子体带状束实施，并且其中，所述定向等离子体带状束中的离子的方向与垂直于所述目标层的顶面的方向形成非零角度。
2.根据权利要求1所述的方法，其中，所述第一蚀刻工艺在与所述目标层的顶面垂直的方向上的蚀刻速率不同于在与所述目标层的顶面平行的方向上的蚀刻速率。
3.根据权利要求1所述的方法，其中，所述第二蚀刻工艺包括各向异性干蚀刻工艺。
4.根据权利要求1所述的方法，其中，所述定向等离子体带状束的宽度大于所述第一开口的宽度和所述第二开口的宽度。
5.根据权利要求1所述的方法，其中，将所述掩模层的图案转印至所述目标层包括使用各向异性干蚀刻工艺来蚀刻所述目标层。
6.根据权利要求1所述的方法，其中，所述非零角度在15度和40度之间。
7.根据权利要求1所述的方法，其中，将所述掩模层的图案转印至所述目标层包括使用所述掩模层作为蚀刻掩模来蚀刻所述目标层。
8.一种形成半导体结构的部件的方法，包括：
在目标层上方形成掩模层；
对所述掩模层实施第一蚀刻工艺以在所述掩模层中形成第一开口和第二开口，所述第一蚀刻工艺在与所述目标层的顶面平行的第一平面中是各向同性的，所述第一开口和所述第二开口具有第一端至端间隔；
对所述掩模层实施第二蚀刻工艺，以在所述掩模层中形成扩大的所述第一开口和扩大的所述第二开口，所述第二蚀刻工艺在与所述目标层的顶面平行的所述第一平面内是各向异性的，扩大的所述第一开口和扩大的所述第二开口具有第二端至端间隔，所述第一端至端间隔不同于所述第二端至端间隔，其中，对所述掩模层实施所述第二蚀刻工艺包括使用定向等离子体带状束；以及
将所述掩模层用作蚀刻掩模来蚀刻所述目标层，
其中，在与所述目标层的顶面垂直的第二平面中，所述定向等离子体带状束中的离子的方向与垂直于所述目标层的顶面的方向形成第一角度，其中，在与所述目标层的顶面垂直的第三平面中，所述定向等离子体带状束中的离子的方向与垂直于所述目标层的顶面的方向形成第二角度，其中，所述第一角度不同于所述第二角度，并且，所述第二平面不同于所述第三平面。
9.根据权利要求8所述的方法，其中，所述定向等离子体带状束的宽度大于所述第一开口的宽度和所述第二开口的宽度。
10.根据权利要求8所述的方法，其中，蚀刻所述目标层包括使用各向异性干蚀刻工艺来蚀刻所述目标层。
11.根据权利要求8所述的方法，其中，所述第一角度大于零，并且所述第二角度等于零。
12.根据权利要求8所述的方法，其中，所述第一端至端间隔大于所述第二端至端间隔。
13.根据权利要求8所述的方法，其中，扩大的所述第一开口在与所述目标层的顶面垂直的第二平面中具有第一轮廓，并且在与所述目标层的顶面垂直的第三平面中具有第二轮廓，所述第一轮廓不同于所述第二轮廓，所述第二平面不同于所述第三平面。
14.一种形成半导体结构的部件的方法，包括：
在目标层上方形成第一掩模层；
图案化所述第一掩模层以在所述第一掩模层中形成第一开口；
在所述第一掩模层上方和所述第一开口中形成第二掩模层；
对所述第二掩模层实施第一注入工艺以在所述第二掩模层中形成第一掺杂区，所述第一掺杂区具有第一宽度；
对所述第二掩模层实施第二注入工艺以在所述第二掩模层中形成第二掺杂区，所述第二掺杂区位于所述第一掺杂区之上，所述第二掺杂区具有第二宽度，所述第二宽度不同于所述第一宽度；
选择性地去除所述第二掩模层的未掺杂区，所述第二掩模层的所述第一掺杂区和所述第二掺杂区形成分割部件，所述分割部件将所述第一开口分割成两个单独的第二开口；以及
将所述第一掩模层和所述分割部件用作组合掩模来图案化所述目标层。
15.根据权利要求14所述的方法，其中，所述第一注入工艺的第一离子的第一方向与垂直于所述目标层的顶面的方向形成非零角度，并且所述第二注入工艺的第二离子的第二方向与垂直于所述目标层的顶面的方向形成零角度。
16.根据权利要求14所述的方法，其中，在第一离子能量下实施所述第一注入工艺，其中，在第二离子能量下实施所述第二注入工艺，并且所述第一离子能量大于所述第二离子能量。
17.根据权利要求14所述的方法，其中，选择性地去除所述第二掩模层的未掺杂区包括选择性地蚀刻所述第二掩模层的未掺杂区。
18.根据权利要求14所述的方法，其中，所述第二宽度大于所述第一宽度。
19.根据权利要求14所述的方法，其中，所述分割部件在与所述目标层的顶面垂直的平面中具有梯形形状。
20.根据权利要求19所述的方法，其中，所述梯形形状的顶部基底的第三宽度大于所述梯形形状的底部基底的第四宽度。
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