CN109597454B - 电压调节器、电子系统及相关方法 - Google Patents

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Abstract

本发明提供了一种电压调节器，包括运算放大器、信号缓冲器和输出晶体管。信号缓冲器具有第一端、第二端和第三端，该信号缓冲器的第一端耦接到该运算放大器的输出端；以及，输出晶体管具有输入端和输出端，该输出晶体管的输入端耦接到该信号缓冲器的第二端，该输出晶体管的输出端耦接到该信号缓冲器的第三端。相应地，本发明还提供了一种电子系统及调节输出电压的方法。采用本发明，可以提高输出电压的稳定性。

Description

电压调节器、电子系统及相关方法
相关申请的交叉引用
本申请根据35U.S.C.§119(e)要求如下申请的优先权：2017年12月11日递交的申请号为62/596,979，标题为「N-TYPE LOW-DROPOUT REGULATOR WITH POWER-RECYCLE ANDINHERENT-VOLTAGE-CLAMPING TECHNIQUE FOR SHORT-PERIOD LOAD TRANSIENT」的美国临时案，以及，2017年9月14日递交的申请号为62/558,375，标题为「N-TYPE LOW-DROPOUTREGULATOR WITH POWER-RECYCLE AND INHERENT-VOLTAGE-CLAMPING TECHNIQUE FORSHORT-PERIOD LOAD TRANSIENT」的美国临时案，在此合并参考上述申请案的全部内容。
技术领域
本发明通常涉及一种电压参考电路，以及更特别地，涉及一种能够提高输出电压稳定性的电压调节器。
背景技术
电压调节器是被设计成用于提供与负载电流、温度以及交流(alternatecurrent，AC)线电压变化无关的稳定直流(direct current，DC)电压的电子电路。电压调节器利用简单的前馈设计或者包括负反馈。然而，现有电压调节器的输出电压稳定性较差。
发明内容
有鉴于此，本发明的目的之一在于提供一种能够提高输出电压稳定性的电压调节器、电子系统及用于调节输出电压的方法。
第一方面，本发明提供了一种电压调节器，包括运算放大器、信号缓冲器和输出晶体管，信号缓冲器具有第一端、第二端和第三端，该信号缓冲器的第一端耦接到该运算放大器的输出端；以及，输出晶体管具有输入端和输出端，该输出晶体管的输入端耦接到该信号缓冲器的第二端，以及该输出晶体管的输出端耦接到该信号缓冲器的第三端。
第二方面，本发明提供了一种电子系统，包括如上所述的电压调节器和负载。
第三方面，本发明提供了一种用于调节输出电压的方法，该输出电压被提供给负载，其中，该方法包括：当该负载从电压调节器汲取的电流大于第一阈值时，利用该电压调节器提供该输出电压给该负载，其中，该电压调节器包括信号缓冲器和输出晶体管；以及，当该负载从该电压调节器汲取的电流小于第二阈值时，通过利用该信号缓冲器将该输出晶体管的控制端上的电压箝位至该输出电压的方式来调节该输出电压，其中，该第二阈值低于该第一阈值。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明。
图1A是示出电压调节器的电路图。
图1B是示出图1A的电压调节器的电流-电压特性的示意图。
图1C是示出图1A的电压调节器的输出电流如何响应存储单元操作的顺序而变化的曲线图。
图1D是说明当存储单元在空闲模式和存取模式之间切换时图1A的电压调节器的输出电压如何变化的曲线图。
图2是根据本发明的一些非限制实施例示出的具有耦接于电压调节器的输出的信号缓冲器的电压调节器的电路图。
图3是根据一些非限制实施例示出的当存储单元在空闲模式和存取模式之间切换时图2的电压调节器的输出电压如何变化的示例的曲线图。
图4是根据一些非限制实施例示出的图2的电压调节器200的代表性实现。
图5A是说明图1A的电压调节器的频率响应的曲线图。
图5B是根据一些非限制实施例示出的本文所描述类型的电压调节器的频率响应的曲线图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
电压调节器是电子装置，其被配置为向负载提供恒定的期望电压，而应当与负载汲取的电流无关。然而，一些负载会在某些时候汲取大电流，而在其它时候汲取相对较小的电流(例如，不汲取电流，或仅汲取非常小的电流)。负载汲取电流的这种变化性会导致电压调节器提供给负载的输出电压上的过冲(overshoot)。应当说明的是，实际应用中还可能存在其它情形导致输出电压上的过冲现象，(例如，负载从重载(heavy load)模式转到轻载(light load)模式的情形，再例如，由提供输出电压的输出端上的并联路径导致的过冲情形等等)具体地，本发明实施例不做任何限制，但为便于理解与说明，以下实施例以负载汲取大电流切换为相对较小的电流(例如，不汲取电流或仅汲取非常小的电流)的这种情形为例进行示例说明，但本发明并不限于此，也就是说，只要是输出电压存在过冲现象的情形均可以采用本发明实施例提供的电压调节器来提高输出电压的稳定性，进而提升电子系统的性能。在某些情况下，这些过冲可能非常严重，从而对负载的操作产生负面影响。其中一种如此类型的负载是存储单元(memory unit)，例如动态随机存取存储器(dynamic randomaccess memory，DRAM)、嵌入式多媒体控制器(embedded Multi-Media Controller、eMMC)存储器和通用闪存(universal flash storage，UFS)存储器，其在存取模式(access mode)和空闲模式(idle mode)之间切换。在存取模式中，存储单元汲取大量电流以使能读取/写入操作。然而，在空闲模式下，没有执行读取或写入操作，因此实际上没有汲取电流。
在一些实施例中，本发明提供了一种电压调节器，其被配置为：当负载从第一模式(例如，汲取大电流的模式，更特别地，若负载为存储单元，则第一模式可以体现为存取模式)切换到第二模式(例如，汲取相对较小的电流的另一模式，如几乎(virtually)不汲取电流的模式，更特别地，若负载为存储单元，则第二模式可以体现为空闲模式)时，或者更一般地，当负载汲取的电流表现出显著地减少时(或者说，输出端上出现输出电压大于需稳定的预期电压的过冲时)，对出现的输出电压过冲进行限制，以减小该过冲的幅度和持续时间，从而稳定输出电压。一些实施例涉及用于向存储单元或其它类型的负载提供参考电压的电压调节器，其具有运算放大器(operational amplifier，OP)、输出晶体管以及连接在运算放大器和输出晶体管之间的信号缓冲器(signal buffer)。为便于说明与理解，以下实施例中的负载通常以存储单元为例进行说明，更特别地，以下实施例以汲取大量电流的存取模式和几乎不汲取电流的空闲模式进行示例说明，但本发明实施例并不受限于此。在一些实施例中，电压调节器被配置，使得当负载处于第一模式时(例如，负载为存储单元时的存取模式)，向负载提供取决于电压调节器的内部参数的特定输出电压。当负载处于第二模式(例如，负载为存储单元时的空闲模式)时，电压调节器被配置为：利用信号缓冲器将控制信号(例如，输出晶体管的栅极上的电压(可简称为栅极电压))箝位(clamp)到电压调节器的输出电压。从以上描述可以获知，当负载从上述第一模式切换为第二模式时将出现输出电压过冲，因此，更一般地说，电压调节器被配置为响应输出电压上的电压过冲，利用信号缓冲器将控制信号箝位(clamp)到电压调节器的输出电压，以限制输出电压过冲。以这种方式，相对于一些其它常规的电压调节器，当负载从第二模式(例如，存储单元的空闲模式)切换到第一模式(例如，存储单元的存取模式)时，栅极电压变化的程度减小(例如，该减小可以从图3和图1D得出)。在一些实施例中，由模式改变引起的栅极电压变化的这种减小使得输出电压过冲的持续时间和幅度减小。
图1A是示出电压调节器的电路图。电压调节器100包括运算放大器(OP)、输出晶体管(T)以及电阻R1和R2。运算放大器OP由供给电压(voltage supply)VBAT供电，以及，供给电压VSYS被提供给输出晶体管T。电压调节器100用于提供恒定的输出电压或参考电压VOUT给存储单元102。因此，电压调节器的输出端(VOUT)耦接到存储单元102。
电压调节器100被布置成稳定参考电压VREF，该参考电压VREF作为输入被提供给运算放大器OP的同相输入端(“+”)，从而输出稳定的输出电压VOUT。举例来说，用以抵消负载电流变化或温度变化的电压稳定操作被执行。电阻R1和R2的电阻值被设置以提供所需的分压，其中，输出电压VOUT＝VREF·(1+R1/R2)。使用控制信号VGATE抑制VOUT的变化以控制输出晶体管T的导通。
电压调节器100的VGATE/IOUT特性在图1B中示出，其中，IOUT是提供给负载(如存储单元102)的电流。如图所示，当VGATE低于VOUT时，IOUT基本等于零，而当VGATE超过VOUT时，IOUT以指数方式增大。VGATE<VOUT的情形被称为“开环模式”，以表示电压调节器在没有反馈的情况下有效地操作。VGATE>VOUT的情形被称为“闭环模式”，以表示电压调节器利用反馈电压(VFB)操作以抵消负载电流的变化。
发明人已经意识到，这些类型的电压调节器不适合与某些负载(例如，存储单元)一起使用，该类负载会在某些时候汲取大量电流而在其它时候不汲取电流(或非常小的电流)，例如，存储单元会在存取模式(存储器被访问，例如，以执行读取或写入操作)和空闲模式(没有对存储器执行读取或写入操作)之间交替，存储单元处于存取模式时会汲取大量电流，而处于空闲模式时几乎不汲取电流。实践中，在这些情况下，存储单元汲取的电流量变化很大。在存取模式中，汲取大量电流以使能读取或写入操作，而在空闲模式中不汲取电流。发明人已经意识到，当负载(例如，存储单元)汲取的电流以这种方式变化时，电压调节器提供恒定输出电压的能力显著降低。
图1C是示出IOUT如何根据存储单元处于存取模式还是空闲模式而变化的曲线图。如图所示，存储单元汲取的电流(IOUT)在空闲模式中基本为零，而在存取模式中大于零。图1D是说明VGATE和VOUT如何根据IOUT变化的曲线图。在该示例中，存储单元最初处于存取模式。因此，输出电压VOUT是恒定的且等于特定值Vaccess(该特定值取决于R1，R2和VREF)。相应地，VGATE是恒定的且大于VOUT，从而将电压调节器100维持在闭环模式中。当存储单元被停止访问并进入空闲模式时，IOUT降至零。因此，电压调节器100经历功率盈余(power surplus)，以及VOUT过冲，反馈电压VFB增大。结果是，反馈电压VFB升高到参考电压VREF以上，VGATE衰减以及电压调节器100减小其电流的供应。当存储单元被再次访问时，VGATE开始增大以支持输出电流。然而，VGATE在达到期望的恒定值之前存在过冲。结果是，VOUT也会在再次达到Vaccess之前存在过冲。如图1D所示，VOUT的过冲的持续时间被称为ΔT，以及，VOUT的整体变化的幅度被称为ΔV。在一些情况下，ΔT高达1μs，以及，ΔV高达60mV。至少在某些情况下，过冲的持续时间会限制存储单元被访问的速率。至少在某些情况下，过冲的幅度会使存储单元的操作不稳定。
应当理解的是，本文使用的术语“过冲”可以表示超过或低于预期电平的信号。
本发明实施例提供了一种电压调节器，其被设计成：当负载在第一模式和第二模式(例如，存储单元在空闲模式和存取模式)之间切换时显著减小输出电压过冲的持续时间和幅度。一些实施例涉及一种电压调节器，其被配置为：当负载处于第二模式(例如，存储单元处于空闲模式)时，使VGATE箝位到基本等于VOUT的恒定值。以这种方式箝位VGATE使电压调节器保持在闭环模式中，这反过来会削弱VOUT的过冲的幅度(或程度)和持续时间。
根据一些非限制性实施例，被配置成以这种方式箝位VGATE的电压调节器在图2中示出。如图2所示，电压调节器200包括运算放大器201、输出晶体管T、电阻R1和R2，以及信号缓冲器202。电压调节器200的输出电压VOUT作为参考电压提供给存储单元102，例如，以使能读取和写入操作。存储单元102可以包括任何合适类型的存储器，包括但不限于DRAM，eMMC和UFS。应该理解的是，图2的电压调节器可以与存储单元以外的任何类型的负载结合使用，本申请对负载的具体类型并不做任何限制，也就是说，负载并不应当局限于附图所示的存储单元。在一些实施例中，类似于这里描述的存储单元，一些这样的负载可以以间歇方式(intermittent fashion)汲取电流，例如，负载在某些时候汲取大于第一阈值的电流(可表现为第一模式)，而在其它时候汲取小于第二阈值的电流(可表现为第二模式，例如，不汲取电流或非常小的电流)，其中，第二阈值低于(如小于或等于)第一阈值。
运算放大器201可以以任何合适的方式实现，包括如单增益级放大器或多增益级放大器。运算放大器201可以具有单端输出(如图2所示)或差分输出。运算放大器201可以使用任何合适类型的晶体管来实现，包括例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect-transistor，MOSEFET)和双极结型晶体管(bipolarjunction transistor，BJT)。在其它电路中，运算放大器201可以包括例如作为输入级的差分放大器，诸如A类放大器的电压放大器，和/或，诸如AB类放大器的输出放大器。
输出晶体管T可以是MOSEFET，BJT或任何其它合适类型的晶体管。输出晶体管T被布置成使漏极(或集电极)耦接到供给电压VSYS，而源极(或发射极)耦接到电压调节器的输出端(VOUT)。信号缓冲器202具有耦接到运算放大器OP的输出端的第一端T1，耦接到输出晶体管T的输入端(例如，控制端，诸如栅极、基极)的第二端T2，以及耦接到电压调节器200的输出端(VOUT)的第三端T3。在一些实施例中，第一端T1视为信号缓冲器202的输入端，以及，第二端T2用作信号缓冲器202的输出端。
信号缓冲器202被配置为：当存储单元102处于空闲模式时(例如，存储单元102汲取低于1μA或低于100nA的电流值)，使控制信号VGATE被箝位到VOUT(例如，基本等于VOUT)。在一些实施例中，信号缓冲器202具有小于1或等于1的电压增益。应当说明的是，在其它实现中，信号缓冲器的电压增益也可以设计为大于1，具体地，本发明实施例不做任何限制。在一些实施例中，信号缓冲器202在第一端T1处呈现高输入阻抗且在第二端T2和/或第三端T3处具有低输出阻抗。例如，信号缓冲器202的输入阻抗可以介于100KΩ和100MΩ之间，介于1MΩ和100MΩ之间，介于10MΩ和100MΩ之间，介于100KΩ和1MΩ之间，或介于1MΩ和10MΩ之间，而输出阻抗介于10Ω和10KΩ之间，介于100Ω和10KΩ之间，介于1KΩ和10KΩ之间，介于100Ω和1KΩ之间，或介于1KΩ和10KΩ之间。
图3是示出当存储单元102在空闲模式和存取模式之间切换时VGATE和VOUT如何变化的示例的曲线图。在这种情况下，在t＝t1之前，存储单元102处于空闲模式。在此期间，VOUT等于Vaccess(Vaccess的值取决于R1，R2和VREF，以及其它可能的参数)，控制信号VGATE被箝位到VOUT。在t＝t1处，存储单元102被访问(例如，通过读取或写入操作)。作为响应，VGATE增大并超过VOUT以支持存储单元汲取的电流。
在t＝t2处，存储单元再次进入空闲模式。结果，VOUT过冲，进而，反馈电压VFB升高到参考电压VREF以上，以及，VGATE衰减。VGATE持续减小，直到VGATE达到VOUT。在此之后，信号缓冲器202使VGATE箝位到VOUT。应当说明的是，具体实现中，VGATE不一定需要完全等于VOUT，而是VGATE和VOUT保持一定的关系即可，例如，可以根据实际需求设计VGATE＝VOUT或VGATE略小于VOUT等。在t＝t2和t＝t3之间，VOUT过冲使得VFB>VREF。
在t＝t3处，存储单元102被再次访问。结果，VGATE增大并超过VOUT以及VOUT表现出过冲。然而，应该理解的是，相对于图1D的情况，VOUT的过冲的幅度和持续时间是明显更小的。这是因为，VGATE从VOUT处(而不是如在电压调节器100中那样从远小于VOUT的电压处)开始上升，因此限制了VGATE的上升的总体程度。在这种情况下，输出电压VOUT的过冲的总体变化ΔV的幅度可以小于20mV，以及，过冲的持续时间ΔT可以小于0.01μs。利用图2实现的持续时间ΔT和幅度ΔV显著小于电压调节器100的持续时间ΔT和幅度ΔV，从而，显著提高了存储单元在存取模式和空闲模式之间快速切换的能力，并提供了稳定的参考电压。
根据一些实施例，图4中示出了电压调节器200的一种可行的实施方式。在该实现中，运算放大器(OP)201具有电流镜结构，特别地，如图4所示，运算放大器201包括晶体管MP1，MP2，MP3，MP4，MN1，MN2，MN3，MN4和MP5，以及，信号缓冲器202包括晶体管MP6和MN7，电容器C1用作电压调节器的输出端和运算放大器OP之间的反馈网络。应当说明的是，本发明实施例中的电压调节器、运算放大器和信号缓冲器并不局限于图4所示的特例，例如，在一可选实施例中，运算放大器201通过任意合适的电阻性元件耦接到输出晶体管的输出端，而不局限于电容器C1。再例如，在一些可选实施例中，晶体管MP5是可选的。在另一可选实施例中，晶体管MP5被包括在信号缓冲器202中，换言之，信号缓冲器202包括电流镜，该电流镜包括晶体管MP5、MP6和晶体管MN7，其中，电流镜的第一端T1耦接于运算放大器201的输出端，电流镜的第二端T2用于提供控制电压VGATE，电流镜的第三端T3耦接于输出晶体管T或电压调节器200的输出端。具体地，本发明实施例不做限制。在本发明的一些实施例中，输出晶体管T被布置在共漏极(common-drain)或共集电极(common-collector)的结构中。
例如，在该另一可选实施例中，被布置成电流镜结构的晶体管MP5和MP6用作信号缓冲器的输入级，并提供期望的高输入阻抗。晶体管MN7的栅极端(基极端、或控制端)耦接到输出晶体管T的栅极端，源极(或发射极，取决于晶体管类型)端耦接到电压调节器的输出端(VOUT)，以及，漏极端耦接到晶体管MP6。这种布置是特别节能的，因为流入电流镜的电流(I1)的至少一部分在输出上(IQ,recycle)被循环利用，以及用于驱动存储单元或连接到电压调节器的其它负载。如图4所示，流经晶体管MP6的电流用I1或IDYN表示，其中，电流IDYN会随着VGATE的电压高低而对应到不同的电流，即电流IDYN是动态的变化的电流，例如，在轻载时，电流IDYN较小；重载时，电流IDYN较大。此外，IQ,RECYCLE用来表示从信号缓冲器202流至输出端(VOUT)的电流，IQ,RECYCLE可以被回收到VOUT，最终被VOUT的负载所使用，有能量回收的概念。通常，缓冲器设计使用大电流，这会使得效率不好。而本发明的回收路径可以使电压调节器(例如，低压差线性稳压器(Low Dropout Regulator))的电流效率提升，在图4所示的特例中，IDYN＝IQ,RECYCLE，但本发明并不限于此示例情形。
应该注意的是，至少在一些实施例中，信号缓冲器的第二端(T2)和第三端(T3)都不直接连接到接地端。这是为了防止输出晶体管T的栅极上的电压VGATE或输出电压VOUT被箝位到零，从而有效减少输出电压上的过冲。
发明人已经意识到：一些电压调节器(例如图1A的电压调节器)在频率响应中受所存在的共振频率的影响。当两个或更多个极点彼此靠得很近时(例如，共振频率的Q因子大于2以上)会出现谐振频率。若电压调节器呈现出具有一个这样的谐振频率，则以这样的频率激励时会出现不受控制的振荡信号，这对电压调节器的稳定性会产生负面影响。图5A是说明图1A的电压调节器的频率响应的曲线图。当电压调节器工作在轻载状态下时(例如，负载汲取的电流可忽略不计，诸如小于1μA)，频率响应呈现两个极点：POUT1和PGATE。POUT1是出现在电压调节器的输出端上的极点(简称为输出端极点)，以及，PGATE是出现在输出晶体管T的栅极上的极点(简称为栅极极点)。当电压调节器工作在重载状态下(例如，负载汲取超过1μA的大量电流)时，由于输出电流的增大，输出端上的极点将从位置POUT1移动到POUT2。结果是POUT2更靠近PGATE(在这种情况下，PGATE是10KHz，POUT2是20KHz)，并出现谐振频率(频率响应中的峰值)。
本申请的发明人通过研究发现：随着负载汲取的电流大小的变化(例如重载/轻载状态的变化)，输出节点上产生的极点会随之移动(例如，移动到更高频/更低频)。一般而言，输出节点上产生的这个极点的移动有可能会在某些负载状况下非常靠近栅极(VGATE)节点的极点，这两个靠近的极点会使得谐振频率的Q因子变大，而产生稳定性的衰减，甚至震荡。本发明考虑到这个问题，透过前述电流的变化的特性，本发明使得晶体管MN7的阻抗也随之变化，例如，负载汲取的电流(例如电流IDYN)越大，晶体管MN7的阻抗越小；负载汲取的电流越小，晶体管MN7的阻抗越大。也就是说，信号缓冲器在第二端T2上的输出阻抗可以随着负载的大小而动态调整(例如表现出低或高阻抗)，进而使栅极(VGATE)节点上产生的极点移动到高频或低频。因此可避免VGATE节点的极点和VOUT节点的极点两者过于靠近，以抑制谐振。例如，在本发明的一些实施例中，可以通过在负载电流增加(例如，负载状态从轻载转变为重载的情形)时允许栅极极点的位置移动来防止谐振频率的形成。以这种方式，即使输出端极点移动得更靠近轻载状态下的栅极极点，但栅极极点也同时移动并远离其轻载状态下的位置，从而防止极点间彼此太靠近。在一些实施例中，通过设置输出晶体管T的栅极端处的输出阻抗(即，信号缓冲器202的第二端T2处的输出阻抗)，栅极极点在重载状态下移动的程度能够被控制。例如，输出阻抗越低，极点移向更大的频率移动得越多。根据一些非限制性实施例，该效果的代表性图示在图5B中示出。如图5A所示，当电压调节器从轻载状态转换到重载状态时，输出极点从较低频率的POUT1移动到更高频率的POUT2。然而，与图5A的情况不同，栅极端极点也会移动(例如，从PGATE1移动到PGATE2)。除了其它参数之外，此栅极极点移动的程度可以取决于栅极端处的输出阻抗有多低。如图所示，在图5B的频率响应中没有出现谐振频率。从而防止了非期望的不稳定性。也就是说，在本发明实施例中，信号缓冲器202的第二端T2处的输出阻抗是根据负载大小动态调整的，以抑制谐振。例如，当负载由小变大时(输出节点上的极点往更高频率的方向移动)，负载汲取的电流变大，该输出阻抗变小，从而使得栅极节点上的极点也往更高的频率方向移动，避免输出端极点和栅极极点过于接近而导致谐振；反之，当负载由大变小时(输出节点上的极点往更低频率的方向移动)，负载汲取的电流变小，该输出阻抗变大，从而使得栅极节点上的极点也往更低的频率方向移动，避免输出端极点和栅极极点过于接近而导致谐振，使电压调节器的输出电压更稳定。
权利要求书中用以修饰组件的"第一"、"第二"，"第三"等序数词的使用本身未暗示任何优先级、优先次序、各组件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同组件。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (8)

1.一种电压调节器，包括：
运算放大器；
信号缓冲器，具有第一端、第二端和第三端，该信号缓冲器的第一端耦接到该运算放大器的输出端；以及，
输出晶体管，具有输入端和输出端，该输出晶体管的输入端耦接到该信号缓冲器的第二端，以及该输出晶体管的输出端耦接到该信号缓冲器的第三端；
其中，该信号缓冲器被配置为：响应该输出晶体管的输出端上的电压过冲，且当该输出晶体管的输入端上的电压衰减时，将该输出晶体管的输入端上的电压钳位到该输出晶体管的输出端上的电压；
其中，该信号缓冲器的第二端处的输出阻抗是根据负载动态调整的，当所述负载由小变大时，所述第二端处的输出阻抗变小；当所述负载由大变小时，所述第二端处的输出阻抗变大。
2.根据权利要求1所述的电压调节器，其特征在于，该运算放大器通过电阻性元件耦接到该输出晶体管的输出端。
3.根据权利要求1所述的电压调节器，其特征在于，该信号缓冲器包括第一晶体管和第二晶体管，该第一晶体管的控制端耦接到该运算放大器的输出端，该第一晶体管的第一端和该第二晶体管的控制端耦接到该输出晶体管的输入端，该第二晶体管的第一端通过该第一晶体管耦接于供给电压，以及，该第二晶体管的第二端耦接到该输出晶体管的输出端。
4.根据权利要求1所述的电压调节器，其特征在于，该输出晶体管的输入端是控制端，以及，该输出晶体管的输出端是源极端或发射极端。
5.一种电子系统，包括负载和如权利要求1至4中任意一项所述的电压调节器。
6.根据权利要求5所述的电子系统，其特征在于，该负载包括存储单元。
7.一种用于调节输出电压的方法，该输出电压被提供给负载，其特征在于，该方法包括：
当该负载从电压调节器汲取的电流大于第一阈值时，利用该电压调节器提供该输出电压给该负载，其中，该电压调节器包括信号缓冲器和输出晶体管；以及，
当该负载从该电压调节器汲取的电流小于第二阈值时，通过利用该信号缓冲器将该输出晶体管的控制端上的电压箝位至该输出电压的方式来调节该输出电压，其中，该第二阈值低于该第一阈值；
其中，所述信号缓冲器耦接于该输出晶体管的该控制端的端子的输出阻抗是根据负载动态调整的，当所述负载由小变大时，所述端子的输出阻抗变小；当所述负载由大变小时，所述端子的输出阻抗变大。
8.根据权利要求7所述的用于调节输出电压的方法，其特征在于，该负载包括存储单元，以及，当该负载汲取的电流大于该第一阈值时，该负载处于存取模式，以及，当该负载汲取的电流小于该第二阈值时，该负载处于空闲模式。
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