CN109585534A - 半导体器件及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000000034 method Methods 0.000 title claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000010410 layer Substances 0.000 claims description 318
- 238000005530 etching Methods 0.000 claims description 45
- 230000004888 barrier function Effects 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 25
- 238000000137 annealing Methods 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000007789 gas Substances 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 230000006835 compression Effects 0.000 claims description 3
- 238000007906 compression Methods 0.000 claims description 3
- 239000012530 fluid Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims 2
- 239000002344 surface layer Substances 0.000 claims 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 10
- 239000000243 solution Substances 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000006227 byproduct Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 229910004074 SiF6 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004014 SiF4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- -1 hexafluoro silicon ammonia Chemical compound 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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Abstract
一种半导体器件及其形成方法，其中方法包括：提供半导体衬底，半导体衬底上具有鳍部；在所述半导体衬底和鳍部上形成牺牲介质层，牺牲介质层中具有贯穿牺牲介质层且位于鳍部上的栅开口；在栅开口中形成横跨鳍部的栅极结构；形成栅极结构后，去除牺牲介质层；去除牺牲介质层后，在栅极结构两侧的鳍部中形成源漏掺杂层。所述方法提高了半导体器件的性能，且降低了工艺难度。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构一侧半导体衬底内的源区；位于栅极结构另一侧半导体衬底内的漏区。
MOS晶体管的工作原理是：通过在栅极结构施加电压，调节栅极结构底部沟道的电流来产生开关信号。
然而，现有技术形成的MOS晶体管构成的半导体器件的性能较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能且降低工艺难度。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有鳍部；在所述半导体衬底和鳍部上形成牺牲介质层，牺牲介质层中具有贯穿牺牲介质层且位于鳍部上的栅开口；在栅开口中形成横跨鳍部的栅极结构；形成栅极结构后，去除牺牲介质层；去除牺牲介质层后，在栅极结构两侧的鳍部中形成源漏掺杂层。
可选的，所述牺牲介质层的材料包括氧化硅。
可选的，去除所述牺牲介质层的工艺包括SiCoNi刻蚀工艺。
可选的，去除所述牺牲介质层的工艺包括湿法刻蚀工艺。
可选的，形成所述源漏掺杂层的方法包括：在所述栅极结构两侧的鳍部中形成凹陷，所述凹陷在鳍部宽度方向上贯穿鳍部；在凹陷中外延生长源漏掺杂层。
可选的，所述源漏掺杂层在鳍部宽度方向上的侧壁向外突出。
可选的，所述栅极结构底部的鳍部中具有沟道区；当所述半导体器件的类型为N型时，所述源漏掺杂层对沟道区产生拉应力；当所述半导体器件的类型为P型时，所述源漏掺杂层对沟道区产生压应力。
可选的，还包括：在形成所述牺牲介质层之前，在所述半导体衬底上形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；在半导体衬底和鳍部上形成覆盖伪栅极结构侧壁的牺牲介质层，牺牲介质层暴露出伪栅极结构的顶部表面；形成牺牲介质层后，去除伪栅极结构，在牺牲介质层中形成所述栅开口。
可选的，还包括：在形成所述伪栅极结构之前，在所述半导体衬底上形成覆盖鳍部部分侧壁的隔离结构；伪栅极结构和牺牲介质层还位于隔离结构上；形成栅极结构后，栅极结构还位于隔离结构上。
可选的，还包括：在半导体衬底和鳍部上形成覆盖伪栅极结构侧壁的牺牲介质层之前，在隔离结构表面、伪栅极结构两侧的鳍部表面、以及伪栅极结构侧壁和顶部形成刻蚀阻挡层；在隔离结构表面和鳍部表面的刻蚀阻挡层上形成覆盖伪栅极结构侧壁刻蚀阻挡层的牺牲介质层，且在形成牺牲介质层的过程中，去除伪栅极结构顶部的刻蚀阻挡层，暴露出伪栅极结构的顶部表面；刻蚀去除牺牲介质层；去除牺牲介质层的工艺对牺牲介质层的刻蚀速率大于对刻蚀阻挡层的刻蚀速率。
可选的，所述刻蚀阻挡层的材料为SiN、SiBCN或SiCN。
可选的，在半导体衬底和鳍部上形成覆盖伪栅极结构侧壁的牺牲介质层的方法包括：在半导体衬底、鳍部和伪栅极结构上形成牺牲介质膜；平坦化牺牲介质膜直至暴露出伪栅极结构的顶部表面，形成所述牺牲介质层。
可选的，形成所述牺牲介质膜的工艺为等离子体增强型化学气相沉积工艺、流体化学气相沉积工艺或高密度等离子体化学气相沉积工艺。
可选的，形成所述栅极结构的方法包括：在栅开口底部的鳍部表面形成界面层；形成界面层后，在栅开口的底部和侧壁形成栅介质层；在栅开口中形成位于栅介质层上的栅电极层。
可选的，所述界面层的材料包括氧化硅。
可选的，形成所述界面层的工艺包括湿法氧化工艺，参数包括：温度为25摄氏度～200摄氏度。
可选的，还包括：形成所述界面层后，且在形成所述栅电极层之前，对界面层进行退火处理。
可选的，所述退火处理的参数包括：采用的气体包括氧气或氮气，温度为800摄氏度～1000摄氏度。
可选的，还包括：形成所述源漏掺杂层后，在半导体衬底和鳍部上形成覆盖栅极结构的层间介质层；在栅极结构两侧的层间介质层中形成暴露出源漏掺杂层侧壁和顶部的通孔；在通孔中形成插塞，所述插塞和源漏掺杂层电学连接。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，源漏掺杂层在形成栅极结构之后形成，以避免源漏掺杂层的性能受到形成栅极结构过程中高温的影响。由于在形成栅极结构后，去除牺牲介质层，因此在形成源漏掺杂层之前，能够暴露出栅极结构两侧的鳍部。在栅极结构两侧暴露出的鳍部中直接形成源漏掺杂层，形成源漏掺杂层的工艺不受到牺牲介质层存在的影响，使形成源漏掺杂层的工艺容易控制，源漏掺杂层的形貌良好，且降低了工艺难度。
进一步，在半导体衬底和鳍部上形成覆盖伪栅极结构侧壁的牺牲介质层之前，在隔离结构表面、伪栅极结构两侧的鳍部表面、以及伪栅极结构侧壁和顶部形成刻蚀阻挡层；刻蚀去除牺牲介质层的工艺对牺牲介质层的刻蚀速率大于对刻蚀阻挡层的刻蚀速率。因此在去除牺牲介质层的过程中，刻蚀阻挡层能够保护隔离结构表面，避免隔离结构受到损伤。
附图说明
图1至图8是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有若干鳍部；在所述半导体衬底和鳍部上形成介质层，介质层中具有贯穿介质层且位于鳍部上的栅开口；在栅开口中形成横跨鳍部的金属栅极结构；在金属栅极结构两侧的介质层中形成通孔；在通孔底部的鳍部中分别形成凹陷；在凹陷中外延源漏掺杂层。
然而，上述方法形成的半导体器件的性能较差，经研究发现，原因在于：
所述源漏掺杂层在形成金属栅极结构之后进行，以避免源漏掺杂层的性能受到金属栅极结构工艺过程中高温的影响。所述凹陷用于定义源漏掺杂层的生长空间。所述凹陷的形貌决定源漏掺杂层的形貌。
为了降低插塞和源漏掺杂层之间的接触电阻，一种方法为增加源漏掺杂层的表面面积，具体的，使凹陷在鳍部宽度方向上的尺寸大于鳍部的宽度，这样在凹陷中形成源漏掺杂层后，源漏掺杂层在鳍部宽度方向上的尺寸大于鳍部的宽度，进而增加源漏掺杂层的表面面积。
所述通孔的开口尺寸受到限制，具体的，通孔的开口尺寸较小，以避免在金属栅极结构延伸方向上，避免相邻通孔之间的介质层的厚度过薄。在凹陷中外延源漏掺杂层之前，需要对凹陷内壁的鳍部材料进行清洗处理以去除凹陷内壁的薄层氧化层，所述氧化层为在外延生长源漏掺杂层之前，鳍部表面暴露在空气环境中而氧化形成的。相邻通孔之间相对较厚的介质层能够承受清洗处理的清洗液的冲击，避免相邻通孔之间的介质层在清洗处理中倾倒。
由于通孔的开口尺寸受到限制，因此为了形成上述凹陷，需要刻蚀通孔底部的鳍部，在鳍部中形成初始凹陷；之后刻蚀初始凹槽侧壁的介质层以扩大初始凹槽，使初始凹槽形成所述凹槽。
在刻蚀通孔底部的鳍部和刻蚀初始凹槽侧壁的介质层的工艺中，刻蚀材料的气体或溶液均需要通过介质层中的通孔才能达到所刻蚀的区域，而介质层的厚度较厚，相应的通孔的高度较大，因此所采用的气体或溶液较难到达通孔底部的刻蚀区域，因此较难控制凹陷的形貌，源漏掺杂层的形貌较难控制，导致半导体器件的性能较差。其次，工艺难度也较大。
在此基础上，本发明提供一种半导体器件的形成方法，在所述半导体衬底和鳍部上形成牺牲介质层，牺牲介质层中具有贯穿牺牲介质层且位于鳍部上的栅开口；在栅开口中形成横跨鳍部的栅极结构；之后，去除牺牲介质层；之后，在栅极结构两侧的鳍部中形成源漏掺杂层。所述方法提高了半导体器件的性能，且降低了工艺难度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明一实施例中半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100，半导体衬底100上具有鳍部110。
本实施例中，所述半导体衬底100的材料为单晶硅。所述半导体衬底100还可以是多晶硅或非晶硅。所述半导体衬底100的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部110通过图形化所述半导体衬底100而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
本实施例中，鳍部110的材料为单晶硅。在其它实施例中，鳍部的材料为单晶锗硅或者其它半导体材料。
所述鳍部110的数量为一个或多个。
本实施例中，还包括：在所述半导体衬底100上形成隔离结构101，所述隔离结构101覆盖鳍部110的部分侧壁表面。所述隔离结构101的材料包括氧化硅。
接着，在所述半导体衬底100和鳍部110上形成牺牲介质层，牺牲介质层中具有贯穿牺牲介质层且位于鳍部110上的栅开口。
本实施例中，还包括：在形成所述牺牲介质层之前，在所述半导体衬底100上形成横跨鳍部110的伪栅极结构，伪栅极结构覆盖鳍部110的部分顶部表面和部分侧壁表面；在半导体衬底100和鳍部110上形成覆盖伪栅极结构侧壁的牺牲介质层，牺牲介质层暴露出伪栅极结构的顶部表面；形成牺牲介质层后，去除伪栅极结构，在牺牲介质层中形成栅开口。
本实施例中，还包括：在半导体衬底100和鳍部110上形成覆盖伪栅极结构侧壁的牺牲介质层之前，在隔离结构101表面、伪栅极结构两侧的鳍部110表面、以及伪栅极结构侧壁和顶部形成刻蚀阻挡层；在隔离结构101表面和鳍部110表面的刻蚀阻挡层上形成覆盖伪栅极结构侧壁刻蚀阻挡层的牺牲介质层，且在形成牺牲介质层的过程中，去除伪栅极结构顶部的刻蚀阻挡层，暴露出伪栅极结构的顶部表面。
在其它实施例中，不形成刻蚀阻挡层。
参考图2，所述半导体衬底100上形成横跨鳍部110的伪栅极结构120，伪栅极结构120覆盖鳍部110的部分顶部表面和部分侧壁表面。
具体的，在半导体衬底100和隔离结构101上形成伪栅极结构120。
所述伪栅极结构120包括横跨鳍部110的伪栅介质层和位于伪栅介质层上的伪栅电极层。所述伪栅介质层的材料包括氧化硅，所述伪栅电极层的材料为多晶硅。其中，伪栅介质层位于隔离结构101部分表面、且覆盖鳍部110的部分顶部表面和部分侧壁表面。
本实施例中，还包括：在后续形成牺牲介质层之前，对伪栅极结构120两侧的鳍部110进行轻掺杂注入，在伪栅极结构120两侧的鳍部110中形成轻掺杂区；在后续形成牺牲介质层之前，对轻掺杂区进行退火，以激活轻掺杂区中的离子。对轻掺杂区进行退火的温度为1200摄氏度～1300摄氏度，如1250摄氏度。
参考图3，在隔离结构101表面、伪栅极结构120两侧的鳍部110表面、以及伪栅极结构120侧壁和顶部形成刻蚀阻挡层130。
所述刻蚀阻挡层130的材料为SiN、SiBCN或SiCN。
形成所述刻蚀阻挡层130的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
在一个实施例中，刻蚀阻挡层130的厚度为30埃～200A。刻蚀阻挡层130的厚度选择此范围的意义在于：充分保护隔离结构101；且使后续形成层间介质层在相邻鳍部110之间的填充空间较大，使层间介质层在相邻鳍部110之间的填充能力较好。
参考图4，在半导体衬底100和鳍部110上形成覆盖伪栅极结构120侧壁的牺牲介质层140，牺牲介质层140暴露出伪栅极结构120的顶部表面。
具体的，在隔离结构101表面和鳍部110表面的刻蚀阻挡层130上形成覆盖伪栅极结构120侧壁刻蚀阻挡层130的牺牲介质层140，且在形成牺牲介质层140的过程中，去除伪栅极结构120顶部的刻蚀阻挡层130，暴露出伪栅极结构120的顶部表面。
在半导体衬底100和鳍部110上形成覆盖伪栅极结构120侧壁的牺牲介质层140的方法包括：在半导体衬底100、隔离结构101、鳍部110和伪栅极结构120上形成牺牲介质膜；平坦化牺牲介质膜直至暴露出伪栅极结构120的顶部表面，具体的，平坦化牺牲介质膜和伪栅极结构120顶部的刻蚀阻挡层130直至暴露出伪栅极结构120的顶部表面，形成所述牺牲介质层140。
形成所述牺牲介质膜的工艺为等离子体增强型化学气相沉积工艺、流体化学气相沉积工艺或高密度等离子体化学气相沉积工艺。
形成牺牲介质层140后，刻蚀阻挡层130位于牺牲介质层140和伪栅极结构120之间、牺牲介质层140和隔离结构101之间、牺牲介质层140和鳍部110之间。
所述牺牲介质层140的材料包括氧化硅。
参考图5，形成牺牲介质层140后，去除伪栅极结构120(参考图4)，在牺牲介质层140中形成贯穿牺牲介质层140且位于鳍部110上的栅开口141。
去除伪栅极结构120的工艺为干法刻蚀工艺、湿法刻蚀工艺或二者的结合。
参考图6，在栅开口141(参考图5)中形成横跨鳍部110的栅极结构。
形成栅极结构的方法包括：在栅开口141底部的鳍部110表面形成界面层151；形成界面层151后，在栅开口141的底部和侧壁形成栅介质层152；在栅开口141中形成位于栅介质层152上的栅电极层153。
具体的，在形成位于栅开口141的底部和侧壁的栅介质层152的同时，还在牺牲介质层140顶部表面形成栅介质层152，在形成栅开口141中的栅电极层153的同时，还在牺牲介质层140顶部形成栅电极层153，栅电极层153位于栅介质层152上；形成栅极结构的方法还包括：平坦化栅电极层153和栅介质层152直至暴露出牺牲介质层140顶部表面。
所述栅极结构包括栅极结构本体。栅极结构本体包括界面层151、栅介质层152和栅电极层153。
本实施例中，栅极结构仅包括栅极结构本体。
在其它实施例中，栅极结构包括栅极结构本体和位于栅极结构本体顶部表面的保护层。相应的，形成栅极结构的方法还包括：平坦化栅电极层和栅介质层直至暴露出牺牲介质层顶部表面后，回刻蚀栅电极层和栅介质层以降低栅电极层和栅介质层的高度，回刻蚀栅电极层和栅介质层后，在栅开口中形成位于栅极结构本体顶部表面的保护层。
所述保护层的材料包括氮化硅。
所述界面层151的材料包括氧化硅。
形成所述界面层151的工艺包括湿法氧化工艺，参数包括：温度为25摄氏度～200摄氏度，采用的溶液包括臭氧水溶液。
在上述湿法氧化工艺的参数条件下，界面层151能够在臭氧水溶液中生长具有饱和厚度，界面层151的厚度不会随着时间无限生长，因此有利于更好的控制界面层151的厚度。
所述界面层151的作用包括：修复栅开口141底部的鳍部110表面。
本实施例中，界面层151的厚度为8埃～10埃。若界面层151的厚度过厚，导致半导体器件的阈值电压过大，且驱动电流较小；若界面层151的厚度过薄，导致修复栅开口141底部的鳍部110的能力较差。
所述栅介质层152的材料为高K(K大于3.9)介质材料，所述栅电极层153的材料为金属，如钨。
本实施例中，还包括：形成所述界面层151后，且在形成栅电极层153之前，对界面层151进行退火处理。
所述退火处理的作用为：致密化界面层151材料，从而降低栅电极层153和鳍部110之间漏电的几率。
所述退火处理的参数包括：采用的气体包括氧气或氮气，温度为800摄氏度～1000摄氏度，如900摄氏度。
在一个实施例中，在形成栅介质层152后，且在形成栅电极层153之前，进行退火处理，使形成界面层151的工艺和形成栅介质层152的工艺能够连续进行。
在一个具体的实施例中，形成所述界面层151的工艺和形成所述栅介质层152的工艺之间的间隔时间小于2小时，好处在于：避免界面层151在形成界面层151的工艺和形成栅电极层153的工艺间隙中生长过厚，以符合工艺设计的要求。
在其它实施例中，形成界面层后，进行退火处理；进行退火处理后，在形成栅介质层。
本实施例中，形成栅介质层152的工艺和形成栅电极层153的工艺均在对轻掺杂区进行退火之后进行，因此栅介质层152和栅电极层153无需承受对轻掺杂区进行退火中的高温，因此避免因历经对轻掺杂区进行退火的工艺而导致半导体器件阈值电压提高。
参考图7，形成栅极结构后，去除牺牲介质层140(参考图6)。
刻蚀去除牺牲介质层140。
去除牺牲介质层140的工艺对牺牲介质层140的刻蚀速率大于对刻蚀阻挡层130的刻蚀速率。因此在去除牺牲介质层140的过程中，刻蚀阻挡层130能够保护隔离结构101表面，避免隔离结构101受到损伤。
在一个实施例中，去除所述牺牲介质层140的工艺包括SiCoNi刻蚀工艺。所述SiCoNi刻蚀工艺包括远程等离子体刻蚀和远程等离子体刻蚀后进行的原位退火。所述远程等离子体刻蚀的参数包括：采用的气体包括NH3、NF3和He，NH3的流量为200sccm～500sccm，NF3的流量为20sccm～200sccm，He的流量为600sccm～2000sccm，源射频功率为100瓦～2000瓦，偏置电压为100伏～800伏，腔室压强为2torr～10torr，温度为-40摄氏度～25摄氏度，如20摄氏度；所述原位退火的参数包括：温度为60摄氏度～100摄氏度，如80摄氏度，腔室压强为2torr～10torr。
具体的，在所述远程等离子体刻蚀的过程中，NH3和NF3构成的前驱体气体被等离子体化而形成氟化氨(NH4F)等离子体和二氟化氨(NH4F2)等离子体，所形成的等离子体与牺牲介质层140表面材料反应形成六氟硅氨((NH4)SiF6)并积淀在牺牲介质层140表面；在所述原位退火的过程中，在温度为60摄氏度～100摄氏度的作用下，牺牲介质层140表面的六氟硅氨((NH4)SiF6)分解为气态副产物，气态副产物包括四氟化硅(SiF4)、氨气(NH3)和氟化氢(HF)；之后抽离所述气态副产物。
在另一个实施例中，去除所述牺牲介质层140的工艺包括湿法刻蚀工艺，参数包括：采用的刻蚀溶液为氢氟酸溶液。
在一个实施例中，去除牺牲介质层140的工艺对牺牲介质层140的刻蚀速率相对于对刻蚀阻挡层130的刻蚀速率的比值大于80，如90或120。
参考图8，去除牺牲介质层140后，在栅极结构两侧的鳍部110中形成源漏掺杂层160。
形成所述源漏掺杂层160的方法包括：在所述栅极结构两侧的鳍部110中形成凹陷，所述凹陷在鳍部宽度方向上贯穿鳍部110；在凹陷中外延生长源漏掺杂层160。
本实施例中，还包括：在形成所述凹陷后，且在外延生长源漏掺杂层160之前，对凹陷内壁的鳍部110材料进行清洗处理，以去除鳍部110表面的氧化层。所述氧化层为在外延生长源漏掺杂层160之前，鳍部110表面暴露在空气环境中而氧化形成的。
所述源漏掺杂层160在鳍部110宽度方向上的侧壁向外突出，源漏掺杂层160的表面积较大，后续插塞和源漏掺杂层160相对的面积较大，降低后续插塞和源漏掺杂层160的接触电阻。
所述栅极结构底部的基底中具有沟道区；所述源漏掺杂层160为应力层。源漏掺杂层160对沟道区产生应力，以提高沟道区中载流子的迁移率。当所述半导体器件的类型为N型时，所述源漏掺杂层160对沟道区产生拉应力；当所述半导体器件的类型为P型时，所述源漏掺杂层160对沟道区产生压应力。
本实施例中，对界面层151进行的退火处理的温度相对于源漏掺杂层160的承受能力较高。由于源漏掺杂层160在进行所述退火处理之后形成，因此能避免源漏掺杂层160的性能受到所述退火处理的高温影响，从而提高了半导体器件的性能。
具体的，由于源漏掺杂层160在进行所述退火处理之后形成，因此能够避免源漏掺杂层160在所述退火处理的过程中产生膨胀和收缩，进而避免源漏掺杂层160对沟道区的应力在所述退火处理中受到损失。
本实施例中，源漏掺杂层160采用外延生长工艺形成，而没有采用离子注入的工艺形成，好处包括：若源漏掺杂层160采用离子注入工艺而形成，还需要对源漏掺杂层160进行退火以激活源漏掺杂层160中的离子，而若对源漏掺杂层160进行退火，采用的温度高于外延生长源漏掺杂层160的温度，一般为1200摄氏度～1300摄氏度度。对源漏掺杂层160进行退火的高温的过程中，栅介质层和栅电极层处在对源漏掺杂层160的退火中，容易造成半导体器件阈值电压提高，半导体器件的驱动能力降低。
由于在形成栅极结构后，去除牺牲介质层140，因此在形成源漏掺杂层160之前，能够暴露出栅极结构两侧的鳍部110。在栅极结构两侧暴露出的鳍部110中直接形成源漏掺杂层160，形成源漏掺杂层160的工艺不受到牺牲介质层140存在的影响，使形成源漏掺杂层160的工艺容易控制，源漏掺杂层的160形貌良好，且降低了工艺难度。
本实施例中，还包括：形成所述源漏掺杂层160后，在半导体衬底100和鳍部110上形成覆盖栅极结构的层间介质层；在栅极结构两侧的层间介质层中形成暴露出源漏掺杂层160侧壁和顶部的通孔；在通孔中形成插塞，所述插塞和源漏掺杂层160电学连接。
所述插塞和源漏掺杂层160侧壁以及源漏掺杂层160和顶部相对，使插塞至源漏掺杂层160的电流通路的横截面积较大，从而使插塞至源漏掺杂层160的接触电阻较大。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，半导体衬底上具有鳍部；
在所述半导体衬底和鳍部上形成牺牲介质层，牺牲介质层中具有贯穿牺牲介质层且位于鳍部上的栅开口；
在栅开口中形成横跨鳍部的栅极结构；
形成栅极结构后，去除牺牲介质层；
去除牺牲介质层后，在栅极结构两侧的鳍部中形成源漏掺杂层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲介质层的材料包括氧化硅。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除所述牺牲介质层的工艺包括SiCoNi刻蚀工艺。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除所述牺牲介质层的工艺包括湿法刻蚀工艺。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂层的方法包括：在所述栅极结构两侧的鳍部中形成凹陷，所述凹陷在鳍部宽度方向上贯穿鳍部；在凹陷中外延生长源漏掺杂层。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏掺杂层在鳍部宽度方向上的侧壁向外突出。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构底部的鳍部中具有沟道区；当所述半导体器件的类型为N型时，所述源漏掺杂层对沟道区产生拉应力；当所述半导体器件的类型为P型时，所述源漏掺杂层对沟道区产生压应力。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成所述牺牲介质层之前，在所述半导体衬底上形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；在半导体衬底和鳍部上形成覆盖伪栅极结构侧壁的牺牲介质层，牺牲介质层暴露出伪栅极结构的顶部表面；形成牺牲介质层后，去除伪栅极结构，在牺牲介质层中形成所述栅开口。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，还包括：在形成所述伪栅极结构之前，在所述半导体衬底上形成覆盖鳍部部分侧壁的隔离结构；伪栅极结构和牺牲介质层还位于隔离结构上；形成栅极结构后，栅极结构还位于隔离结构上。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，还包括：在半导体衬底和鳍部上形成覆盖伪栅极结构侧壁的牺牲介质层之前，在隔离结构表面、伪栅极结构两侧的鳍部表面、以及伪栅极结构侧壁和顶部形成刻蚀阻挡层；在隔离结构表面和鳍部表面的刻蚀阻挡层上形成覆盖伪栅极结构侧壁刻蚀阻挡层的牺牲介质层，且在形成牺牲介质层的过程中，去除伪栅极结构顶部的刻蚀阻挡层，暴露出伪栅极结构的顶部表面；刻蚀去除牺牲介质层；去除牺牲介质层的工艺对牺牲介质层的刻蚀速率大于对刻蚀阻挡层的刻蚀速率。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述刻蚀阻挡层的材料为SiN、SiBCN或SiCN。
12.根据权利要求8所述的半导体器件的形成方法，其特征在于，在半导体衬底和鳍部上形成覆盖伪栅极结构侧壁的牺牲介质层的方法包括：在半导体衬底、鳍部和伪栅极结构上形成牺牲介质膜；平坦化牺牲介质膜直至暴露出伪栅极结构的顶部表面，形成所述牺牲介质层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，形成所述牺牲介质膜的工艺为等离子体增强型化学气相沉积工艺、流体化学气相沉积工艺或高密度等离子体化学气相沉积工艺。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述栅极结构的方法包括：在栅开口底部的鳍部表面形成界面层；形成界面层后，在栅开口的底部和侧壁形成栅介质层；在栅开口中形成位于栅介质层上的栅电极层。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述界面层的材料包括氧化硅。
16.根据权利要求14所述的半导体器件的形成方法，其特征在于，形成所述界面层的工艺包括湿法氧化工艺，参数包括：温度为25摄氏度～200摄氏度。
17.根据权利要求14所述的半导体器件的形成方法，其特征在于，还包括：形成所述界面层后，且在形成所述栅电极层之前，对界面层进行退火处理。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，所述退火处理的参数包括：采用的气体包括氧气或氮气，温度为800摄氏度～1000摄氏度。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成所述源漏掺杂层后，在半导体衬底和鳍部上形成覆盖栅极结构的层间介质层；在栅极结构两侧的层间介质层中形成暴露出源漏掺杂层侧壁和顶部的通孔；在通孔中形成插塞，所述插塞和源漏掺杂层电学连接。
20.一种根据权利要求1至19任意一项方法形成的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| CN109585534A true CN109585534A (zh) | 2019-04-05 |
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Family
ID=65914285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710907177.3A Active CN109585534B (zh) | 2017-09-29 | 2017-09-29 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109585534B (zh) |
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| CN109585534B (zh) | 2022-03-22 |
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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