CN109585315A - 半导体结构的制作方法 - Google Patents

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Abstract

本发明公开一种半导体结构的制作方法，包含将一组测量数据同时回馈至影响同一参数的多个步骤其个别的控制系统。

Description

半导体结构的制作方法
技术领域
本发明涉及一种半导体结构的制作方法，特别是涉及采用先进制作工艺控制(advanced process control,APC)的半导体结构的制作方法。
背景技术
先进制作工艺中，制作工艺变异对于半导体元件的影响越来越显著，轻则造成元件电性偏移，重则导致元件失效。
已知可利用先进制作工艺控制(advanced process control,APC)来减少制作工艺变异、维持制作工艺的稳定度，但是目前的先进制作工艺控制仍无法有效控制受到多步骤影响的制作工艺参数。例如，金属电连接结构的阻值会受到其厚度的影响。制作镶嵌金属结构时，常以化学机械研磨制作工艺移除多余的导电材料，并且控制介电层有足够的过抛厚度以确保沟槽外无导电材料残留，但是却造成剩余在沟槽内导电材料被过度移除而厚度不足，造成阻值偏移。
发明内容
有鉴于上述不足，本发明提供一种半导体结构的制作方法，包含将一组测量数据同时回馈至影响同一参数的多个步骤其个别的控制系统，以制作出理想的半导体结构。
本发明一实施例公开一种半导体结构的制作方法。首先，提供一基底，接着于该基底上形成一层间介电层，具有厚度T1，厚度T1是由一第一控制系统控制。在该层间介电层中形成一沟槽，形成一导电材料完全覆盖该层间介电层并填满该沟槽。进行一化学机械研磨制作工艺，移除该沟槽外的该导电材料并移除该介电层一过抛厚度T2，过抛厚度T2是由一第二控制系统控制。该化学机械研磨制作工艺后，测量该沟槽内该导电材料的厚度T3以及该沟槽外残留的该导电材料的厚度T4，该厚度T3与一目标厚度H相差一厚度差ΔH。接着，将该厚度T4和该厚度差ΔH同时回馈至该第一控制系统和该第二控制系统，用来调整后续基底的该层间介电层的厚度T1以及该过抛厚度T2。
附图说明
图1是本发明第一实施例的半导体结构的制作方法的流程示意图；
图2至图5为图1所示方法的剖面示意图；
图6是本发明第二实施例的半导体结构的制作方法的流程示意图；
图7至图10为图6所示方法的剖面示意图；
图11为图6所示方法的一变化型的示意图。
主要元件符号说明
102、104、104a、106、108、110、110a、110b、112、
114、302、304、306、308、310、310a、312、314、 步骤
316、316a、316b、318、320、508、510、512、514
T1、T1'、T3、T4、T5、T5' 厚度
10、30 第一控制系统
H 目标厚度 402 基底
ΔT1 阶梯差 403 半导体结构
20、40 第二控制系统 404 牺牲材料层
T2 过抛厚度 405 平坦化制作工艺
ΔH 厚度差 406 牺牲栅极
Q1、Q2 调整值 406a 间隙壁
202n、 基底 406b 源/漏区
202(n+m)
203 半导体结构 408 层间介电层
204 层间介电层 408A 接触蚀刻停止层
204a、204c 上表面 408B 介电材料层
204b 底面 408a、408c 上表面
205 凹陷区域 408b 底面
206 沟槽 412 沟槽
208 导电材料 414 导电材料
210 化学机械研磨制 410 化学机械研磨制
作工艺 作工艺
具体实施方式
图1是根据本发明第一实施例的半导体结构的制作方法的流程示意图，图2至图5为图1所示方法的剖面示意图。图1的方法可应用在制作电连接结构。
请参考图1。本发明第一实施例的半导体结构的制作方法的流程依序包含下列步骤。步骤102:提供一基底。步骤104:在基底上形成一层间介电层，具有厚度T1，厚度T1是由第一控制系统10控制。步骤106:在层间介电层中形成一沟槽。步骤108:形成导电材料完全覆盖层间介电层并填满沟槽。步骤110:进行化学机械研磨制作工艺，以移除沟槽外多余的导电材料并移除层间介电层一过抛厚度T2，其中由第二控制系统20控制该过抛厚度T2。步骤112:进行后续制作工艺，至完成产品。步骤114:进行产品良率测试与失效分析，并将失效分析测量获得的一组数据同时回馈至第一控制系统10和第二控制系统20，以调整后续基底的层间介电层的厚度T1和过抛厚度T2。第一控制系统10和第二控制系统20是先进制作工艺控制系统，分别包含一电脑，可接收、存储和计算数据，并根据计算后的数据调整制作工艺参数。第一控制系统10控制步骤104，例如控制层间介电层的化学气相沉积制作工艺参数及/或平坦化制作工艺参数，而第二控制系统20是控制步骤110导电材料的化学机械研磨制作工艺的制作工艺参数。
请参考图2，基底202n是用来进行本发明提供的方法的第n个基底，材料包含氧化硅、无掺杂硅玻璃(USG)、硼掺杂硅玻璃(BSG)、硼磷掺杂硅玻璃(BPSG)、氟掺杂硅玻璃(FSG)、碳氧化硅(SiOC)或有机介电层(organic dielectric layer,ODL)，但不限于此。基底202n可包含已制作完成的半导体结构203，例如是金属绕线或接触插塞。层间介电层204可以是直接沉积在基底202n的平坦表面上不须再经由平坦化步骤，或者是沉积后再经过平坦化步骤形成。层间介电层204的材料包含氧化硅、无掺杂硅玻璃(USG)、硼掺杂硅玻璃(BSG)、硼磷掺杂硅玻璃(BPSG)、氟掺杂硅玻璃(FSG)、碳氧化硅(SiOC)或有机介电层(organic dielectric layer,ODL)，但不限于此。层间介电层204具有厚度T1。实际操作上可通过线上测量(例如光学厚度测量)基底202n一厚度测量结构(图未示)上的层间介电层204厚度获得厚度T1的数值。厚度测量结构一般是制作在基底202n切割道区域、由多层材料叠层构成的矩形结构。本发明附图中各厚度标示的位置仅为便于说明，并非实际的测量位置。层间介电层204的上表面204a可能具有凹陷区域205，例如是一厚度较薄的区域、或是受到基底202n表面形貌影响造成的凹陷，或是制作工艺(例如研磨步骤或清洗步骤)造成的表面刮痕。可在形成层间介电层204后、形成沟槽206前选择性的加入一测量步骤(图1中步骤104a)，例如光学轮廓测定(optical profilometer,OP)，测量层间介电层204的表面形貌，获得上表面204a与凹陷区域205底部204b之间的阶梯差ΔT1的数值，并将阶梯差ΔT1前馈至控制后续化学机械研磨制作工艺(步骤110)的第二控制系统20，做为控制参数之一。根据本发明另一实施例，可在化学机械研磨制作工艺(步骤110)后选择性的再次测量表面形貌。
回到图2，可利用光刻及蚀刻制作工艺等图案化方法在层间介电层204中形成沟槽206。根据本发明一实施例，沟槽206贯穿层间介电层204并暴露出导电结构203。导电材料208完全覆盖层间介电层204并填满沟槽206，可包含铜、钨、铝、钛、钽等金属材料，但不限于此。
请参考图3，接着进行化学机械研磨制作工艺210，移除沟槽206外多的导电材料208至显露出层间介电层204上表面204a，然后再往下进一步移除层间介电层204一过抛厚度T2。实际操作上，可再次测量该厚度测量结构上层间介电层204的剩余厚度T1’，然后计算厚度T1与剩余厚度T1’的差值而获得过抛厚度T2。理想的情况下，沟槽206外的导电材料208在化学机械研磨制作工艺210后应被完全移除，但是由于层间介电层204不平坦的表面形貌及/或化学机械研磨制作工艺210的制作工艺变异，化学机械研磨制作工艺210后沟槽206外可能会有残留的导电材料208，特别是在凹陷区域205内，如图3所示。
接着进行后续制作工艺至完成最终产品，进行产品良率测试，失效被报废的产品会进入失效分析流程，以确认失效种类并定位出缺陷位置。残留的导电材料208可能会导致产品失效，定位出缺陷位置后，可利用TEM或SEM等方法获得产品的剖面结构，以及残留的导电材料208的厚度T4和沟槽206中导电材料的厚度T3等数据。将厚度T3减去一目标厚度H，获得两者之间的厚度差ΔH。本发明特征之一在于，将失效分析获得的数据(至少包含厚度差ΔH和厚度T4)同时回馈至第一控制系统10和第二控制系统20，根据建立在第一控制系统10和第二控制系统20内的计算式，分别计算出后续其他基底(例如图4和图5的基底202(n+m))层间介电层204厚度T1和过抛厚度T2的调整值。根据本发明一实施例，第一控制系统10计算厚度T1的调整值Q1的计算式为:
Q1＝a×T4-b×ΔH (式一)
第二控制系统20过抛厚度T2的调整值Q2的计算式为:
Q2＝c×T4+d×ΔH (式二)
a和b分别是厚度T4和ΔH在式一的计算权重，c、d分别是厚度T4和ΔH在式二的计算权重。a、b、c、d与化学机械研磨制作工艺210的制作工艺参数相关，例如与层间介电层204和导电材料208于化学机械研磨制作工艺210中的移除速率相关，或者也与沟槽206的图案密度有关。T4为正数或等于零。当失效分析发现残留的导电材料208时，其测量的厚度T4为正值。相反的，未发现残留的导电材料208时，T4设定等于零。T3大于目标厚度H时，ΔH大于零；T3等于目标厚度H时，ΔH等于零；T3小于于目标厚度H时，ΔH小于零。
请参考图4和图5，获得基底202n提供的失效分析数据后，开始后续基底的制作工艺。与基底202n经过的步骤相同，首先提供一基底202(n+m)，是用来制作该半导体结构的第n+m个基底，其中m为大于或等于1的正整数。接着在基底202(n+m)上形成层间介电层204，并由第一控制系统10根据基底202n提供的失效分析数据调整基底202(n+m)上层间介电层204的厚度，例如是T1+Q1。接着在介电层中形成沟槽206，然后沉积导电材料208完全覆盖层间介电层204并填满沟槽206。接着以化学机械研磨制作工艺210移除沟槽外206多余的导电材料208，并由第二控制系统20根据基底202n提供的失效分析数据调整层间介电层204的过抛厚度，例如是T2+Q2。较佳者，经由调整层间介电层204的厚度为T1+Q1和过抛厚度为T2+Q2后，沟槽206外的导电材料208可在化学机械研磨制作工艺210后完全被移除。本发明特征之一在于，根据失效分析获得的一组数据同时调整层间介电层204的形成厚度T1和其于化学机械研磨制作工艺210的过抛厚度T2，可在确保沟槽206内导电材料208厚度T3的同时也确保有足够的过抛厚度T2以完全移除沟槽206外残留的导电材料208。相较于现有先进制作工艺控制无法有效控制受到多步骤影响的制作工艺参数，本发明的方法具有较大的制作工艺宽裕度。更佳者，如图5所示，化学机械研磨制作工艺210后沟槽206内导电材料208厚度可达到目标厚度H。
请再参考图1。可选择性的在化学机械研磨制作工艺(步骤110)后进行线上检查(步骤110a)，当发现层间介电层204表面有残留的导电材料208，则进行重工(步骤110b)，再移除层间介电层204更多厚度以同时研磨掉残留的导电材料208。可重复进行线上检查(步骤110a)和重工(步骤110b)的循环直到未检出残留的导电材料208，再接续后续制作工艺(步骤112)。藉此，可减少最终产品由于残留的导电材料208造成失效而被报废的机会。根据本发明一实施例，步骤114失效分析的对象不限于良率测试后被报废的产品，也可以是仅进行了部份制作工艺、被用来确认阶段性结构的样本，或者是完成全部制作工艺、被用来确认最终结构的样本。
图6是根据本发明第二实施例的半导体结构的制作方法的流程示意图，图7至图10为图6所示方法的剖面示意图。图6的方法可应用在制作金属栅极结构。
请参考图6，本发明第二实施例的半导体结构的制作方法的流程依序包含下列步骤。步骤302:提供一基底。步骤304:在基底上形成一牺牲材料层。步骤306:图案化该牺牲材料层形成牺牲栅极。步骤308:在基底上形成层间介电层。步骤310:进行平坦化制作工艺，移除部分层间介电层至显露出牺牲栅极的顶面。步骤312:移除牺牲栅极，在层间介电层中形成沟槽。步骤314:形成导电材料完全覆盖层间介电层并填满沟槽。步骤316:进行化学机械研磨制作工艺，移除沟槽外多余的导电材料并移除层间介电层一过抛厚度T2。步骤318:进行后续制作工艺步骤，至完成产品。步骤320:进行产品良率测试与失效分析。图6所述第二实施例的层间介电层的厚度T1(步骤310的平坦化制作工艺后的剩余厚度)和其在步骤步骤316中的过抛厚度T2分别由第一控制系统30和第二控制系统40分别控制。与图1所述第一实施例不同的是，图6中第一控制系统30需以控制步骤304形成牺牲材料层的厚度T5和控制步骤310平坦化制作工艺时层间介电层的移除量，来达到控制层间介电层厚度的目的。
请参考图7，基底402例如硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator,SOI)基底,或其他合适的半导体材料。基底402可包含已经制作完成的半导体结构403，例如浅沟绝缘结构。牺牲材料层404可以是直接沉积在基底402的平坦表面上不需再经过平坦化步骤，或者是沉积后再经过平坦化制作工艺形成。牺牲材料层404的材料例如是多晶硅或非晶硅，但不限于此。牺牲材料层404具有厚度T5，实际操作上可通过线上测量(例如光学厚度测量)基底402一厚度测量结构(图未示)上的牺牲材料层404厚度获得厚度T5的数值。
请参考图8。接着，将牺牲材料层404图案化成牺牲栅极406，然后全面性的沉积一层间介电层408。层间介电层408可以是由接触蚀刻停止层408A和介电材料层408B构成的复层结构。接触蚀刻停止层408A材料例如氮化硅、氮氧化硅或氮碳化硅等，但不限于此。介电材料层408B的材料例如氧化硅、无掺杂硅玻璃(USG)、硼掺杂硅玻璃(BSG)、硼磷掺杂硅玻璃(BPSG)、氟掺杂硅玻璃(FSG)、SiLK、HSQ、SiOC或ODL，但不限于此。接着，对层间介电层408进行平坦化制作工艺405，由上往下移除层间介电层408至显露出牺牲栅极406的顶面后，再继续往下移除部分层间介电层408和牺牲栅极406至达到层间介电层408的预定厚度T1和牺牲栅极406的预定厚度T5’。较佳者，平坦化制作工艺405后层间介电层408与牺牲栅极406具有齐平的顶面。根据所述实施例，第一控制系统30根据较早获得的该产品的一组失效分析数据(至少包含沟槽412外残留的导电材料414厚度T4和沟槽内导电材料414剩余厚度T3)调整图7(对应图6步骤304)中牺牲材料层404的厚度T5，也跟据该组数据调整图8(对应图6步骤310)中层间介电层408和牺牲栅极406的移除量，实现调整层间介电层408预定厚度T1和牺牲栅极406的预定厚度T5’的目的。
如图8所示，平坦化制作工艺405后，层间介电层408上表面408a可能具有凹陷区域409，例如是一厚度较薄的区域、或是受到基底402表面形貌影响造成的凹陷，或是制作工艺(例如平坦化制作工艺405或清洗步骤)造成的表面刮痕。类似的，可在平坦化制作工艺405后选择性的加入一测量步骤(图6中步骤310a)，例如光学轮廓测定(opticalprofilometer,OP)，测量层间介电层408的表面形貌，获得上表面408a与凹陷区域409底部408b之间的阶梯差ΔT1，并将阶梯差ΔT1前馈至控制后续化学机械研磨制作工艺(步骤316)的第二控制系统40，做为控制参数之一。沉积层间介电层408之前，可在牺牲栅极406的侧壁形成间隙壁406a以及在牺牲栅极406两侧的基底402中形成源/漏区406b。
请参考图9。接着移除牺牲栅极406，形成贯穿层间介电层408的沟槽412，然后全面性的沉积一导电材料414完全覆盖层间介电层408并填满沟槽412。导电材料414是由多层金属材料构成，例如包含依序沉积的底阻障层、功函数金属层、顶阻障层、填充金属层等，但不限于此。功函数金属层的材料包含铝化钛、铝化锆、铝化钨、铝化钽、铝化铪、碳化钛铝、氮化钛、氮化钽或碳化钽等，但不限于此。底阻障层与顶阻障层的材料包含钛、氮化钛、钽、氮化钽等，但不限于此。填充金属层的材料包含铜、铝、钨、钛铝合金、钴钨磷化物等低电阻材料或其组合，但不限于此。为了简化说明，以上省略了栅极介电层的相关说明，栅极介电层可以是先于牺牲栅极406形成的，或是在晚于移除牺牲栅极406而早于沉积导电材料414。
请参考图10，接着进行化学机械研磨制作工艺410，移除沟槽412外多余的导电材料414至显露出层间介电层408上表面408a，然后再往下进一步移除层间介电层408一过抛厚度T2。可通过再次测量该厚度测量结构上层间介电层408的剩余厚度T1’，然后计算预定厚度T1与剩余厚度T1’的差值而获得过抛厚度T2。图10所示为较佳情况，其中第二控制系统40根据较早获得的该产品的一组失效分析数据(至少包含沟槽412外残留的导电材料414厚度T4和沟槽内导电材料414剩余厚度T3)，调整层间介电层408在化学机械研磨制作工艺410中的过抛厚度T2。较佳者，如图10所示，通过同时对层间介电层408厚度T1和化学机械研磨制作工艺410过抛厚度T2进行调整，可在确保填充在沟槽412内导电材料414厚度T3的同时也确保有足够的过抛厚度T2以完全移除沟槽412外残留的导电材料414。更佳者，化学机械研磨制作工艺410后填充在沟槽412内的导电材料414厚度T3等于目标厚度H。
请再参考图6。与图1所述实施例相同，可在化学机械研磨制作工艺(步骤316)后进行线上检查(步骤316a)，当发现层间介电层408表面有残留的导电材料414，则进行重工(步骤316b)，再移除层间介电层408更多厚度以同时研磨掉残留的导电材料208。可重复进行线上检查(步骤316a)和重工(步骤316b)直到未检出残留的导电材料208，再接续后续制作工艺(步骤318)。
请参考图11，为图6所示方法的变化型。可在完成化学机械研磨制作工艺(步骤316)，或进行线上检查(步骤316a)并且未检出残留的导电材料208后，全面性的形成盖层(步骤508)并接着在层间介电层408和盖层中形成接触插塞(步骤510)。由于若有导电材料414残留在层间介电层408上，可能会导致接触插塞的接触异常。因此可在形成接触插塞(步骤510)后随即进行线上检查(步骤512)，例如以电子束缺陷检测(e-beam inspection)进行检查，当发现触插塞接触异常时，即进入失效分析(步骤514)，确认缺陷位置并判断是否有导电材料414残留，以能及时回馈数据至第一控制系统30和第二控制系统40，对后续基底的制作工艺进行调整。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种半导体结构的制作方法，包含:
提供一基底；
在该基底上形成一层间介电层，具有厚度T1，由一第一控制系统控制；
在该层间介电层中形成一沟槽；
形成一导电材料，完全覆盖该层间介电层并填满该沟槽；
进行一化学机械研磨制作工艺，以移除该沟槽外的该导电材料并移除该层间介电层一过抛厚度T2，由一第二控制系统控制；
该化学机械研磨制作工艺后，测量该沟槽内该导电材料的厚度T3以及该沟槽外残留的该导电材料的厚度T4，该厚度T3与一目标厚度H相差一厚度差ΔH；以及
将该厚度T4和该厚度差ΔH同时回馈至该第一控制系统和该第二控制系统，用来调整后续基底的该层间介电层的厚度T1以及该过抛厚度T2。
2.如权利要求1所述的制作方法，其中该厚度T4大于或等于零，大于零代表该化学机械研磨制作工艺后该沟槽外有残留的该导电材料，等于零代表该化学机械研磨制作工艺后该沟槽外无残留的该导电材料。
3.如权利要求1所述的制作方法，其中该厚度差ΔH等于该厚度T3减去该目标厚度H。
4.如权利要求1所述的制作方法，其中该层间介电层的厚度T1是通过测量该基底的一厚度测量结构上该层间介电层的厚度获得。
5.如权利要求4所述的制作方法，其中该化学机械研磨制作工艺后，通过测量该厚度测量结构上该层间介电层的剩余厚度T1’并计算厚度T1与剩余厚度T1’的差值而获得该过抛厚度T2。
6.如权利要求1所述的制作方法，其中该沟槽内剩余的该导电材料的厚度T3以及该沟槽外残留的该导电材料的厚度T4是由一失效分析(FA)方法获得。
7.如权利要求1所述的制作方法，其中该第一控制系统根据该厚度T4与该厚度差ΔH调整一预设值，获得该下一基底的层间介电层的厚度T1，其中该厚度T4与该厚度差ΔH具有不同的计算权重。
8.如权利要求1所述的制作方法，该第二控制系统根据该厚度T4与该厚度差ΔH调整一预设值，获得该下一基底的该过抛厚度T2，其中该厚度T4与该厚度差ΔH具有不同的计算权重。
9.如权利要求1所述的制作方法，另包含于该化学机械研磨制作工艺后进行一线上检查步骤。
10.如权利要求9所述的制作方法，当该线上检测步骤发现该沟槽外有残留的该导电材料时，则进行一重工步骤。
11.如权利要求1所述的制作方法，其中形成该层间介电层后，另包含测量该层间介电层的表面形貌，获得一阶梯差ΔT1。
12.如权利要求11所述的制作方法，其中该第二控制系统另根据该阶梯差ΔT1调整该基底的该过抛厚度T2。
13.如权利要求1所述的制作方法，其中该导电材料与该层间介电层在该化学机械研磨制作工艺中具有不同的移除率。
14.如权利要求1所述的制作方法，其中于该基底上形成该层间介电层的步骤包含:
在该基底上形成一牺牲材料层；
图案化该牺牲材料层，形成一牺牲栅极；
形成该层间介电层，完全覆盖该牺牲栅极；以及
进行一平坦化制作工艺，移除部分该介电材料层至显露出该牺牲栅极的顶面。
15.如权利要求14所述的制作方法，其中该平坦化制作工艺后，该层间介电层与该牺牲栅极具有齐平的顶面。
16.如权利要求14所述的制作方法，其中该第一控制系统包含控制该牺牲材料层的厚度。
17.如权利要求14所述的制作方法，其中该第一控制系统包含控制该平坦化制作工艺中该介电材料层的移除量。
18.如权利要求14所述的制作方法，另包含移除显露出来的牺牲栅极，以于该层间介电层中形成该沟槽。
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