CN109547009A - 高可靠性电平位移电路 - Google Patents

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Abstract

本发明涉及一种高可靠性电平位移电路，其特征是：包括低端低压部分电路、高端高压部分电路、驱动电路和功率输出级；所述低端低压部分电路将Control_Logic_Low进行预处理输出至高端高压部分电路以控制高端高压部分电路；所述高端高压部分电路对驱动电路中的PLDMOS与NLDMOS的栅端电位分别单独处理，驱动电路将NLDMOS的源端采用浮动电位，保证两者栅源压差始终不会大于其击穿值；所述驱动电路控制功率输出级中高端功能率器件NLD_UP的开关。本发明将驱动电路中PLDMOS管和NLDMOS管的栅电位分别单独处理，且对NLDMOS管的源端采取浮动电位设计，这使得PLDMOS管和NLDMOS管的栅源压差始终不会大于其击穿值，从而避免了当电源电压波动较大时电平位移电路驱动下一级MOS管栅极时出现栅击穿现象。

Description

高可靠性电平位移电路
技术领域
本发明涉及一种高可靠性电平位移电路，属于电源管理技术领域。
背景技术
随着半导体集成电路的发展，高功率集成度芯片成为一个设计热点。在汽车、高铁等应用场合，通常需利用高压功率器件确规定来满足功率集成度的需求，因此如何提升高压MOS栅驱动电平位移电路的可靠性成为一个难点。
在高压栅极驱动芯片中，输出端需同时满足高压和大电流的要求，而对芯片内部其余低压模拟模块（带隙基准、运算放大器、比较器等）则要求工作于低压和小电流状态以降低芯片功耗，所以如何在芯片内部将低压控制逻辑与高压驱动信号进行转换非常重要。电平位移电路为目前通用的解决方案，其通过将低压控制逻辑信号转换成高低电平为固定值的高压驱动信号（VOUT1、VOUT2）后，再利用相应的控制电路去开启和关断输出功率MOS的栅极。如图1所示，为传统电平位移电路结构图，Control_Logic_Low为低压控制逻辑，VOUT1和VOUT2为输出端，电阻R1和R2为负载，齐纳二极管D1和D2起钳位作用。该电平位移电路输出高电平为VDD，输出低电平固定比VDD低VD（VD代表齐纳二极管击穿电压），所以该电路只能输出固定电平的控制信号。该方案的缺陷在于适用工作电压范围较小，当电源电压波动较大时，后级控制电路的栅极存在击穿风险（可通过选用厚栅氧器件来实现后级控制电路以解决该问题）。
发明内容
本发明针对传统电平位移电路无法适用于输入电源电压范围变化较大的情况，或所需版图面积较大、芯片成本较高（选用厚栅氧器件来实现后级控制电路）的问题，提供一种高可靠性电平位移电路，能够避免出现栅击穿现象。
按照本发明提供的技术方案，所述高可靠性电平位移电路，其特征是：包括低端低压部分电路、高端高压部分电路、驱动电路和功率输出级；
所述低端低压部分电路将Control_Logic_Low进行预处理输出至高端高压部分电路以控制高端高压部分电路；
所述高端高压部分电路对驱动电路中的PLDMOS与NLDMOS的栅端电位分别单独处理，驱动电路将NLDMOS的源端采用浮动电位，保证两者栅源压差始终不会大于其击穿值；
所述驱动电路控制功率输出级中高端功能率器件NLD_UP的开关。
进一步地，所述高端高压部分电路由第一电阻R1、第三电阻R3、第一齐纳二级管D1、第二齐纳二极管D2、第三NLDMOS管NLD3、第四NLDMOS管NLD4、第一PLDMOS管PLD1、第二PLDMOS管PLD2和第三PLDMOS管PLD3组成；其中，第一电阻R1正端接VDD_VCP，第一电阻R1负端接第一NLDMOS管NLD1的漏端；第三电阻R3正端接VDD_VCP，第三电阻R3负端接第三PLDMOS管PLD3源端；第一齐纳二级管D1正端接第一NLDMOS管NLD1漏端，第一齐纳二级管D1负端接VDD_VCP；第二齐纳二极管D2正端接第四电阻R4负端，第二齐纳二极管D2负端接第四NLDMOS管NLD4栅端；第三NLDMOS管NLD3漏端接第二PLDMOS管PLD2栅端，第三NLDMOS管NLD3栅端接第一NLDMOS管NLD1漏端，第三NLDMOS管NLD3源端接VDD；第四NLDMOS管NLD4漏端接第二PLDMOS管PLD2漏端，第四NLDMOS管NLD4栅端接第二齐纳二极管D2负端，第四NLDMOS管NLD4源端接第二NLDMOS管NLD2漏端；第一PLDMOS管PLD1漏端接第二PLDMOS管PLD2栅端，第一PLDMOS管PLD1栅端接第一NLDMOS管NLD1漏端，第一PLDMOS管PLD1源端接VDD_VCP；第二PLDMOS管PLD2漏端接第四NLDMOS管NLD4漏端，第二PLDMOS管PLD2栅端接第三NLDMOS管NLD3漏端，第二PLDMOS管PLD2源端接VDD_VCP；第三PLDMOS管PLD3漏端接第二齐纳二极管D2负端，第三PLDMOS管PLD3栅端接第二PLDMOS管PLD2栅端，第三PLDMOS管PLD3源端接第三电阻R3负端。
进一步地，所述驱动电路由第二电阻R2、第四电阻R4、第三齐纳二极管D3、第四PLDMOS管PLD4和第五NLDMOS管NLD5组成；其中，第二电阻R2正端接VDD_VCP，第二电阻R2负端接第四PLDMOS管PLD4源端；第四电阻R4正端接第三齐纳二极管D3负端，第四电阻R4负端接第二齐纳二极管D2正端；第三齐纳二极管D3正端接第五NLDMOS管NLD5源端，第三齐纳二极管D3负端接第五NLDMOS管NLD5栅端；第五NLDMOS管NLD5漏端接第五电阻R5正端，第五NLDMOS管NLD5栅端接第四电阻R4正端，第五NLDMOS管NLD5源端接第四电阻R4负端；第四PLDMOS管PLD4漏端接第五电阻R5正端，第四PLDMOS管PLD4栅端接第一电阻R1负端，第四PLDMOS管PLD4源端接第二电阻R2负端。
进一步地，所述低端低压部分电路由第一电流源I1、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一NLDMOS管NLD1和第二NLDMOS管NLD2组成；其中，第一电流源I1正端接VDD_Logic，第一电流源I1负端接GND；第一NMOS管MN1的漏端接第一电流源I1负端，第一NMOS管MN1栅端接第一NMOS管MN1漏端，第一NMOS管MN1源端接GND；第二NMOS管MN2的漏端接第一NLDMOS管NLD1源端，第二NMOS管MN2栅端接第一NMOS管MN1栅端，第二NMOS管MN2源端接GND；第三NMOS管MN3漏端接第二NLDMOS管NLD2源端，第三NMOS管MN3栅端接第二NMOS 管MN2栅端，第三NMOS管MN3源端接GND；第一NLDMOS管NLD1漏端接第一电阻R1负端，第一NLDMOS管NLD1栅端接Control_Logic_Low，第一NLDMOS管NLD1源端接第二NMOS管MN2漏端；第二NLDMOS管NLD2漏端接第四NLDMOS管NLD4源端，第二NLDMOS管NLD2栅端接Control_Logic_Low，第二NLDMOS管NLD2源端接第三NMOS管MN3漏端。
进一步地，所述功率输出级由第五电阻R5、第四齐纳二极管D4、第一反相器INV1、高端功率器件NLD_UP和低端功率器件NLD_DOWN组成；其中，第五电阻R5正端接第四PLDMOS管PLD4漏端，第五电阻R5负端接第四齐纳二极管D4正端；第四齐纳二极管D4正端接高端功率器件NLD_UP源端，第四齐纳二极管D4负端接高端功率器件NLD_UP栅端；第一反相器INV1输入端接Control_Logic_Low，第一反相器INV1输出端接低端功率器件NLD_DOWN栅端；高端功率器件NLD_UP漏端接VDD，高端功率器件NLD_UP栅端接第五电阻R5正端，高端功率器件NLD_UP源端接低端功率器件NLD_DOWN漏端；低端功率器件NLD_DOWN漏端接第五电阻R5负端，低端功率器件NLD_DOWN栅端接第一反相器INV1输出端，低端功率器件NLD_DOWN源端接GND。
本发明具有以下有益效果：
（1）相对于传统电平位移电路，本发明将驱动电路中第四PLDMOS管PLD4和第五NLDMOS管NLD5的栅电位分别单独处理，且对第五NLDMOS管NLD5的源端采取浮动电位设计，这使得第四PLDMOS管PLD4和第五NLDMOS管NLD5的栅源压差始终不会大于其击穿值，从而避免了当电源电压波动较大时电平位移电路驱动下一级MOS管栅极时出现栅击穿现象。
（2）本发明电路中无需采用厚栅氧器件，仅在部分位置对器件漏端耐压有需求，因此大大减小了芯片版图面积。
附图说明
图1为传统电平位移电路结构图。
图2为本发明所述电平位移电路原理图。
图3为本发明所述电平位移电路的示意图。
具体实施方式
下面结合具体附图对本发明作进一步说明。
如图2所示，本发明所述高可靠性电平位移电路相对传统结构，在驱动电路部分将PLDMOS与NLDMOS的栅端电位分别单独处理，且将NLDMOS的源端采用浮动电位设计，保证两者栅源压差始终不会大于其击穿值，从而避免了当电源电压波动较大时电平位移电路驱动下一级MOS管栅极时出现栅击穿现象。且在本发明中，无需使用厚栅氧栅耐高压的MOS器件，仅在部分关键位置需采用漏端耐高压的LDMOS管，因此芯片版图面积减小，生产成本降低。
如图3所示，本发明所述高可靠性电平位移电路包括低端低压部分电路、高端高压部分电路、驱动电路和功率输出级；
其中，所述低端低压部分电路由第一电流源I1、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一NLDMOS（漏端耐压，薄栅氧器件）管NLD1和第二NLDMOS管NLD2组成；其中，第一电流源I1正端接VDD_Logic（芯片内部产生的低压电源），第一电流源I1负端接GND；第一NMOS管MN1的漏端接第一电流源I1负端，第一NMOS管MN1栅端接第一NMOS管MN1漏端，第一NMOS管MN1源端接GND；第二NMOS管MN2的漏端接第一NLDMOS管NLD1源端，第二NMOS管MN2栅端接第一NMOS管MN1栅端，第二NMOS管MN2源端接GND；第三NMOS管MN3漏端接第二NLDMOS管NLD2源端，第三NMOS管MN3栅端接第二NMOS 管MN2栅端，第三NMOS管MN3源端接GND；第一NLDMOS管NLD1漏端接第一电阻R1负端，第一NLDMOS管NLD1栅端接Control_Logic_Low（芯片内部低压控制逻辑），第一NLDMOS管NLD1源端接第二NMOS管MN2漏端；第二NLDMOS管NLD2漏端接第四NLDMOS管NLD4源端，第二NLDMOS管NLD2栅端接Control_Logic_Low，第二NLDMOS管NLD2源端接第三NMOS管MN3漏端。
所述高端高压部分电路由第一电阻R1、第三电阻R3、第一齐纳二级管D1、第二齐纳二极管D2、第三NLDMOS管NLD3、第四NLDMOS管NLD4、第一PLDMOS管PLD1、第二PLDMOS管PLD2和第三PLDMOS管PLD3组成；其中，第一电阻R1正端接VDD_VCP（芯片内部电荷泵升压输出，固定比芯片外部电源电压VDD高5V），第一电阻R1负端接第一NLDMOS管NLD1的漏端；第三电阻R3正端接VDD_VCP，第三电阻R3负端接第三PLDMOS管PLD3源端；第一齐纳二级管D1正端接第一NLDMOS管NLD1漏端，第一齐纳二级管D1负端接VDD_VCP；第二齐纳二极管D2正端接第四电阻R4负端，第二齐纳二极管D2负端接第四NLDMOS管NLD4栅端；第三NLDMOS管NLD3漏端接第二PLDMOS管PLD2栅端，第三NLDMOS管NLD3栅端接第一NLDMOS管NLD1漏端，第三NLDMOS管NLD3源端接VDD；第四NLDMOS管NLD4漏端接第二PLDMOS管PLD2漏端，第四NLDMOS管NLD4栅端接第二齐纳二极管D2负端，第四NLDMOS管NLD4源端接第二NLDMOS管NLD2漏端；第一PLDMOS管PLD1漏端接第二PLDMOS管PLD2栅端，第一PLDMOS管PLD1栅端接第一NLDMOS管NLD1漏端，第一PLDMOS管PLD1源端接VDD_VCP；第二PLDMOS管PLD2漏端接第四NLDMOS管NLD4漏端，第二PLDMOS管PLD2栅端接第三NLDMOS管NLD3漏端，第二PLDMOS管PLD2源端接VDD_VCP；第三PLDMOS管PLD3漏端接第二齐纳二极管D2负端，第三PLDMOS管PLD3栅端接第二PLDMOS管PLD2栅端，第三PLDMOS管PLD3源端接第三电阻R3负端；
所述驱动电路由第二电阻R2、第四电阻R4、第三齐纳二极管D3、第四PLDMOS管PLD4和第五NLDMOS管NLD5组成；其中，第二电阻R2正端接VDD_VCP，第二电阻R2负端接第四PLDMOS管PLD4源端；第四电阻R4正端接第三齐纳二极管D3负端，第四电阻R4负端接第二齐纳二极管D2正端；第三齐纳二极管D3正端接第五NLDMOS管NLD5源端，第三齐纳二极管D3负端接第五NLDMOS管NLD5栅端；第五NLDMOS管NLD5漏端接第五电阻R5正端，第五NLDMOS管NLD5栅端接第四电阻R4正端，第五NLDMOS管NLD5源端接第四电阻R4负端；第四PLDMOS管PLD4漏端接第五电阻R5正端，第四PLDMOS管PLD4栅端接第一电阻R1负端，第四PLDMOS管PLD4源端接第二电阻R2负端；
所述功率输出级由第五电阻R5、第四齐纳二极管D4、第一反相器INV1、高端功率器件NLD_UP和低端功率器件NLD_DOWN组成；其中，第五电阻R5正端接第四PLDMOS管PLD4漏端，第五电阻R5负端接第四齐纳二极管D4正端；第四齐纳二极管D4正端接高端功率器件NLD_UP源端，第四齐纳二极管D4负端接高端功率器件NLD_UP栅端；第一反相器INV1输入端接Control_Logic_Low，第一反相器INV1输出端接低端功率器件NLD_DOWN栅端；高端功率器件NLD_UP漏端接VDD，高端功率器件NLD_UP栅端接第五电阻R5正端，高端功率器件NLD_UP源端接低端功率器件NLD_DOWN漏端；低端功率器件NLD_DOWN漏端接第五电阻R5负端，低端功率器件NLD_DOWN栅端接第一反相器INV1输出端，低端功率器件NLD_DOWN源端接GND；
所述第四电阻R4和第三齐纳二极管D3用于限制第五NLDMOS管NLD5开启时的栅源压差，防止其被击穿。第五电阻R5和第四齐纳二极管D4用于限制高端功率器件NLD_UP开启时的栅源压差，防止其被击穿。同时第四电阻R4、第五电阻R5、第三齐纳二极管D3和第四齐纳二极管D4在电路上电初始时可启置位作用，其确保输出为零，避免逻辑错误。且栅驱动电路通常应用于存在感性负载的环境，当输出发生过冲时，可利用第三齐纳二极管D3和第五齐纳二极管D5的正向导通特性，确保第五NLDMOS管NLD5和高端功率器件NLD_UP的源端至多比其栅端高0.6V，防止电路损坏。
VDD_VCP、VDD和VD的大小关系（VDD_VCP-VDD=VD=5V），可确保组成反向器的PLD1和NLD3全部采用薄栅氧器件，降低了芯片版图面积。
本发明的具体工作过程为：
低端低压部分电路负责将Control_Logic_Low进行预处理以控制高端高压部分电路。高端高压部分电路对驱动电路中的第四PLDMOS管PLD4与第五NLDMOS管NLD5的栅端电位进行分别处理，避免电源电压波动较大时产生栅击穿现象，同时使得电路无需使用厚栅氧器件。驱动电路控制高端功率器件NLD_UP的开关。
栅驱动电路正常工作时具有两个状态，下面将对这两个状态进行详细分析：
1、高端功率器件NLD_UP开启，低端功率器件NLD_DOWM关闭，此时Control_Logic_Low为高。Control_Logic_Low经第一反相器INV1反向后关闭低端功率器件NLD_DOWM。
第一NLDMOS 管NLD1开启，且因VDD_VCP=VDD+5V，VD≈5V，所以第二PLDMOS管PLD2和第三PLDMOS管PLD3被关闭→第五NLDMOS管NLD5被关闭。同时第四PLDMOS管PLD4开启→高端功率器件NLD_UP开启。（此时第二齐纳二极管D2和第三齐纳二极管D3处于正向导通状态，发挥钳位作用，其使得第四NLDMOS管NLD4与第五NLDMOS管NLD5栅源压差≤0.7V，因此无需厚栅氧器件）。
2、高端功率器件NLD_UP关闭，低端功率器件NLD_DOWM开启，此时Control_Logic_Low为低。
Control_Logic_Low经第一反相器INV1反向后开启低功率器件NLD_DOWM。
第一NLDMOS管NLD1关闭，且因VDD_VCP=VDD+5V，VD≈5V，所以第二PLDMOS管PLD2和第三PLDMOS管PLD3被开启→第五NLDMOS管NLD5被开启。同时第四PLDMOS管PLD4关闭→高端功率器件NLD_UP关闭。（此时第二齐纳二极管D2和第三齐纳二极管D3处于反向击穿状态，发挥钳位作用，其使得第四NLDMOS管NLD4与第五NLDMOS管NLD5栅源压差≤VD，因此无需厚栅氧器件）。
综上所述，本发明所述的高可靠性电平位移电路，通过将驱动电路中PLDMOS与NLDMOS的栅端电位分别单独处理，确保电源电压变化较大时电平位移电路驱动下一级MOS管栅极时不会出现栅击穿现象。同时在本发明中无需采用厚栅氧器件，可减小版图面积，降低芯片成本。

Claims (5)

1.一种高可靠性电平位移电路，其特征是：包括低端低压部分电路、高端高压部分电路、驱动电路和功率输出级；
所述低端低压部分电路将Control_Logic_Low进行预处理输出至高端高压部分电路以控制高端高压部分电路；
所述高端高压部分电路对驱动电路中的PLDMOS与NLDMOS的栅端电位分别单独处理，驱动电路将NLDMOS的源端采用浮动电位，保证两者栅源压差始终不会大于其击穿值；
所述驱动电路控制功率输出级中高端功能率器件NLD_UP的开关。
2.如权利要求1所述的高可靠性电平位移电路，其特征是：所述高端高压部分电路由第一电阻R1、第三电阻R3、第一齐纳二级管D1、第二齐纳二极管D2、第三NLDMOS管NLD3、第四NLDMOS管NLD4、第一PLDMOS管PLD1、第二PLDMOS管PLD2和第三PLDMOS管PLD3组成；其中，第一电阻R1正端接VDD_VCP，第一电阻R1负端接第一NLDMOS管NLD1的漏端；第三电阻R3正端接VDD_VCP，第三电阻R3负端接第三PLDMOS管PLD3源端；第一齐纳二级管D1正端接第一NLDMOS管NLD1漏端，第一齐纳二级管D1负端接VDD_VCP；第二齐纳二极管D2正端接第四电阻R4负端，第二齐纳二极管D2负端接第四NLDMOS管NLD4栅端；第三NLDMOS管NLD3漏端接第二PLDMOS管PLD2栅端，第三NLDMOS管NLD3栅端接第一NLDMOS管NLD1漏端，第三NLDMOS管NLD3源端接VDD；第四NLDMOS管NLD4漏端接第二PLDMOS管PLD2漏端，第四NLDMOS管NLD4栅端接第二齐纳二极管D2负端，第四NLDMOS管NLD4源端接第二NLDMOS管NLD2漏端；第一PLDMOS管PLD1漏端接第二PLDMOS管PLD2栅端，第一PLDMOS管PLD1栅端接第一NLDMOS管NLD1漏端，第一PLDMOS管PLD1源端接VDD_VCP；第二PLDMOS管PLD2漏端接第四NLDMOS管NLD4漏端，第二PLDMOS管PLD2栅端接第三NLDMOS管NLD3漏端，第二PLDMOS管PLD2源端接VDD_VCP；第三PLDMOS管PLD3漏端接第二齐纳二极管D2负端，第三PLDMOS管PLD3栅端接第二PLDMOS管PLD2栅端，第三PLDMOS管PLD3源端接第三电阻R3负端。
3.如权利要求1所述的高可靠性电平位移电路，其特征是：所述驱动电路由第二电阻R2、第四电阻R4、第三齐纳二极管D3、第四PLDMOS管PLD4和第五NLDMOS管NLD5组成；其中，第二电阻R2正端接VDD_VCP，第二电阻R2负端接第四PLDMOS管PLD4源端；第四电阻R4正端接第三齐纳二极管D3负端，第四电阻R4负端接第二齐纳二极管D2正端；第三齐纳二极管D3正端接第五NLDMOS管NLD5源端，第三齐纳二极管D3负端接第五NLDMOS管NLD5栅端；第五NLDMOS管NLD5漏端接第五电阻R5正端，第五NLDMOS管NLD5栅端接第四电阻R4正端，第五NLDMOS管NLD5源端接第四电阻R4负端；第四PLDMOS管PLD4漏端接第五电阻R5正端，第四PLDMOS管PLD4栅端接第一电阻R1负端，第四PLDMOS管PLD4源端接第二电阻R2负端。
4.如权利要求1所述的高可靠性电平位移电路，其特征是：所述低端低压部分电路由第一电流源I1、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一NLDMOS管NLD1和第二NLDMOS管NLD2组成；其中，第一电流源I1正端接VDD_Logic，第一电流源I1负端接GND；第一NMOS管MN1的漏端接第一电流源I1负端，第一NMOS管MN1栅端接第一NMOS管MN1漏端，第一NMOS管MN1源端接GND；第二NMOS管MN2的漏端接第一NLDMOS管NLD1源端，第二NMOS管MN2栅端接第一NMOS管MN1栅端，第二NMOS管MN2源端接GND；第三NMOS管MN3漏端接第二NLDMOS管NLD2源端，第三NMOS管MN3栅端接第二NMOS 管MN2栅端，第三NMOS管MN3源端接GND；第一NLDMOS管NLD1漏端接第一电阻R1负端，第一NLDMOS管NLD1栅端接Control_Logic_Low，第一NLDMOS管NLD1源端接第二NMOS管MN2漏端；第二NLDMOS管NLD2漏端接第四NLDMOS管NLD4源端，第二NLDMOS管NLD2栅端接Control_Logic_Low，第二NLDMOS管NLD2源端接第三NMOS管MN3漏端。
5.如权利要求1所述的高可靠性电平位移电路，其特征是：所述功率输出级由第五电阻R5、第四齐纳二极管D4、第一反相器INV1、高端功率器件NLD_UP和低端功率器件NLD_DOWN组成；其中，第五电阻R5正端接第四PLDMOS管PLD4漏端，第五电阻R5负端接第四齐纳二极管D4正端；第四齐纳二极管D4正端接高端功率器件NLD_UP源端，第四齐纳二极管D4负端接高端功率器件NLD_UP栅端；第一反相器INV1输入端接Control_Logic_Low，第一反相器INV1输出端接低端功率器件NLD_DOWN栅端；高端功率器件NLD_UP漏端接VDD，高端功率器件NLD_UP栅端接第五电阻R5正端，高端功率器件NLD_UP源端接低端功率器件NLD_DOWN漏端；低端功率器件NLD_DOWN漏端接第五电阻R5负端，低端功率器件NLD_DOWN栅端接第一反相器INV1输出端，低端功率器件NLD_DOWN源端接GND。
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