CN109542799A - 块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列 - Google Patents

块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列 Download PDF

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Abstract

本发明公开了一种块存储器拼接方法，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；根据第一数据深度选取待处理数据地址的判断位的位数和取值；根据判断位的位数确定RAM区的数量，并使RAM块平均分配到每个RAM区中；根据判断位的取值将待处理数据地址发送到对应的RAM区中。本发明的方法通过根据对待处理数据的位宽、深度等特征，对RAM块进行区域划分，使得不同的地址按照预定的规则分配到对应RAM块中，避免了不同地址深度的数据被分配到同一块RAM中或者短时间大量数据都被分配到同一块RAM中进行处理的问题，使每个RAM块交替、独立的工作，从而节省了运行时间，提升了运行速率。

Description

块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列
技术领域
本发明属于数据存储领域，具体涉及一种块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列。
背景技术
目前，大多数现场可编程门阵列(FPGA)都集成了一定数量的块存储器，在使用单块存储器(RAM)时，数据位宽和地址深度受到单块RAM容量的限制；当对数据位宽或者深度有更高的要求时，则需要将多片块RAM级联起来形成更大的RAM。对于固定的数据位宽和地址深度，拼接的方式有很多种。
现有技术提供一种RAM资源的分配方法，允许需求数量超过嵌入内存块的限制，可以满足较大数据位宽以及较深地址深度的RAM使用，自动计算分配的嵌入内存块、REG资源块、LUT资源块的数量，通过一定的运算，可以得出所需要的嵌入式内存块的数量。当某个嵌入式内存块写入的数据小于其在该地址深度下对应的最大位宽的一半时，该部分数据使用REG资源块、LUT资源块进行实现，其他数据的部分依旧使用嵌入式内存块；当所用到的嵌入式内存块写入的数据均大于其在该地址深度下对应的最大位宽的一半时，使用嵌入式内存块进行拼接即可实现所需功能。
然而，该现有技术所能完成的数据的数据位宽有一定的限制，使用范围不够普遍。他的数据位宽只能为1、2、4、8、16、32以及8的偶数倍；9、18、36以及9的偶数倍。在某些情况下，数据位宽可能为非偶数或者为以上个别数据范围外，则无法实现，此外，现有技术只是对所需的位宽、深度通过拼接实现所需功能，拼接方式较为随机，因此其运行效率较低。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种块存储器拼接方法，包括：
根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；
根据所述第一数据深度选取待处理数据地址的判断位的位数和取值；
根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中；
根据所述判断位的取值将所述待处理数据地址发送到对应的RAM区中。
在第一实施方式中，根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量，包括：
根据所述第一数据位宽和所述第一数据深度计算数据总量；
根据所述数据总量与单个RAM的容量计算拼接所用的RAM块的数量。
在第一实施方式中的第一方面，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值等于所述第一数据位宽，则选取所述判断位的位数CS为1，所述判断位的取值为0或1，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
进一步地，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/(2Address_w-1)，地址范围为0-Address_w-2。
在第一实施方式中的第二方面，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值不等于所述第一数据位宽，则对C/2(Address_w-3)的结果取整，若取整后的值不等于所述第一数据位宽，
则选取所述判断位的位数CS为2，所述判断位的取值为00、01、10或11，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
进一步地，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/(2Address_w-2)，地址范围为0-Address_w-3。
在第一实施方式中的第三方面，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值不等于所述第一数据位宽，则对C/2(Address_w-3)的结果取整，若取整后的值等于所述第一数据位宽，
则选取所述判断位的位数CS为3，所述判断位的取值为000、001、010、011、100、101、110、111，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
进一步地，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/(2Address_w-3)，地址范围为0-Address_w-4。
在第二实施方式中，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值不等于所述第一数据位宽，则选取所述判断位的位数CS为2，所述判断位的取值为00、01、10或11，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
进一步地，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/(2Address_w-2)，地址范围为0-Address_w-3。
在一个具体实施方式中，在根据所述第一数据深度选取待处理数据地址的判断位的位数和取值之前，还包括：
判断所述第一数据深度是否大于预设阈值，若否，则终止拼接。
本发明还提供了一种块存储器拼接模块，包括：
RAM块数量计算单元，用于根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；
判断位选取单元，用于根据所述第一数据深度选取待处理数据地址的判断位的位数和取值；
RAM分配单元，用于根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中；
地址选择单元，用于根据所述判断位的取值将所述待处理数据地址发送到对应的RAM区中。
本发明还提供了一种存储装置，包括上述的块存储器拼接模块。
本发明一种现场可编程门阵列，包括上述的存储装置。
与现有技术相比，本发明的有益效果：
本发明的块存储器拼接方法通过根据对待处理数据的位宽、深度等特征，对RAM块进行区域划分，使得不同的地址按照预定的规则分配到对应RAM块中，避免了不同地址深度的数据被分配到同一块RAM中或者短时间大量数据都被分配到同一块RAM中进行处理的问题，使每个RAM块交替、独立的工作，从而节省了运行时间，提升了运行速率。
附图说明
图1为本发明实施例提供的一种块存储器拼接方法流程示意图；
图2为本发明实施例提供的又一种块存储器拼接方法流程示意图；
图3为本发明实施例提供的一种CS＝1时RAM分配示意图；
图4为本发明实施例提供的一种CS＝1时数据和地址范围分配示意图；
图5为本发明实施例提供的一种CS＝2时RAM分配示意图；
图6为本发明实施例提供的一种CS＝2时数据和地址范围分配示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种块存储器拼接方法流程示意图，包括：
根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；
根据所述第一数据深度选取待处理数据地址的判断位的位数和取值；
根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中；
根据所述判断位的取值将所述待处理数据地址发送到对应的RAM区中。
在第一实施方式中，根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量，包括：
根据所述第一数据位宽和所述第一数据深度计算数据总量；
根据所述数据总量与单个RAM的容量计算拼接所用的RAM块的数量。
本实施例的块存储器拼接方法通过根据对待处理数据的位宽、深度等特征，对RAM块进行区域划分，使得不同的地址按照预定的规则分配到对应RAM块中，避免了不同地址深度的数据被分配到同一块RAM中或者短时间大量数据都被分配到同一块RAM中进行处理的问题，使每个RAM块交替、独立的工作，从而节省了运行时间，提升了运行速率。
假设待处理数据的第一数据位宽用符号Data_w表示，第一数据深度用2Address_w表示，则第一地址位宽为Address_w，其中，数据总量计算方法如下：Data_w×2Address_w。
将数据重量与单个RAM的容量进行相除，即可得到总共所需要的RAM的数量M，具体的，如果相除正好整除，且结果为整数m，说明恰好满足要求，则总共所需要的RAM的数量M＝m，如果相除之后还有部分余数，则需要增加一块RAM来存储多余的数据，此时总共所需要的RAM的数量M＝m+1。
请参见图2，从程序设计的角度，
首先：计算m＝(Data_w×2Address_w)/C，以及r＝(Data_w×2Address_w)mod C；
如果r＞0，则表明存在余数，选取M＝m+1；反之，表明不存在余数，选取M＝m。上述符号“/”表示取整运算，即取相除得到的整数部分，mod表示取余运算，即取相除得到的余数部分。
在第一实施方式中的第一方面，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值等于所述第一数据位宽，则选取所述判断位的位数CS为1，所述判断位的取值为0或1，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
进一步地，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/(2Address_w-1)，地址范围为0-Address_w-2。
具体的，即判断“C/2(Address_w-1)＝＝Data_w”是否成立，若成立，则选取待处理数据地址的最高的一位作为判断位(即CS＝1)，其他的地址位作为进行拼接的块RAM的地址位(即Address_w-CS)。
当CS＝1时，此时RAM可以分为2CS个部分的RAM，每一部分的RAM由N个RAM组成，N满足以下式子：N＝C×Data_w/2Address_w-CS)。
如图3所示，当CS＝1时，可以得出RAM分为2大部分，每一部分的RAM由N个RAM组成。地址最高位的取值为0或者1，通过使用D触发器对地址的最高位进行操作，将待处理的地址Address_w分为了两大部分，一部分通过第一部分RAM进行数据处理，另一部分通过第二部分RAM进行处理。每一部分的N个RAM的数据分配如图4所示，其中的D＝C/(2Address_w-1)。
在第一实施方式中的第二方面，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值不等于所述第一数据位宽，则对C/2(Address_w-3)的结果取整，若取整后的值不等于所述第一数据位宽，
则选取所述判断位的位数CS为2，所述判断位的取值为00、01、10或11，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
进一步地，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/(2Address_w-2)，地址范围为0-Address_w-3。
如图5所示，当CS＝2时，可以得出RAM分为4大部分，每一部分的RAM由N个RAM组成。地址最高两位的取值为00或01或10或11，通过使用D触发器对地址的最高两位进行操作，将待处理的地址Address_w分为了四大部分，这四部分依次由第一部分RAM、第二部分RAM、第三部分RAM、第四部分RAN进行处理。每一部分的N个RAM的数据分配如图6所示，其中的D＝C/2(Address_w-2)。
在第一实施方式中的第三方面，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值不等于所述第一数据位宽，则对C/2(Address_w-3)的结果取整，若取整后的值等于所述第一数据位宽，
则选取所述判断位的位数CS为3，所述判断位的取值为000、001、010、011、100、101、110、111，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
进一步地，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/(2Address_w-3)，地址范围为0-Address_w-4。
在第二实施方式中，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值不等于所述第一数据位宽，则选取所述判断位的位数CS为2，所述判断位的取值为00、01、10或11，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
进一步地，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/(2Address_w-2)，地址范围为0-Address_w-3。
值得说明的是，本实施例中CS的取值根据实际情况而定，例如，加入拼接的基础模块有8192x1,4096x2,2048x4,1024x8,512x16，当通过判断得出需要拼接时，拼接所用的基础模块则取自上面那5种基础模块；但是考虑到速度以及常用性的情况，拼接时选择的基础模块为2048x4,1024x8这两类，若需要拼接4096x16的时候，虽然选择8个512x16这个基础模块划分地址进行拼接(CS＝3)，但是通常选择8个1024x8来拼接(CS＝2)。基于同样的道理，也可以实现CS＝4甚至以上的拼接，但实际应用中通常使用位数更高的基础模块进行替代，以降低CS的取值，提升运行速率。
在一个具体实施方式中，在根据所述第一数据深度选取待处理数据地址的判断位的位数和取值之前，还包括：
判断所述第一数据深度是否大于预设阈值，若否，则终止拼接。
本发明还提供了一种块存储器拼接模块，包括：
RAM块数量计算单元，用于根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；
判断位选取单元，用于根据所述第一数据深度选取待处理数据地址的判断位的位数和取值；
RAM分配单元，用于根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中；
地址选择单元，用于根据所述判断位的取值将所述待处理数据地址发送到对应的RAM区中。
本实施例还提供了一种存储装置，包括上述的块存储器拼接模块。
本实施例还提供一种现场可编程门阵列，包括上述的存储装置。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种块存储器拼接方法，其特征在于，包括：
根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；
根据所述第一数据深度选取待处理数据地址的判断位的位数和取值；
根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中；
根据所述判断位的取值将所述待处理数据地址发送到对应的RAM区中。
2.根据权利要求1所述的块存储器拼接方法，其特征在于，根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量，包括：
根据所述第一数据位宽和所述第一数据深度计算数据总量；
根据所述数据总量与单个RAM的容量计算拼接所用的RAM块的数量。
3.根据权利要求1所述的块存储器拼接方法，其特征在于，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值等于所述第一数据位宽，则选取所述判断位的位数CS为1，所述判断位的取值为0或1，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
4.根据权利要求3所述的块存储器拼接方法，其特征在于，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
根据所述判断位的位数确定所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/(2Address_w-1)，地址范围为0-Address_w-2。
5.根据权利要求1所述的块存储器拼接方法，其特征在于，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：
对C/2(Address_w-1)的结果取整，若取整后的值不等于所述第一数据位宽，则选取所述判断位的位数CS为2，所述判断位的取值为00、01、10或11，
其中，C为单个RAM的容量，Address_w为第一地址位宽。
6.根据权利要求5所述的块存储器拼接方法，其特征在于，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：
根据所述判断位的位数确定所述RAM区的数量为2CS，并使所述RAM块平均分配到2CS个RAM区中，且每一个RAM区的数据长度为D＝C/2(Address_w-2)，地址范围为0-Address_w-3。
7.根据权利要求1所述的块存储器拼接方法，其特征在于，在根据所述第一数据深度选取待处理数据地址的判断位的位数和取值之前，还包括：
判断所述第一数据深度是否大于预设阈值，若否，则终止拼接。
8.一种块存储器拼接模块，其特征在于，包括：
RAM块数量计算单元，用于根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；
判断位选取单元，用于根据所述第一数据深度选取待处理数据地址的判断位的位数和取值；
RAM分配单元，用于根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中；
地址选择单元，用于根据所述判断位的取值将所述待处理数据地址发送到对应的RAM区中。
9.一种存储装置，其特征在于，包括如权利要求8所述的块存储器拼接模块。
10.一种现场可编程门阵列，其特征在于，包括如权利要求9所述的存储装置。
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