CN109525381B - 一种适于辅助复分接器的时钟同步装置 - Google Patents

一种适于辅助复分接器的时钟同步装置 Download PDF

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Abstract

本发明公开了一种适于辅助复分接器的时钟同步装置，它涉及采用辅助复分接器的散射通信系统。本发明采用全软件化的信号处理方法实现辅助复分接器和调制解调器之间的时钟同步，使时间同步硬件电路得到简化，并具有更高的可靠性和更灵活的可配置、可扩展性。本发明还采用了将时钟同步和数据信息缓冲调整相结合的方法，增强了系统的抗时钟抖动能力，提升了设备的性能。

Description

一种适于辅助复分接器的时钟同步装置
技术领域
本发明涉及通信领域中的一种适于辅助复分接器的时钟同步装置，特别适用于解决散射通信设备中辅助复分接器和调制解调器之间时间同步电路硬件电路复杂、配置灵活性差，且缺乏保护措施，容易失步的问题。
背景技术
现有的散射通信设备的辅助复分接器和调制解调器之间的时钟同步通常采用数字器件搭建锁相环电路，通过控制本地压控振荡器，调整本地钟频率，达到本地时钟和输入数据时钟的同步。但是此方法需要额外的硬件电路；且要求本地压控晶振的频率与输入数据钟之间是整倍数关系，当业务速率变化时或者需要支持多业务速率时，需要更改或者同时配置多路硬件锁相环电路和多个不同频率的压控振荡器，配置灵活性差；硬件电路对输入时钟和数据都没有保护措施，当锁相环路调整速率小于时钟频率差异时，连续的频率差异累计容易导致时钟失步，导致出现误码。
发明内容
本发明所要解决的技术问题在于避免上述背景技术中的不足之处而提出了一种适于辅助复分接器的时钟同步装置。
本发明所采用的技术方案为：
一种适于辅助复分接器的时钟同步装置，包括时钟整形模块1、二阶锁相环电路2和时钟调整模块3；
时钟整形模块1用于接收本地钟以及数据钟，利用本地钟对数据钟进行缓冲、采样及整形，获得数据钟的上升沿，并将上升沿信号分别输出至二阶锁相环电路2和时钟调整模块3；二阶锁相环电路2用于将输入的本地钟作为处理时钟，将上升沿信号作为使能信号，对时钟调整模块3输出的频率偏差信息进行二阶锁相，输出频率控制字至时钟调整模块3；时钟调整模块3用于按照二阶锁相环电路2输出的频率控制字，根据累加器溢出算法对数据钟的上升沿进行调整，将调整后的数据钟作为输出数据钟，并将相应的频率偏差信息反馈给二阶锁相环电路2。
其中，还包括采样模块4和缓存模块5；采样模块4用于利用本地钟对输入数据进行采样，完成换钟操作，将采样后的数据输出至缓存模块5；缓存模块5用于利用本地钟对输入的数据进行缓存，并利用时钟调整模块3输出的数据钟对缓存的数据进行读取，使输出数据钟和输出数据对齐。
其中，在发送端，时钟同步装置设置在调制解调器上实现；在接收端，时钟同步装置设置在辅助复分接器的FPGA上实现。
本发明相比背景技术具有如下优点：
1.本发明采用的时钟同步方法，其信号处理过程全部在FPGA内部实现，相对于现有辅助复分接和调制解调器之间时钟同步采用硬件单路搭建锁相环的方案，节省了硬件成本，避免了硬件受温度影响，一致性好，设计、调试简单。
2.相对于现有硬件搭建的时钟同步电路在面对业务速率改变或需要扩展为多速率应用时，需要重新进行硬件设计或者针对多速率需要配置多套硬件同步电路的弊端，本发明采用的时钟同步方法，具有良好的配置灵活性和可扩展性，不需要进行硬件更改，只需要进行程序上的调整就可实现；
2.相对于现有硬件搭建的时钟同步电路具有相位误差累计，导致时钟失步，造成业务传输有误码的缺点，本发明对数据时钟和数据同时进行缓冲保护，有效解决了相位误差累计导致失步的问题。
附图说明
图1是本发明电原理方框图。
具体实施方式
参照图1，本发明由时钟整形模块1、二阶锁相环电路2、时钟调整模块3、采样模块4以及缓存模块5组成；图1是本发明的电原理方框图，实施例按图1连接线路。在发送端，时钟同步处理流程在调制解调器上实现：时钟整形模块1的输入是本地晶振产生的本地钟以及由辅助复分接器送入调制解调器的数据钟，在本模块内利用本地钟对数据钟进行缓冲、采样及整形，取得数据中的上升沿，并把该上升沿信号分别输出给二阶锁相环电路2和时钟调整模块3；二阶锁相环电路2利用本地钟作为处理时钟、上升沿信号作为使能信号，对时钟调整模块3输出的频率偏差信息pe进行二阶锁相，输出频率控制字deta至二阶锁相环电路2；时钟调整模块3按照二阶锁相环电路2输出的频率控制字，根据累加器溢出算法对数据钟整形后的上升沿信号进行调整，作为数据钟输出，同时将相应的频率偏差信息pe反馈给二阶锁相环电路2；二阶锁相环电路2接收偏差信息并再次进行二阶锁相处理，直至频率偏差信息为0，停止迭代，达到数据时钟和本地时钟的时钟同步。在接收端，同样的处理流程在辅助复分接器的FPGA上实现。
此外，在发送端，时钟同步处理流程在调制解调器上实现：在对数据钟进行处理的同时，采样模块4利用本地钟对输入数据进行采样，完成换钟操作；缓存模块5利用本地钟对输入数据进行缓存，并利用时钟调整模块3输出的和本地钟达到同步的数据钟对缓存的业务数据进行读取，从而达到输出数据钟和输出数据的对齐。在接收端，同样的处理流程在辅助复分接器的FPGA上实现。
本发明采用全软件的方法实现数字同步电路的设计。所有的算法处理均在FPGA内实现，不需要额外的硬件电路，不需要成本较高的压控晶体振荡器，可以采用相对成本较低、体积较小的TCXO或OCXO；本发明采用全软件方法实现的时钟同步电路具有良好的配置灵活性和可扩展性，当业务速率改变或需要扩展为多速率应用时，不需要进行硬件更改，只需要进行程序上的调整就可实现；本发明还对数据时钟和数据同时进行缓冲保护，有效解决了相位误差累计导致失步的问题。
本发明所有数字信号处理过程均在Altera公司的FPGA芯片EP3SE80F1152I4N进行实现。本发明集成在一块长度为280mm，宽度为110mm，高度为10mm的印制板上。

Claims (2)

1.一种适于辅助复分接器的时钟同步装置，信号处理过程全部在FPGA内部实现，其特征在于，包括时钟整形模块（1）、二阶锁相环电路（2）、时钟调整模块（3）、采样模块（4）和缓存模块（5）；
时钟整形模块（1）用于接收本地钟以及数据钟，利用本地钟对数据钟进行缓冲、采样及整形，获得数据钟的上升沿，并将上升沿信号分别输出至二阶锁相环电路（2）和时钟调整模块（3）；二阶锁相环电路（2）用于将输入的本地钟作为处理时钟，将上升沿信号作为使能信号，对时钟调整模块（3）输出的频率偏差信息进行二阶锁相，输出频率控制字至时钟调整模块（3）；时钟调整模块（3）用于按照二阶锁相环电路（2）输出的频率控制字，根据累加器溢出算法对数据钟的上升沿进行调整，将调整后的数据钟作为输出数据钟，并将相应的频率偏差信息反馈给二阶锁相环电路（2）；采样模块（4）用于利用本地钟对输入数据进行采样，完成换钟操作，将采样后的数据输出至缓存模块（5）；缓存模块（5）用于利用本地钟对输入的数据进行缓存，并利用时钟调整模块（3）输出的数据钟对缓存的数据进行读取，使输出数据钟和输出数据对齐。
2.根据权利要求1所述的一种适于辅助复分接器的时钟同步装置，其特征在于，在发送端，时钟同步装置设置在调制解调器上实现；在接收端，时钟同步装置设置在辅助复分接器的FPGA上实现。
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CN100518045C (zh) * 2004-05-26 2009-07-22 中兴通讯股份有限公司 一种实现时钟互同步的方法
CN101026448A (zh) * 2006-02-23 2007-08-29 中兴通讯股份有限公司 一种同步通信系统时钟再生方法及系统
CN101170399B (zh) * 2007-11-28 2010-06-02 中兴通讯股份有限公司 一种分布式基站中的时钟同步方法及分布式基站
CN103105889B (zh) * 2013-01-21 2015-07-29 杭州乔微电子科技有限公司 一种fpga原型验证板堆叠的时钟同步装置及系统
CN105549379B (zh) * 2015-12-23 2017-10-13 中国电子科技集团公司第四十一研究所 一种基于高精度时间基准触发的同步测量装置及方法

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