CN109473342A - 一种晶片及其处理方法 - Google Patents

一种晶片及其处理方法 Download PDF

Info

Publication number
CN109473342A
CN109473342A CN201811367666.5A CN201811367666A CN109473342A CN 109473342 A CN109473342 A CN 109473342A CN 201811367666 A CN201811367666 A CN 201811367666A CN 109473342 A CN109473342 A CN 109473342A
Authority
CN
China
Prior art keywords
chip
angularity
different directions
difference
doping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811367666.5A
Other languages
English (en)
Inventor
程纪伟
罗世金
孙中旺
张坤
鲍琨
胡明
夏志良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201811367666.5A priority Critical patent/CN109473342A/zh
Publication of CN109473342A publication Critical patent/CN109473342A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Dicing (AREA)

Abstract

本申请提供了一种晶片及其处理方法。在方法可以根据晶片至少两个不同方向上的第一翘曲度差异，对晶片表面的至少部分区域进行掺杂，从而缩小晶片不同方向上的应力差，使得晶片内部不同区域的应力分布大致均匀，从而使得晶片不同方向的翘曲度差异满足预设要求。因此，本申请可以通过对晶片表面进行掺杂的方式改善晶片不同区域的应力分布，而且，由于掺杂的具体工艺条件是根据晶片至少两个方向上的翘曲度差异来确定的，所以，该方法能够缩小晶片不同方向上的应力差，进而改善不同晶片不同方向上的翘曲度差异，从而使得晶片不同方向的翘曲度差异满足预设要求，进而使晶片表面变得平整。

Description

一种晶片及其处理方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种晶片及其处理方法。
背景技术
晶片是指硅半导体集成电路制作所用的硅晶片，由于其形状为圆形，故也称为晶圆；在硅晶片上可加工制作成各种电路元件结构，而成为有特定电性功能的集成电路产品。
晶片在制造过程中，会在其内部产生应力。该应力的存在会导致晶片存在不同程度的翘曲。该翘曲不利于后续半导体器件的制造。因此，晶圆内部应力是后续半导体器件的制造工艺的一个巨大挑战。其中，半导体器件制造工艺例如可以为光刻刻蚀、薄膜沉积和键合工艺等。
为了减小或消除晶片内部应力，业界提出了一些减小或消除晶片内部应力的晶片处理方法。但是处理后的晶片内部的应力分布不均匀，从而使得晶片不同方向存在不同程度的翘曲。
发明内容
有鉴于此，本申请提供了一种晶片及其处理方法，以降低晶片内部应力，并使晶片内部应力分布均匀，从而使得晶片不同方向的翘曲一致。
为了解决上述技术问题，本申请采用了如下技术方案：
一种晶片处理方法，包括：
采集晶片分别在至少两个不同方向上的第一翘曲度；
根据所述晶片至少两个不同方向上的第一翘曲度，获取所述晶片在所述至少两个不同方向上的第一翘曲度差异；
当所述第一翘曲度差异不满足预设要求时，根据所述第一翘曲度差异，对晶片表面的至少部分区域进行第一掺杂，以使掺杂后的晶片不同方向的翘曲度差异满足预设要求。
可选地，所述至少两个不同方向至少包括两个相互垂直的方向。
可选地，所述对晶片表面的至少部分区域进行掺杂，具体包括：
对晶片背面的至少部分区域进行掺杂。
可选地，所述根据第一翘曲度差异，对晶片表面的至少部分区域进行掺杂之后，还包括：
采集处理后的晶片至少两个不同方向上的第二翘曲度；
根据所述处理后的晶片至少两个不同方向上的第二翘曲度，获取所述处理后的晶片至少两个不同方向上的第二翘曲度差异；
判断所述第二翘曲度差异是否满足所述预设要求，如果否，则根据所述第二翘曲度差异，对晶片表面的至少部分区域进行第二掺杂，以使所述晶片不同方向的翘曲度差异满足所述预设要求。
可选地，所述第一掺杂和所述第二掺杂的晶片表面区域至少部分重合。
可选地，所述第一掺杂和所述第二掺杂的晶片表面区域完全不重合。
可选地，所述晶片表面的至少部分区域至少包括沿着所述至少两个不同方向中的一个方向的晶片边缘区域。
一种晶片，所述晶片表面的至少部分区域掺杂有掺杂杂质，所述掺杂杂质能够使所述晶片不同方向的翘曲度差异满足预设要求。
可选地，所述晶片表面的至少部分区域包括第一局部区域和第二局部区域，所述第一局部区域和所述第二局部区域至少部分重合。
可选地，所述晶片表面的至少部分区域包括第一局部区域和第二局部区域，所述第一局部区域和所述第二局部区域完全不重合。
相较于现有技术，本申请具有以下有益效果：
基于以上技术方案可知，本申请提供的晶片处理方法中，可以根据晶片至少两个不同方向上的第一翘曲度差异，对晶片表面的至少部分区域进行掺杂，从而缩小晶片不同方向上的应力差，使得晶片内部不同区域的应力分布大致均匀，从而使得晶片不同方向的翘曲度差异满足预设要求。因此，本申请可以通过对晶片表面进行掺杂的方式改善晶片不同区域的应力分布，而且，由于掺杂的具体工艺条件是根据晶片至少两个方向上的翘曲度差异来确定的，所以，该方法能够缩小晶片不同方向上的应力差，进而改善不同晶片不同方向上的翘曲度差异，从而使得晶片不同方向的翘曲度差异满足预设要求，进而使晶片表面变得平整。
附图说明
为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本申请的部分实施例。
图1是本申请实施例提供的一种晶片处理方法流程示意图；
图2是本申请实施例提供的一种晶片表面掺杂区域示意图；
图3是本申请实施例提供的另一种晶片表面掺杂区域示意图；
图4是本申请实施例提供的另一种晶片处理方法流程示意图；
图5是本申请实施例提供的又一种晶片表面掺杂区域示意图。
具体实施方式
为了降低晶片内部应力，业界提出了一些减小或消除晶片内部应力的晶片处理方法。其中，一种处理方法是在晶片正面或背面沉积薄膜。另外一种方法是采用热处理工艺对晶片进行热处理。
其中，在晶片正面或背面沉积薄膜的方法具体包括如下步骤：
采集晶片X轴方向和Y轴方向的翘曲度；
根据晶片X轴方向和Y轴方向的翘曲度计算沉积在晶片表面上的薄膜厚度；
向晶片正面或背面沉积薄膜，该薄膜的厚度为上述计算得到的薄膜厚度；
再次采集晶片X轴方向和Y轴方向的翘曲度，以检验晶片翘曲度是否符合要求。
此外，采用热处理工艺对晶片进行热处理的方法具体包括以下步骤：
采集晶片X轴方向和Y轴方向的翘曲度；
根据晶片X轴方向和Y轴方向的翘曲度获取热处理工艺条件；
采用该热处理工艺条件对晶片进行热处理；
再次采集晶片X轴方向和Y轴方向的翘曲度，以检验晶片翘曲度是否符合要求。
在上述晶片处理方法中虽然都能够改善晶片各个方向上的应力，但是，也不能改善晶片X轴方向和Y轴方向之间的应力差，从而使得晶片不同方向存在不同程度的翘曲，而且在晶片正面或背面沉积薄膜的处理方法还存在薄膜剥离风险。另外，在晶片正面沉积薄膜的处理方法会影响后续刻蚀工艺。
为了解决上述技术问题，本申请提供了一种晶片处理方法，该方法可以根据晶片至少两个不同方向上的第一翘曲度差异，对晶片表面的至少部分区域进行掺杂，从而缩小晶片不同方向上的应力差，使得晶片内部不同区域的应力分布大致均匀，从而使得晶片不同方向的翘曲度差异满足预设要求。因此，本申请可以通过对晶片表面进行掺杂的方式改善晶片不同区域的应力分布，而且，由于掺杂的具体工艺条件是根据晶片至少两个方向上的翘曲度差异来确定的，所以，该方法能够缩小晶片不同方向上的应力差，进而改善不同晶片不同方向上的翘曲度差异，从而使得晶片不同方向的翘曲度差异满足预设要求，进而使晶片表面变得平整。
为了清楚地理解本申请的具体实施方式，下面结合附图对本申请提供的晶片处理方法进行详细描述。
请参见图1，本申请实施例提供的晶片处理方法包括以下步骤：
S101：采集晶片分别在至少两个不同方向上的第一翘曲度。
为了简化处理过程，作为示例，该至少两个不同方向可以至少包括两个相互垂直的方向。具体地，可以在晶片所在平面构建直角坐标系，该两个相互垂直的方向可以为坐标系的X轴方向和Y轴方向。
为了方便描述，本申请实施例以X轴方向和Y轴方向作为至少两个不同方向的示例进行描述。如此，S101可以具体为：
采集晶片分别在X轴方向上的第一翘曲度以及在Y轴方向上的第一翘曲度。
需要说明，晶片的翘曲是由晶片内部的应力引起的。不同的翘曲度表示了晶片内部的不同应力。
S102：根据晶片至少两个不同方向上的第一翘曲度，获取晶片在至少两个不同方向上的第一翘曲度差异。
本步骤可以具体为：根据X轴方向上的第一翘曲度和Y轴方向上的第一翘曲度，计算晶片在X轴方向和Y轴方向上的第一翘曲度差。
S103：当第一翘曲度差异不满足预设要求时，根据第一翘曲度差异，对晶片表面的至少部分区域进行第一掺杂，以使晶片不同方向的翘曲度差异满足预设要求。
需要说明，在本申请实施例中，预设要求可以为晶片不同方向上的翘曲度一致或者其差值在一定范围内，如此，可以使得晶片表面平整。
作为一示例，本步骤可以具体包括：
S1031：当第一翘曲度差异不满足预设要求时，则对该第一翘曲度差异进行仿真实验，得到晶片掺杂条件。
需要说明：当采用该得到的晶片掺杂条件对晶片进行掺杂后，晶片不同方向的翘曲度差异能够满足预设要求。
该晶片掺杂条件包括但不限于掺杂杂质种类、掺杂杂质剂量、掺杂表面区域以及深度、掺杂能量以及气氛等等。
S1032：根据晶片掺杂条件对晶片表面的至少部分区域进行第一掺杂，从而使得掺杂后的晶片不同方向的翘曲度差异满足预设要求。
需要说明，半导体器件一般制造在晶片的正面上，因此，晶片正面的性能对后续半导体器件的制造工艺及性能有很大影响。作为一示例，为了不影响后续半导体器件的制造工艺及性能，进行掺杂的晶片表面可以为晶片背面。
另外，晶片表面的至少部分区域可以为晶片表面的全部区域，也可以为其部分区域。
当掺杂的晶片表面为晶片的整个表面时，S1032可以具体为：
将晶片放置在处理室内，设置掺杂条件，然后根据该晶片掺杂条件对对晶片表面的整个区域进行第一掺杂，从而使得掺杂后的晶片不同方向的翘曲度差异满足预设要求。
当掺杂的晶片表面为晶片的部分表面时，S1032可以具体为：
首先在无需掺杂的晶片表面上形成掩模层，然后将形成有掩膜层的晶片放置在处理室内，再设置掺杂条件，最后根据该晶片掺杂条件对对晶片表面的整个区域进行第一掺杂，从而使得掺杂后的晶片不同方向的翘曲度差异满足预设要求。
作为一示例，晶片表面的部分区域可以包括一个表面局部区域，也可以包括多个表面区域，作为更具体示例，该表面局部区域可以至少包括沿着X轴方向或Y轴方向的带状区域，如图2中的区域21所示。而且，作为更具体示例，该带状区域至少可以包括沿着X轴方向或Y轴方向的晶片边缘区域，如此，可以更好地改变晶片应力，从而使得晶片不同方向的翘曲度一致，得到表面平整的晶片。
此外，当晶片表面部分区域包括多个表面局部区域时，该多个表面局部区域的分布可以相对分散和均匀，以此来较快地改变晶片应力，从而使得晶片不同方向的翘曲度一致，得到表面平整的晶片。
作为示例，当晶片表面部分区域包括两个表面局部区域时，该两个表面局部区域可以如图3所示，其分别为分布在Y轴方向的两端31和32。
以上为本申请实施例提供的晶片处理方法，在该方法中，可以根据晶片至少两个不同方向上的第一翘曲度差异，对晶片表面的至少部分区域进行掺杂，从而缩小晶片不同方向上的应力差，使得晶片内部不同区域的应力分布大致均匀，从而使得晶片不同方向的翘曲度差异满足预设要求。因此，本申请可以通过对晶片表面进行掺杂的方式改善晶片不同区域的应力分布，而且，由于掺杂的具体工艺条件是根据晶片至少两个方向上的翘曲度差异来确定的，所以，该方法能够缩小晶片不同方向上的应力差，进而改善不同晶片不同方向上的翘曲度差异，从而使得晶片不同方向的翘曲度差异满足预设要求，进而使晶片表面变得平整。
在上述实施例中，根据晶片至少两个不同方向上的第一翘曲度差异对晶片表面进行了一次掺杂。实际上，作为本申请实施例的扩展，对晶片的掺杂不限于一次掺杂，其可以根据需要设置多次掺杂。下面以两次掺杂为例进行说明。
请参见图4，本申请实施例提供的晶片处理方法包括以下步骤：
S401至S403与S101至S103相同，为了简要起见，在此不再详细描述。
S404：采集处理后的晶片至少两个不同方向上的第二翘曲度。
为了简化处理过程，S404采集的第二翘曲度对应的晶片方向可以与上述第一翘曲度对应的晶片方向相同。
因此，处理后的晶片至少两个不同方向上的第二翘曲度可以分别包括X轴方向上的第二翘曲度和Y轴方向上的第二翘曲度。
S405：根据处理后的晶片至少两个不同方向上的第二翘曲度，获取处理后的晶片至少两个不同方向上的第二翘曲度差异。
本步骤可以具体为：根据X轴方向上的第二翘曲度和Y轴方向上的第二翘曲度，计算晶片在X轴方向和Y轴方向上的第二翘曲度差。
S406：判断第二翘曲度差异是否满足预设要求，如果否，执行S407，如果是，晶片处理完成。
S407：根据第二翘曲度差异，对晶片表面的至少部分区域进行第二掺杂，以使晶片不同方向的翘曲度差异满足预设要求。
需要说明，该步骤的具体实现方式可以与上述S103相同，为了简要起见，在此不再详细描述。
此外，在本申请实施例中，第一掺杂和第二掺杂的晶片表面区域可以至少部分重合，也可以完全重合，也可以完全不重合。
作为示例，图5示出了第一掺杂的晶片表面区域为51，第二掺杂的晶片表面区域为52，该区域51和52为穿过晶片中心的两个互相垂直的带状区域，两者之间部分重合。
以上为本申请实施例提供的晶片处理方法的另一种实现方式。在该实现方式中，可以根据需要对晶片进行两次掺杂。实际上，本申请实施例对晶片的掺杂次数不做限定，其可以根据需要对晶片进行多次掺杂，最终使得晶片内部应力分布均匀，各个方向上的翘曲一致，表面平整。
基于上述实施例提供的晶片处理方法，本申请实施例还提供了一种晶片。该晶片表面的至少部分区域内掺杂有掺杂杂质，该掺杂杂质能够使晶片不同方向的翘曲度差异满足预设要求，从而使得晶片表面平整。
此外，作为本申请的一示例，掺杂有掺杂杂质的晶片表面可以为晶片表面的整个区域，也可以为其局部区域。当为晶片表面局部区域时，该局部区域可以为一个局部区域，也可以为多个局部区域。
作为一示例，当局部区域包括第一局部区域和第二局部区域时，该第一局部区域和所述第二局部区域可以至少部分重合。
作为另一示例，当局部区域包括第一局部区域和第二局部区域时，第一局部区域和第二局部区域可以完全不重合。
以上为本申请实施例提供的晶片及其处理方法的具体实现方式。

Claims (10)

1.一种晶片处理方法，其特征在于，包括：
采集晶片分别在至少两个不同方向上的第一翘曲度；
根据所述晶片至少两个不同方向上的第一翘曲度，获取所述晶片在所述至少两个不同方向上的第一翘曲度差异；
当所述第一翘曲度差异不满足预设要求时，根据所述第一翘曲度差异，对晶片表面的至少部分区域进行第一掺杂，以使掺杂后的晶片不同方向的翘曲度差异满足预设要求。
2.根据权利要求1所述的方法，其特征在于，所述至少两个不同方向至少包括两个相互垂直的方向。
3.根据权利要求1或2所述的方法，其特征在于，所述对晶片表面的至少部分区域进行掺杂，具体包括：
对晶片背面的至少部分区域进行掺杂。
4.根据权利要求1-3任一项所述的方法，其特征在于，所述根据第一翘曲度差异，对晶片表面的至少部分区域进行掺杂之后，还包括：
采集处理后的晶片至少两个不同方向上的第二翘曲度；
根据所述处理后的晶片至少两个不同方向上的第二翘曲度，获取所述处理后的晶片至少两个不同方向上的第二翘曲度差异；
判断所述第二翘曲度差异是否满足所述预设要求，如果否，则根据所述第二翘曲度差异，对晶片表面的至少部分区域进行第二掺杂，以使所述晶片不同方向的翘曲度差异满足所述预设要求。
5.根据权利要求4所述的方法，其特征在于，所述第一掺杂和所述第二掺杂的晶片表面区域至少部分重合。
6.根据权利要求4所述的方法，其特征在于，所述第一掺杂和所述第二掺杂的晶片表面区域完全不重合。
7.根据权利要求1-6任一项所述的方法，其特征在于，所述晶片表面的至少部分区域至少包括沿着所述至少两个不同方向中的一个方向的晶片边缘区域。
8.一种晶片，其特征在于，所述晶片表面的至少部分区域掺杂有掺杂杂质，所述掺杂杂质能够使所述晶片不同方向的翘曲度差异满足预设要求。
9.根据权利要求8所述的晶片，其特征在于，所述晶片表面的至少部分区域包括第一局部区域和第二局部区域，所述第一局部区域和所述第二局部区域至少部分重合。
10.根据权利要求8所述的晶片，其特征在于，所述晶片表面的至少部分区域包括第一局部区域和第二局部区域，所述第一局部区域和所述第二局部区域完全不重合。
CN201811367666.5A 2018-11-16 2018-11-16 一种晶片及其处理方法 Pending CN109473342A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811367666.5A CN109473342A (zh) 2018-11-16 2018-11-16 一种晶片及其处理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811367666.5A CN109473342A (zh) 2018-11-16 2018-11-16 一种晶片及其处理方法

Publications (1)

Publication Number Publication Date
CN109473342A true CN109473342A (zh) 2019-03-15

Family

ID=65673801

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811367666.5A Pending CN109473342A (zh) 2018-11-16 2018-11-16 一种晶片及其处理方法

Country Status (1)

Country Link
CN (1) CN109473342A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101442018A (zh) * 2007-11-21 2009-05-27 中芯国际集成电路制造(上海)有限公司 晶圆翘曲程度的检测方法
CN101849284A (zh) * 2009-03-31 2010-09-29 香港应用科技研究院有限公司 降低基板翘曲的结构
CN102194652A (zh) * 2010-03-11 2011-09-21 中芯国际集成电路制造(上海)有限公司 防止晶圆翘曲的方法以及由该方法得到的晶圆
CN103545169A (zh) * 2012-07-11 2014-01-29 上海华虹Nec电子有限公司 防止晶圆翘曲变形的方法
CN105702564A (zh) * 2016-03-29 2016-06-22 上海华力微电子有限公司 一种改善晶圆翘曲度的方法
CN106537568A (zh) * 2014-07-30 2017-03-22 三菱电机株式会社 半导体装置的制造方法及半导体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101442018A (zh) * 2007-11-21 2009-05-27 中芯国际集成电路制造(上海)有限公司 晶圆翘曲程度的检测方法
CN101849284A (zh) * 2009-03-31 2010-09-29 香港应用科技研究院有限公司 降低基板翘曲的结构
CN102194652A (zh) * 2010-03-11 2011-09-21 中芯国际集成电路制造(上海)有限公司 防止晶圆翘曲的方法以及由该方法得到的晶圆
CN103545169A (zh) * 2012-07-11 2014-01-29 上海华虹Nec电子有限公司 防止晶圆翘曲变形的方法
CN106537568A (zh) * 2014-07-30 2017-03-22 三菱电机株式会社 半导体装置的制造方法及半导体装置
CN105702564A (zh) * 2016-03-29 2016-06-22 上海华力微电子有限公司 一种改善晶圆翘曲度的方法

Similar Documents

Publication Publication Date Title
US7820549B2 (en) Layered semiconductor wafer with low warp and bow, and process for producing it
US7495347B2 (en) Ion implantation with multiple concentration levels
TW201911452A (zh) 半導體晶片背面圖案與正面圖案精確對準的方法
US3514845A (en) Method of making integrated circuits with complementary elements
TWI628734B (zh) 用於改良式磊晶晶圓平坦度之基座及用於製造半導體晶圓處理裝置之方法
CN109473342A (zh) 一种晶片及其处理方法
CN109216156B (zh) 一种背面密封晶片的方法
US20210351029A1 (en) Wafer annealing method
CN115241058B (zh) 半导体器件刻蚀方法和半导体器件的制备方法
CN102386132B (zh) 减少对准容差的方法及其在热处理工艺中的专用设备
CN109254494B (zh) 一种光学邻近修正方法
CN111883452B (zh) 一种热处理机台实际工作温度的确定方法
CN104282549B (zh) 一种背面结构的保护方法
CN104022054B (zh) 外延腔体温度监控方法
JP2010003949A (ja) 半導体集積回路装置のレイアウト検証方法
CN101996909B (zh) 半导体器件灰化制程的检测方法和电特性的检测方法
KR20010090459A (ko) 반도체 기판내의 전자 회로 구조 제조 및 검사 방법
US9484411B1 (en) Integrated circuit and a method to optimize strain inducing composites
CN110378073A (zh) 版图修正方法及装置
Kim et al. Optimized design of multi-zone junction termination extension for high voltage power devices (IGBTs)
CN105845591B (zh) 一种监测离子注入角度的方法
CN112992670B (zh) 一种用于降低硅基背封抛光片应力的方法
US20160148834A1 (en) Soi wafer fabrication method and soi wafer
CN103972145A (zh) Goi硅片制作方法、goi硅片及goi检测方法
CN116031174A (zh) 改善晶圆翘曲的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190315