CN109427937A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制造方法，该半导体元件包含：一基板，包含一基部及与该基部相接的多个特征部；一第一缓冲结构设于该基部上，且与该些特征部之间具有至少一距离；以及一半导体叠层设于该第一缓冲结构及该些特征部上。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，特别是涉及基板具有特征部的半导体元件及其制造方法。
背景技术
半导体元件包含由Ⅲ-Ⅴ族元素组成的化合物半导体，例如磷化镓(GaP)、砷化镓(GaAs)、氮化镓(GaN)，半导体元件可以为发光二极管(LED)、激光或太阳能电池等光电半导体元件或为功率装置(Power Device)。其中，LED的结构包含一p型半导体层、一n型半导体层与一活性层，活性层设于p型半导体层与n型半导体层之间，使得在一外加电场作用下，n型半导体层及p型半导体层所分别提供的电子及空穴在活性层复合，以将电能转换成光能。提升光电半导体元件的光电转换效率，实为一直以来研发人员研发的重点之一。
发明内容
本发明提供一种半导体元件，包含：一基板，包含一基部及与该基部相接的多个特征部；一第一缓冲结构设于该基部上，且与该些特征部之间具有至少一距离；以及一半导体叠层设于该第一缓冲结构及该些特征部上。
本发明另提供一种半导体元件的制造方法，包含：提供一基板，该基板包含一基部及与该基部相接的多个特征部；在该基板上形成一第一缓冲结构以覆盖该基部，该些特征部的至少一部分未覆盖有该第一缓冲结构；以及形成一半导体叠层设于该第一缓冲结构及该些特征部上。
附图说明
图1是本发明第一实施例的半导体元件的剖面示意图；
图2A是本发明第一实施例的半导体元件的部分剖面放大示意图；
图2B是本发明内容第二实施例的半导体元件的部分剖面放大示意图；
图3是本发明第一实施例的半导体元件的第一缓冲结构与基板的部分俯视示意图；
图4是本发明第三实施例的半导体元件的第一缓冲结构与基板的部分俯视示意图；
图5是本发明第一实施例的半导体元件的制造过程的部分剖面放大示意图；
图6是本发明第一实施例的半导体元件的部分剖面放大示意图；
图7是本发明第四实施例的半导体元件的部分剖面示意图；
图8是本发明第五实施例的半导体元件的第一缓冲结构、第二缓冲结构与基板的部分俯视示意图。
符号说明
101 半导体元件
1 基板
11 基部
12 特征部
121 端点
122 侧面
123 第一轮廓
2 第一缓冲结构
2S 缓冲部
2S’ 中心点
21 第二轮廓
22 侧壁
2a 第二缓冲结构
21a 第二缓冲部
21a’ 第三轮廓
211a 第一部分
212a 第二部分
3 半导体叠层
31 第一半导体层
32 第二半导体层
33 活性结构
4 电极组
41 第一电极
42 第二电极
5 反射层
H 高度
W 宽度
D 间距
θ1 第一夹角
θ2 第二夹角
d 距离
S1 第一表面
S2 第二表面
F 缓冲结构
L 虚拟延伸线
L1 第一长度
L2 第二长度
h 正六边形
T 正三角形
具体实施方式
以下实施例将伴随着附图说明本发明的概念，在附图或说明中，相似或相同的部分使用相同的标号，并且在附图中，元件的形状或厚度可扩大或缩小。需特别注意的是，图中未绘示或说明书未描述的元件，可以是熟悉此技术的人士所知的形式。
请参照图1、图2A所示，第一实施例的半导体元件100以发光元件如发光二极管或激光为例，半导体元件100包含一基板1、一第一缓冲结构2及一半导体叠层3，第一缓冲结构2位于基板1上，且半导体叠层3覆盖于第一缓冲结构2及基板1。基板1可用以支撑半导体叠层3，由此增加半导体元件100整体的机械强度；或者，基板1可以用以调整半导体叠层3的发光角度，由此增加半导体元件100的应用性，但基板1的功能可以不以此为限，例如基板1也可作为半导体叠层3的成长基板。基板1具有一第一表面S1朝向半导体叠层3及相对于第一表面S1的一第二表面S2，第二表面S2远离半导体叠层3，第一表面S1包含一基部11及多个特征部12连接于该基部11，且多个特征部12凸伸或凹陷于基部11。详言之，由剖视观之，在本发明第一实施例的半导体元件100中，多个特征部12各具有一端点121，各端点121较基部11远离基板1的第二表面S2，使特征部12相对凸伸于基部11；或者，在另一实施例中，各端点121较基部11靠近基板1的第二表面S2，使特征部12相对凹陷于基部11。基板1可以为具有单晶型(single crystalline)、多晶型(poly crystalline)或非晶型(amorphous)的材料，基部11与多个特征部12可以选择具有相同或不同的晶格面，在此并不设限。第一实施例中的半导体元件100的基板1为单晶型材料，且基部11与多个特征部12分别具有不同的晶格面，举例来说，第一实施例的半导体元件100的基板1材料为蓝宝石(sapphire)，基部11的晶格面为蓝宝石的C面(c-plane)，多个特征部12的晶格面为蓝宝石的R面(R-plane)。在本发明第一实施例中，基板1在特征部12的剖面形状大致为三角形，但不以此为限，例如基板1在特征部12的剖面形状也可以大致为弧形、四边形、多边形或不规则形等，如图2B所示，在第二实施例中，基板1在特征部12的剖面形状大致为四边形或者为梯形。在本实施例中，基板1的材料为单一化合物且均质地(homogeneous)分布在整个基板1中。详言之，在基板1的不同位置上，其材料组成几乎相同，例如基部11与特征部12的元素组成没有明显差异。
请参照图2A所示，此为本发明第一实施例的半导体元件100的部分放大剖面示意图，基部11具有一虚拟延伸线L沿着基部11朝向各特征部12延伸，虚拟延伸线L位于各特征部12的下方，且多个特征部12各具有一高度H，高度H为各特征部12的端点121与基部11的虚拟延伸线L之间的最短距离。多个特征部12各具有一侧面122设于端点121与基部11之间，且侧面122与基部11的虚拟延伸线L之间具有一第一夹角θ1。此外，多个特征部12在虚拟延伸线L的方向上各具有一宽度W，在两相邻的特征部12之间具有一间距D。高度H、宽度W及间距D的尺寸约为数十纳米至数十微米，各多个特征部12的高度H、宽度W、间距D及第一夹角θ1可以相同或不同，在此不多做限制。在第一实施例中，较佳的，多个特征部12的高度H约为1μm～3μm、宽度W约为1.5μm～5μm、间距D约为0.05μm～2μm、第一夹角θ1约为30度～150度，或者优选的第一夹角θ1约为50度～100度，且各个特征部12具有大致相同的高度H、宽度W、间距D及第一夹角θ1，然而，本发明不以此为限。在第一实施例中，如图2A所示，基部11的虚拟延伸线L的延伸方向平行于X轴；或者，如图3所示，由俯视观之，基部11具有一延伸面与X-Z平面平行，虚拟延伸线L位于延伸面上向特征部12延伸。
第一实施例中的基板1可以是一透明基板、一导电基板、一半导体基板或一绝缘基板，在此并不设限。第一实施例中的半导体叠层3可以通过有机金属化学气相沉积法(MOCVD)、分子束外延法(MBE)或氢化物气相外延法(HVPE)等外延方法成长于基板1或另一成长基板上，若是在成长基板上生成的半导体叠层3则可通过基板转移技术，将半导体叠层3接合至基板1并可选择性地移除成长基板或予以保留。另外，第一实施例中的基板1的材料可以为但并不限于透明绝缘材料如蓝宝石(Sapphire)、钻石(Diamond)、玻璃(Glass)、石英(Quartz)、压克力(Acryl)、环氧树脂(Epoxy)、氮化铝(AlN)、或者可以为透明导电氧化物(TCO)如氧化锌(ZnO)、氧化铟锡(ITO)、氧化铟锌(IZO)、氧化镓(Ga2O3)、氧化锂镓(LiGaO2)、氧化锂铝(LiAlO2)或氧化镁铝(MgAl2O4)等，或者可以为半导体材料如碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷砷化镓(GaAsP)、硒化锌(ZnSe)或磷化铟(InP)等，或者可以为金属材料如铝(Al)、铜(Cu)、钼(Mo)或钨(W)等元素或上述元素的组合。第一实施例的基板1为半导体叠层3的成长基板，多个特征部12有助于半导体叠层3成长于基板1上，并且可以减少半导体叠层3的差排密度，提升半导体叠层3的内部量子效率(Internal QuantumEfficiency)。
请继续参照图1、图2A，第一缓冲结构2设于基板1及半导体叠层3之间，第一缓冲结构2覆盖于基板1的第一表面S1上的部分区域，且第一缓冲结构2并未完全覆盖于第一表面S1，详言之，在本实施例中，第一缓冲结构2仅设于基板1的基部11上，且多个特征部12上并未设有第一缓冲结构2，但第一缓冲结构2于第一表面S1分布的位置并不以此为限，例如第一缓冲结构2可以用各种不同的上视图形部分覆盖于基板1的第一表面S1，并使一部份的第一表面S1暴露出来。另外，如图2A、图3所示，第一实施例的半导体元件100的第一缓冲结构2位于基板1的基部11上方，且第一缓冲结构2与一特征部12之间具有一距离d，较佳的，距离d不小于约10nm，例如距离d约为10～200nm，或者约为50～100nm。请参照图2A，在本实施例中，半导体元件100的第一缓冲结构2具有一侧壁22朝向特征部12，侧壁22与最接近侧壁22的特征部12之间的距离为距离d，详言之，侧壁22与基部11相接处为一端，特征部12与基部11的相接处为另一端，而两端之间的间距为距离d。除此之外，在第一实施例中，位于基部11上的第一缓冲结构2具有一第一厚度t1，第一厚度t1约为第一厚度t1较佳约为以使后续的半导体叠层3能够通过第一缓冲结构2得到较良好的外延生长品质。相较于一般以缓冲结构全面覆盖于成长基板进行外延成长的技术，第一实施例中通过以第一缓冲结构2部分覆盖于基板1的第一表面S1的方式，可改善外延成长于基板1的半导体叠层3的光电特性的均匀度(uniformity)，使得在基板1的不同区域生长的半导体叠层3具有相同或相似的光电数值，改善的光电特性可包括发光主波长、发光强度、光通量、色温、工作电压、反向击穿电压等，例如使同一片基板1的不同位置上的半导体叠层3具有近似的发光主波长而有较窄的波长分布，以简化后续分选制作工艺，并且有利于小尺寸、微缩化LED的应用。第一厚度t1可以为第一缓冲结构2的平均厚度、最大厚度或最小厚度，在第一实施例中，第一厚度t1为第一缓冲结构2的平均厚度，例如为第一缓冲结构2厚度的算术平均数(Arithmetic mean)，且在本实施例的半导体元件100中，第一厚度t1的厚度延伸方向为图2A的Y轴方向。
请参照图3所示，此为本发明第一实施例的半导体元件100的基板1及第一缓冲结构2的部分俯视示意图，第一缓冲结构2位于基部11上，且特征部12因未被第一缓冲结构2覆盖而暴露。由俯视观之，多个特征部12各具有一第一轮廓123，第一缓冲结构2具有多个第二轮廓21，各第二轮廓21在各第一轮廓123外侧且包围第一轮廓123，各第一轮廓123与相邻的第二轮廓21之间的间距即为上述第一缓冲结构2与一特征部12之间的距离d，在本实施例中，各第一轮廓123为各特征部12与基部11的相接处，第二轮廓21为第一缓冲结构2的侧壁22与基部11相接处。第一轮廓123及第二轮廓21可以为任意形状，例如于第一实施例中，任一多个特征部12的第一轮廓123大致为圆形，且第一缓冲结构2于基部11上呈现一连续分布，使第一缓冲结构2为一连续膜层且设于多个特征部12之间，且第二轮廓21大致适形地(conformably)位于第一轮廓123之外，但并不以此为限。
请参照图4所示，在本发明第三实施例中，第一缓冲结构2不连续地分布于基部11上，且第一缓冲结构2包含互相分离的多个缓冲部2S，由俯视观之，多个特征部12各具有一第一轮廓123，且多个缓冲部2S各具有第二轮廓21。在本实施例中，一缓冲部2S与相邻的特征部12之间的距离为距离d。多个特征部12与部分的基部11因未被第一缓冲结构2或缓冲部2S覆盖而暴露，其中，互相分离的数个缓冲部2S设于多个特征部12之间。在本发明一实施例中，缓冲部2S与特征部12的分布图案可包含数个缓冲部2S环绕一特征部12，如多个缓冲部2S以大致为多边形的分布方式环绕一特征部12，或者在又一实施例中，缓冲部2S与特征部12的分布图案可包含数个特征部12环绕一缓冲部2S，如多个特征部12以大致为多边形分布方式环绕一缓冲部2S，上述的多边形可以为三角形、四边形、五边形、或六边形等。而在第三实施例中，由俯视观之，缓冲部2S与特征部12的分布特征详述如下：六个缓冲部2S环绕一特征部12，且上述特征部12的端点121与环绕该特征部12的六个缓冲部2S的各中心点2S’具有大致相同的距离，该六个缓冲部2S的各中心点2S’与相邻的中心点2S’之间的虚拟连线大致形成环绕该特征部12的一正六边形h；此外，三个特征部12环绕一缓冲部2S，且上述缓冲部2S的中心点2S’与环绕该缓冲部2S的三个特征部12的各端点121也具有大致相同的距离，该三个特征部12的各端点121之间的虚拟连线大致形成环绕该缓冲部2S的一正三角形T。另外，第三实施例中展示的第二轮廓21大致呈现三角形且未包围第一轮廓123。在一实施例中，第一轮廓123与第二轮廓21之间的间距大于或等于相邻特征部12之间的间距D的二分之一。在另一个实施例中，第二轮廓21并非适形地形成于第一轮廓123外，且在半导体元件100的不同位置上，第二轮廓21与第一轮廓123之间具有不同的间距，换言之，一缓冲部2S与靠近一相邻特征部12一侧的距离较大，靠近该相邻特征部12另一侧的距离较小(图未示)。以上所述「适形地」指的是两个具有相同或相似图形的结构或轮廓，以一大一小的关系排列，较小的结构或轮廓位于较大的结构或轮廓内部，较大的结构或轮廓则包围较小的结构或轮廓，而两者(大的与小的结构或轮廓)之间的距离大致相等。
请参照图2A、图3及图5所示，第一实施例中的第一缓冲结构2可以于基板1的第一表面S1上先形成连续的一缓冲结构F同时覆盖基部11与多个特征部12(如图5所示)，接着，部分移除第一表面S1上的缓冲结构F，以形成覆盖部分第一表面S1的图案化第一缓冲结构2(如图2A、图3所示)。移除部分缓冲结构F可以通过湿蚀刻、干蚀刻或其他的方式，在此并不设限。举例而言，在本实施例中，可以将具有缓冲结构F的基板1浸泡于一蚀刻液中，通过蚀刻液的选择性蚀刻以移除位于特征部12上的缓冲结构F及基部11上方靠近特征部12的缓冲结构F，并保留在基部11上方大部分的缓冲结构F，而形成如图2A、图3所示的第一缓冲结构2；或者，在其他实施例中，在缓冲结构F上形成图案化光致抗蚀剂，然后通过曝光显影蚀刻去除部分的缓冲结构F，以完成第一缓冲结构2的制备。上述的蚀刻液可以选择为但并不限于氢氧化钾(KOH)、氢氧化钠(NaOH)、氨(NH3)等碱性液体或其他酸性、中性液体。上述的光致抗蚀剂材料可以选择为聚对羟基苯乙烯(Poly(p-vinylphenol))、聚酯丙烯酸酯(Polyester Diacrylate)、重氮衍生物(Naphthoquinone diazide derivative)、多甲酚聚合物(Nobolakresin derivative)、甲基醚丙二醇醋酸酯(Propylene glycol monomethylether acetate)、环异戊二烯(Cyclized polyisoprene)、乙苯(Ethyl benzene)、二甲苯(Xylene)、2-甲氧基-1-甲基乙基乙酸酯(2-Methoxyethyl acetate)或其他材料。缓冲结构F可以通过物理气相沉积法(Physical vapor deposition)如溅镀、蒸镀等，或者通过刮刀涂布等方式形成于基板1的第一表面S1，在此并不设限。缓冲结构F及经图案化后形成的第一缓冲结构2可以包含单晶材料、多晶材料或是非晶材料，并且在第一实施例中，缓冲结构F及第一缓冲结构2的材料为氮化镓(GaN)、氮化铝(AlN)或氮化铝镓(AlGaN)等半导体单晶材料，但不以此为限，例如在另一实施例中，半导体叠层3为通过基板转移技术接合于基板1，其中第一缓冲结构2的材料可以包含透明的高分子材料、氧化物、氮化物或氟化物等。此外，在又一实施例中，第一缓冲结构2也可非由部分移除缓冲结构F后才形成图案化结构，而是通过制作工艺参数控制(例如：缓冲结构F的沉积条件或涂布条件的控制)使第一缓冲结构2形成于部分的第一表面S1上，换言之，可省略对缓冲结构F的蚀刻制作工艺而直接在第一表面S1上形成图案化第一缓冲结构2。在第一实施例中，由于基部11与特征部12的晶面不同，因此在基部11上方与在特征部12上方形成的缓冲结构F分别具有不同的结晶性，即基部11上方的缓冲结构F的结晶度(crystallinity)可以与特征部12上方的缓冲结构F的结晶度不同，举例而言，基部11上方的缓冲结构F为单晶，特征部12上方的缓冲结构F为多晶或非晶，因此，后续对缓冲结构F进行蚀刻时，基部11上方及特征部12上方的缓冲结构F在同样的移除条件下会具有不同的移除率，而在第一实施例中，特征部12上的缓冲结构F因结晶度较低，故相对于基部11上的缓冲结构F容易被移除，因此不需通过光刻工艺(photolithography process)而可直接在蚀刻制作工艺后形成位于基部11上图形化的第一缓冲结构2。进一步地，请再参照图6所示，在第一实施例中，第一缓冲结构2的侧壁22朝向特征部12，基板1的基部11与第一缓冲结构2的侧壁22之间具有一第二夹角θ2，其中，第二夹角θ2小于90度，较佳的，第二夹角θ2可以约为10度～80度，或者约为15度～50度。
请参照图7所示，此为本发明第四实施例的半导体元件的部分放大图。第四实施例的半导体元件的各构件与构件之间的连接关系大致与第一实施例的半导体元件100相似，差异在于第四实施例的半导体元件另包含一第二缓冲结构2a设于第一表面S1的特征部12上。第二缓冲结构2a的材料可以与上述第一缓冲结构2相同或不同，在第四实施例中第二缓冲结构2a的材料为氮化镓(GaN)、氮化铝(AlN)或氮化铝镓(AlGaN)等半导体单晶材料，且与第一缓冲结构2的材料相同；具体而言，本实施例的第二缓冲结构2a如同第一缓冲结构2一般，是由缓冲结构F经图案化后形成，或者是通过制作工艺参数控制(例如沉积条件或涂布条件的控制)形成于特征部12上。在第四实施例中，第二缓冲结构2a包含多个互相分离的第二缓冲部21a，各第二缓冲部21a位于基板1的各特征部12上且与第一缓冲结构2相隔至少距离d，换言之，如图7所示，各第二缓冲部21a各具有一第三轮廓21a’，各第三轮廓21a’与第一缓冲结构2的侧壁22相隔不小于如第一实施例中所述距离d。此外，第二缓冲结构2a具有一第二厚度t2，第二厚度t2可以与位于基部11上的第一缓冲结构2的第一厚度t1相同或不同，在此不设限，然而，较佳地，在第四实施例中，第二厚度t2小于第一厚度t1，约为或者为第二厚度t2可以为第二缓冲结构2a的平均厚度、最大厚度或最小厚度，在第四实施例中，第二厚度t2为第二缓冲结构2a的平均厚度，例如为第二缓冲结构2a厚度的算术平均数(Arithmetic mean)，且各第二缓冲部21a的最大厚度、最小厚度或平均厚度的其一大致等于上述的第二厚度t2。此外，由剖视观之，如图7所示，第二缓冲部21a具有一第一部分211a及一第二部分212a分别设于特征部12的侧面122上，第一部分211a具有一第一长度L1，第二部分212a具有一第二长度L2，第一长度L1与第二长度L2可以相同或不同，在此并不设限。另外，请参照图8所示，此为本发明第五实施例的基板1、第一缓冲结构2及第二缓冲结构2a的部分俯视图，第一缓冲结构2位于基部11上，且第二缓冲结构2a位于部分的特征部12上，各第二缓冲部21a的第三轮廓21a’可以为任意形状，例如大致为圆形或是不规则形。在本实施例中，第二轮廓21及各第一轮廓123环绕各第三轮廓21a’，且第一轮廓123与第二轮廓21非适形地位于第三轮廓21a’之外，而第一轮廓123与第三轮廓21a’之间的距离非为定值，第二轮廓21与第三轮廓21a’之间的距离也非定值。或者，在又一实施例中，第二轮廓21适形地环绕于第一轮廓123外，且第一轮廓123适形地环绕于第三轮廓21a’外；在另一实施例中，第一轮廓123、第二轮廓21及第三轮廓21a’大致为以特征部12的端点121为中心的图形。
请参照图1，在第一实施例中的半导体叠层3形成于第一缓冲结构2及基板1的多个特征部12上，且由于多个特征部12并未被第一缓冲结构2覆盖，半导体叠层3与多个特征部12直接相接，进一步地，多个特征部12与基部11的至少一部份直接接触半导体叠层3；或者，如图7所示，在第四实施例中的多个特征部12的部分与基部11的部分直接接触半导体叠层3。半导体叠层3包含一第一半导体层31、一第二半导体层32及一活性结构33设于第一半导体层31及第二半导体层32之间，且活性结构33及第二半导体层32依序形成于第一半导体层31上。第一半导体层31及第二半导体层32分别具有不同的一第一导电性及一第二导电性，以分别提供电子与空穴，或者分别提供空穴与电子；活性结构33可以包含单异质结构(single heterostructure)、双异质结构(double heterostructure)或多层量子阱(multiple quantum wells)。第一半导体层31、第二半导体层32及活性结构33的材料为三五族化合物半导体，例如可以为：GaAs、InGaAs、AlGaAs、AlInGaAs、GaP、InGaP、AlInP、AlGaInP、GaN、InGaN、AlGaN、AlInGaN、AlAsSb、InGaAsP、InGaAsN、AlGaAsP等。在本发明的实施例中，若无特别说明，上述化学表示式包含「符合化学剂量的化合物」及「非符合化学剂量的化合物」，其中，「符合化学剂量的化合物」例如为三族元素的总元素剂量与五族元素的总元素剂量相同，反之，「非符合化学剂量的化合物」例如为三族元素的总元素剂量与五族元素的总元素剂量不同。举例而言，化学表示式为AlGaAs即代表包含三族元素铝(Al)及/或镓(Ga)，以及包含五族元素砷(As)，其中三族元素(铝及/或镓)的总元素剂量可以与五族元素(砷)的总元素剂量相同或相异。另外，若上述由化学表示式表示的各化合物为符合化学剂量的化合物时，AlGaAs即代表AlxGa(1-x)As，其中，0≤x≤1；AlInP代表AlxIn(1-x)P，其中，0≤x≤1；AlGaInP代表(AlyGa(1-y))1-xInxP，其中，0≤x≤1，0≤y≤1；AlGaN代表AlxGa(1-x)N，其中，0≤x≤1；AlAsSb代表AlAsxSb(1-x)，其中，0≤x≤1；InGaP代表InxGa1-xP，其中，0≤x≤1；InGaAsP代表InxGa1-xAs1-yPy，其中，0≤x≤1,0≤y≤1；InGaAsN代表InxGa1-xAs1-yNy，其中，0≤x≤1，0≤y≤1；AlGaAsP代表AlxGa1-xAs1-yPy，其中，0≤x≤1，0≤y≤1；InGaAs代表InxGa1- xAs，其中，0≤x≤1。
本发明第一实施例中的半导体元件100另包含一电极组4，由此将外界电源导入半导体叠层3中。电极组4包含第一电极41电连接于第一半导体层31与第二电极42电连接于第二半导体层32，第一电极41与第二电极42可以设于半导体叠层3的同一侧，以形成一水平式半导体元件，如图1所示，部分的第二半导体层32及部分的活性结构33被移除并暴露出第一半导体层31，第一电极41位于第一半导体层31上方，第二电极42则设于第二半导体层32上方。或者，在另一实施例中，第一电极41与第二电极42分别设于半导体叠层3的相反侧，以形成一垂直型半导体元件。电极组4的材料可以为金(Au)、银(Ag)、铂(Pt)、铜(Cu)、锡(Sn)、镍(Ni)、钛(Ti)或上述金属的合金。此外，半导体元件100还可以包含一反射层5设于基板1的第二表面S2上，以反射朝向基板1的发射光并且增加光取出效率，反射层5能够将超过95％的光反射回半导体叠层3。在一实施例中，反射层5包含一金属镜；在另一实施例中，反射层5除了金属镜外，另包含一布拉格反射镜(Distributed Bragg Reflector，简称DBR)位于基板1及金属镜之间，以形成一全方位反射镜(Omni-Directional reflector ODR)；在又一实施例中，反射层5也可仅包含布拉格反射镜而不包含金属镜。布拉格反射镜可以包含交互堆叠的低折射率层及高折射率层，其中低折射率层包含二氧化硅，高折射率层包含氧化铝(AlOx)或二氧化钛(TiO2)，金属镜可以包含金(Au)、铝(Al)、银(Ag)等金属。
本发明中的另一实施例为一种半导体元件的制造方法，包含：提供一基板1，基板1包含一基部11及与基部11相接的多个特征部12；在基板1上形成一第一缓冲结构2以覆盖基部11，并暴露多个特征部12的至少一部分(即，多个特征部12的至少一部分未覆盖有第一缓冲结构2)；以及形成一半导体叠层3设于第一缓冲结构2及多个特征部12上。进一步地，请参照图1、图2A、图5，本实施例的半导体元件的制造方法还可包含于基板1上先形成一缓冲结构F以覆盖基部11及多个特征部12，接着移除部分的缓冲结构F以暴露多个特征部12的至少一部分，并形成第一缓冲结构2，而后，再将半导体叠层3形成于第一缓冲结构2及多个特征部12上。另外，在一些实施例中，第一缓冲结构2与各特征部12之间均具有一距离d，且距离d不小于约10nm，例如距离d约为10～150nm，或者约为50～100nm。
值得注意的是，上述实施例中的第一缓冲结构2或/及第二缓冲结构2a在基板1的第一表面S1的分布及厚度，可以通过分析半导体元件100的结构得知。例如将半导体元件100沿着如图3所示的A-A’线进行剖切，接着通过能量色散X-射线光谱(EDS)针对邻近第一表面S1的位置进行元素分析，以获得第一缓冲结构2或/及第二缓冲结构2a在第一表面S1的实际分布状况。详而言之，在第一实施例中，第一缓冲结构2的材料为AlN(氮化铝)，与基板1的特征部12直接相接的半导体叠层3的材料为GaN(氮化镓)，经由EDS分析后，在基部11上方取得铝元素信号，特征部12上方则无铝元素的信号，由此得知第一缓冲结构2位于基部11，而特征部12上未设有第一缓冲结构2。或者，由于电子绕射显微镜(如：扫描电子显微镜，SEM)的影像具有含铝量辨识能力(例如：含铝量较多的结构具有较深的颜色)，因此，在上述实施例的材料选择情况上，也可通过观察半导体元件的电子显微镜影像，得到第一缓冲结构2或/及第二缓冲结构2a在第一表面S1上方的分布状况。
可理解的是，本发明所列举的各实施例仅用以说明本发明，并非用以限制本发明的范围。任何人对本发明所作显而易见的修饰或变更都不脱离本发明的精神与范围。不同实施例中相同或相似的构件，或者不同实施例中具相同标号的构件都具有相同的物理或化学特性。此外，本发明中上述的实施例在适当的情况下，是可互相组合或替换，而非仅限于所描述的特定实施例。在一实施例中详细描述的特定构件与其他构件的连接关系也可以应用于其他实施例中，且均落于如后所述的本发明的权利要求保护范围的范畴中。

Claims (10)

1.一种半导体元件，其特征在于，包含：
基板，包含基部及与该基部相接的多个特征部；
第一缓冲结构，设于该基部上，且与该些特征部之间具有至少一距离；以及
半导体叠层，设于该第一缓冲结构及该些特征部上。
2.如权利要求1所述的半导体元件，其中，该距离不小于10nm。
3.如权利要求1所述的半导体元件，其中，该第一缓冲结构包含半导体单晶材料。
4.如权利要求1所述的半导体元件，其中，该些特征部上未设有该第一缓冲结构。
5.如权利要求1所述的半导体元件，其中，该半导体叠层与该些特征部直接相接。
6.如权利要求1所述的半导体元件，其中，由俯视观之，该第一缓冲结构为连续膜层且设于该些特征部之间。
7.如权利要求1所述的半导体元件，还包含第二缓冲结构，设于该些特征部上，且该第二缓冲结构的厚度小于该第一缓冲结构的厚度。
8.如权利要求1所述的半导体元件，其中，该基板具有第一表面包含该基部及该些特征部，且该基部与该些特征部分别具有不同的晶格面。
9.一种半导体元件的制造方法，其特征在于，包含：
提供基板，该基板包含基部及与该基部相接的多个特征部；
在该基板上形成第一缓冲结构以覆盖该基部，该些特征部的至少一部分未覆盖有第一缓冲结构；以及
形成半导体叠层设于该第一缓冲结构及该些特征部上。
10.如权利要求9所述的半导体元件的制造方法，其中，该第一缓冲结构与该些特征部之间具有至少一距离。
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