CN109426518A - 单核处理器设备的并行写码方法、电子设备、存储介质 - Google Patents

单核处理器设备的并行写码方法、电子设备、存储介质 Download PDF

Info

Publication number
CN109426518A
CN109426518A CN201710757549.9A CN201710757549A CN109426518A CN 109426518 A CN109426518 A CN 109426518A CN 201710757549 A CN201710757549 A CN 201710757549A CN 109426518 A CN109426518 A CN 109426518A
Authority
CN
China
Prior art keywords
data
written
write
single core
core processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710757549.9A
Other languages
English (en)
Other versions
CN109426518B (zh
Inventor
邵元金
何红明
陈涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Chipjet Technology Co Ltd
Original Assignee
Hangzhou Chipjet Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Chipjet Technology Co Ltd filed Critical Hangzhou Chipjet Technology Co Ltd
Priority to CN201710757549.9A priority Critical patent/CN109426518B/zh
Publication of CN109426518A publication Critical patent/CN109426518A/zh
Application granted granted Critical
Publication of CN109426518B publication Critical patent/CN109426518B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Image Processing (AREA)
  • Multi Processors (AREA)

Abstract

本发明提供单核处理器设备的并行写码方法，包括步骤获取数据，数据处理，循环写入数据，本发明通过在输入输出端口发送每一位数据前对所有端口要发送的数据进行整合处理，实现对目标芯片进行并行写码；本发明还涉及电子设备与可读存储介质，用于执行单核处理器设备的并行写码方法；本发明实现对整板的目标芯片按照需求并行同时写入不同码型数据，数据无条件限制，写码速度快，写码时间接近单片写码时间，提高生产效率及生产灵活性，方便处理小数量多码型订单，减少散片比例。

Description

单核处理器设备的并行写码方法、电子设备、存储介质
技术领域
本发明涉及芯片打印耗材芯片领域，尤其涉及单核处理器设备的并行写码方法、电子设备、存储介质。
背景技术
随着对生产效率需求的提高，产业链的成熟及对耗材芯片需求的增长，利用现有的写码方法对连片芯片操作时，只能对所有芯片写入同一码型数据，针对部分芯片写入不同序列号等参数时，只能一片一片轮流操作，即为对单芯片写码操作模式的复制，写码时间长，连片芯片写入型号受限，现有的写读码操作模式及方法难以满足快速对整板芯片写入不同码型数据的需求，现有写读码设备在不拆分整板芯片的情况下只能对整板芯片同时写入同一码型，写读码效率不高，操作不灵活的问题。
发明内容
为了克服现有技术的不足，本发明的目的之一在于提供单核处理器设备的并行写码方法、电子设备、存储介质，通过在输入输出端口发送每一位数据前对所有端口要发送的数据进行整合处理，实现对整板芯片按照需求并行写入不同码型数据，写码速度快，数据无条件限制。
本发明提供单核处理器设备的并行写码方法，包括以下步骤：
获取数据，获取待写入数据包，所述待写入数据包包括若干组待写入数据，所述待写入数据包括若干位数据，所述待写入数据为目标芯片的待写入数据；
数据处理，获取所述待写入数据的当前位数据组成写入数组，获取所述写入数组的数据对应的二进制数据，获取所述二进制数据的当前位数据组成最小写码单元；
循环写入数据，将所述最小写码单元循环写入所述目标芯片，获取所述二进制数据的下一位数据组成所述最小写码单元。
进一步地，所述目标芯片与通道一一对应，所述待写入数据为所述通道对应的目标芯片的待写入数据。
进一步地，所述写入数组的元素个数与所述通道的数量相等。
进一步地，在所述步骤循环写入数据之后还包括步骤二次循环写入数据，获取所述待写入数据的下一位数据组成写入数组，将所述写入数组循环写入所述目标芯片。
进一步地，所述步骤循环写入数据具体为将所述最小写码单元赋值给数据端口寄存器，所述数据端口寄存器将所述最小写码单元发送至所述目标芯片。
进一步地，所述待写入数据的数据位数包括8位、16位和32位。
一种电子设备，包括：处理器；
存储器；以及程序，其中所述程序被存储在所述存储器中，并且被配置成由处理器执行，所述程序包括用于执行上述单核处理器设备的并行写码方法。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行上述单核处理器设备的并行写码方法。
相比现有技术，本发明的有益效果在于：
本发明提供单核处理器设备的并行写码方法，包括步骤获取数据，数据处理，循环写入数据，本发明通过在输入输出端口发送每一位数据前对所有端口要发送的数据进行整合处理，实现对目标芯片进行并行写码；本发明还涉及电子设备与可读存储介质，用于执行单核处理器设备的并行写码方法；本发明实现对整板目标芯片按照需求并行同时写入不同码型数据，数据无条件限制，写码速度快，写码时间接近单片写码时间，提高生产效率及生产灵活性，方便处理小数量多码型订单，减少散片比例。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明的单核处理器设备的并行写码方法流程图。
具体实施方式
下面，结合附图以及具体实施方式，对本发明做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
单核处理器设备的并行写码方法，如图1所示，包括以下步骤：
获取数据，获取待写入数据包，待写入数据包包括若干组待写入数据，待写入数据包括若干位数据，待写入数据为目标芯片的待写入数据，优选地，目标芯片与通道一一对应，待写入数据为通道对应的目标芯片的待写入数据，待写入数据为相同数据或不同数据，在一实施例中，目标芯片为10连片芯片，单组整板芯片的通道数量为10，通道与目标芯片一一对应，获取待写入数据包，即获取所有通道对应的目标芯片的待写入数据，待写入数据包包括10组待写入数据，按照目标芯片的顺序排列，待写入数据分别为：
DATA0＝{0x00,0x34,0x56,0x78},DATA1＝{0x11,0x34,0x56,0x78},
DATA2＝{0x22,0x34,0x56,0x78},DATA3＝{0x33,0x34,0x56,0x78},
DATA4＝{0x44,0x34,0x56,0x78},DATA5＝{0x55,0x34,0x56,0x78},
DATA6＝{0x66,0x34,0x56,0x78},DATA7＝{0x77,0x34,0x56,0x78},
DATA8＝{0x88,0x34,0x56,0x78},DATA9＝{0x99,0x34,0x56,0x78}。
数据处理，获取待写入数据的当前位数据组成写入数组A10，获取写入数组A10的数据对应的二进制数据，获取二进制数据的当前位数据组成最小写码单元H1，优选地，待写入数据的数据位数包括8位、16位和32位，优选地，写入数组A10的元素个数与通道的数量相等，M表示将写入数组A10的数据写入目标芯片需要的循环次数，如写入数组A10的元素的数据位数为8位时，则M为8，N表示单个通道待写入数据的长度，此并行写码方法为所有通道同时写入每一位数据，在一实施例中，获取待写入数据包的当前位数据组成数组A10，如首先获取DATA0、DATA1、DATA2、DATA3、DATA4、DATA5、DATA6、DATA7、DATA8和DATA9的第一位数据组合得到写入数组A10，写入数组A10的元素个数为10，写入数组A10的元素个数与单组整板芯片的通道数量相等，A10具体为：
A10＝{0x00,0x11,0x22,0x33,0x44,0x55,0x66,0x77,0x88,0x99}，计算写入数组A10的元素对应的二进制数据，获取二进制数据的当前位数据组成最小写码单元H1，如首先获取写入数组A10的每位二进制数据的最高位数据组成最小写码单元H1，H1＝(0000000011)H。
循环写入数据，将最小写码单元H1循环写入目标芯片，获取二进制数据的下一位数据组成最小写码单元H1，优选地，步骤循环写入数据具体为将最小写码单元H1赋值给数据端口寄存器，数据端口寄存器将最小写码单元H1发送至目标芯片，数据端口为与目标芯片的数据端连接的数据端口，在一实施例中，将最小写码单元H1＝(0000000011)H赋值给数据端口寄存器，数据端口寄存器将最小写码单元H1＝(0000000011)H发送至目标芯片，然后获取每位元素的下一位二进制数据组成最小写码单元H1，将最小写码单元H1循环写入目标芯片，重复此步骤，循环M次，直至写入数组A10的数据全部发送至目标芯片，即每个通道发送完一个字节的数据。
在一实施例中，优选地，在步骤循环写入数据之后还包括步骤二次循环写入数据，获取待写入数据的下一位数据组成写入数组A10，将写入数组A10循环写入目标芯片，循环N次，完成DATA0、DATA1、DATA2、DATA3、DATA4、DATA5、DATA6、DATA7、DATA8和DATA9的第一位数据写入目标芯片后，获取DATA0、DATA1、DATA2、DATA3、DATA4、DATA5、DATA6、DATA7、DATA8和DATA9的第二位数据组合得到写入数组A10，计算写入数组A10的数据对应的二进制数据，获取二进制数据的相同位置数据组成最小写码单元H1，将最小写码单元H1循环写入目标芯片，重复此步骤，直至每个通道的待写入数据均写入对应的目标芯片。
一种电子设备，包括：处理器；存储器；以及程序，其中程序被存储在存储器中，并且被配置成由处理器执行，程序包括用于执行上述单核处理器设备的并行写码方法；一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行上述单核处理器设备的并行写码方法。
本发明提供单核处理器设备的并行写码方法，包括步骤获取数据，数据处理，循环写入数据，本发明通过在输入输出端口发送每一位数据前对所有端口要发送的数据进行整合处理，实现对单核处理器设备进行并行写码；本发明还涉及电子设备与可读存储介质，用于执行单核处理器设备的并行写码方法；本发明实现对整板芯片按照需求并行写入不同码型数据，数据无条件限制，写码速度快，写码时间接近单片写码时间，提高生产效率及生产灵活性，方便处理小数量多码型订单，减少散片比例。
以上，仅为本发明的较佳实施例而已，并非对本发明作任何形式上的限制；凡本行业的普通技术人员均可按说明书附图所示和以上而顺畅地实施本发明；但是,凡熟悉本专业的技术人员在不脱离本发明技术方案范围内，利用以上所揭示的技术内容而做出的些许更动、修饰与演变的等同变化，均为本发明的等效实施例；同时,凡依据本发明的实质技术对以上实施例所作的任何等同变化的更动、修饰与演变等，均仍属于本发明的技术方案的保护范围之内。

Claims (8)

1.单核处理器设备的并行写码方法，其特征在于包括以下步骤：
获取数据，获取待写入数据包，所述待写入数据包包括若干组待写入数据，所述待写入数据包括若干位数据，所述待写入数据为目标芯片的待写入数据；
数据处理，获取所述待写入数据的当前位数据组成写入数组，获取所述写入数组的数据对应的二进制数据，获取所述二进制数据的当前位数据组成最小写码单元；
循环写入数据，将所述最小写码单元循环写入所述目标芯片，获取所述二进制数据的下一位数据组成所述最小写码单元。
2.如权利要求1所述的单核处理器设备的并行写码方法，其特征在于：所述目标芯片与通道一一对应，所述待写入数据为所述通道对应的目标芯片的待写入数据。
3.如权利要求2所述的单核处理器设备的并行写码方法，其特征在于：所述写入数组的元素个数与所述通道的数量相等。
4.如权利要求1所述的单核处理器设备的并行写码方法，其特征在于：在所述步骤循环写入数据之后还包括步骤二次循环写入数据，获取所述待写入数据的下一位数据组成写入数组，将所述写入数组循环写入所述目标芯片。
5.如权利要求1所述的单核处理器设备的并行写码方法，其特征在于：所述步骤循环写入数据具体为将所述最小写码单元赋值给数据端口寄存器，所述数据端口寄存器将所述最小写码单元发送至所述目标芯片。
6.如权利要求1所述的单核处理器设备的并行写码方法，其特征在于：所述待写入数据的数据位数包括8位、16位和32位。
7.一种电子设备，其特征在于包括：处理器；
存储器；以及程序，其中所述程序被存储在所述存储器中，并且被配置成由处理器执行，所述程序包括用于执行权利要求1-6任意一项所述的方法。
8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于：所述计算机程序被处理器执行如权利要求1-6任意一项所述的方法。
CN201710757549.9A 2017-08-29 2017-08-29 单核处理器设备的并行写码方法、电子设备、存储介质 Active CN109426518B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710757549.9A CN109426518B (zh) 2017-08-29 2017-08-29 单核处理器设备的并行写码方法、电子设备、存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710757549.9A CN109426518B (zh) 2017-08-29 2017-08-29 单核处理器设备的并行写码方法、电子设备、存储介质

Publications (2)

Publication Number Publication Date
CN109426518A true CN109426518A (zh) 2019-03-05
CN109426518B CN109426518B (zh) 2021-02-19

Family

ID=65503658

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710757549.9A Active CN109426518B (zh) 2017-08-29 2017-08-29 单核处理器设备的并行写码方法、电子设备、存储介质

Country Status (1)

Country Link
CN (1) CN109426518B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1491385A (zh) * 2001-08-14 2004-04-21 ���ܿ���ϵͳ���޹�˾ 随选vcd系统和方法
CN101582058A (zh) * 2009-06-10 2009-11-18 华为技术有限公司 一种访问寄存器的方法和装置
US7941647B2 (en) * 1999-01-28 2011-05-10 Ati Technologies Ulc Computer for executing two instruction sets and adds a macroinstruction end marker for performing iterations after loop termination
CN102483697A (zh) * 2009-07-21 2012-05-30 中村维男 无存储器瓶颈的低能耗高速计算机
CN102541749A (zh) * 2011-12-31 2012-07-04 中国科学院自动化研究所 多粒度并行存储系统
US8949852B2 (en) * 2009-06-29 2015-02-03 Oracle America, Inc. Mechanism for increasing parallelization in computer programs with read-after-write dependencies associated with prefix operations
US9081501B2 (en) * 2010-01-08 2015-07-14 International Business Machines Corporation Multi-petascale highly efficient parallel supercomputer
CN204679031U (zh) * 2015-05-16 2015-09-30 广州市明森机电设备有限公司 一种塔式写芯片装置的写芯片单元位置检测装置
CN105607939A (zh) * 2015-12-30 2016-05-25 漳州科能电器有限公司 一种烧录系统及其烧录方法
CN105807211A (zh) * 2016-05-11 2016-07-27 上海华虹宏力半导体制造有限公司 个性化值快速写入方法以及集成电路测试方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7941647B2 (en) * 1999-01-28 2011-05-10 Ati Technologies Ulc Computer for executing two instruction sets and adds a macroinstruction end marker for performing iterations after loop termination
CN1491385A (zh) * 2001-08-14 2004-04-21 ���ܿ���ϵͳ���޹�˾ 随选vcd系统和方法
CN101582058A (zh) * 2009-06-10 2009-11-18 华为技术有限公司 一种访问寄存器的方法和装置
US8949852B2 (en) * 2009-06-29 2015-02-03 Oracle America, Inc. Mechanism for increasing parallelization in computer programs with read-after-write dependencies associated with prefix operations
CN102483697A (zh) * 2009-07-21 2012-05-30 中村维男 无存储器瓶颈的低能耗高速计算机
US9081501B2 (en) * 2010-01-08 2015-07-14 International Business Machines Corporation Multi-petascale highly efficient parallel supercomputer
CN102541749A (zh) * 2011-12-31 2012-07-04 中国科学院自动化研究所 多粒度并行存储系统
CN204679031U (zh) * 2015-05-16 2015-09-30 广州市明森机电设备有限公司 一种塔式写芯片装置的写芯片单元位置检测装置
CN105607939A (zh) * 2015-12-30 2016-05-25 漳州科能电器有限公司 一种烧录系统及其烧录方法
CN105807211A (zh) * 2016-05-11 2016-07-27 上海华虹宏力半导体制造有限公司 个性化值快速写入方法以及集成电路测试方法

Also Published As

Publication number Publication date
CN109426518B (zh) 2021-02-19

Similar Documents

Publication Publication Date Title
Ozfatura et al. Speeding up distributed gradient descent by utilizing non-persistent stragglers
CN106796533A (zh) 自适应地选择执行模式的系统和方法
CN102244520B (zh) 一种卷积码编码参数的盲识别方法
CN102075430A (zh) 深度报文检测dfa状态转移表的压缩与报文匹配方法
CN109411380A (zh) 一种存储介质及晶圆级集成电路电学参数的测试方法
Cao et al. Currency recognition modeling research based on BP neural network improved by gene algorithm
CN112149815A (zh) 用于大规模类脑计算网络的种群聚类及种群路由方法
CN105373930B (zh) 应用于溯源系统的rfid标签估算方法和装置
CN114936681A (zh) 一种基于深度学习的碳排放预测方法
CN109426518A (zh) 单核处理器设备的并行写码方法、电子设备、存储介质
CN109740634A (zh) 分类模型训练方法和终端设备
Dong et al. Automatic generation of software test cases based on improved genetic algorithm
CN104243095A (zh) 一种卷积码与线性分组码的码字类型盲识别方法
CN105718429B (zh) 巡检报告生成的方法及装置
CN102780766A (zh) 面向云制造的设计服务资源跨域组建方法
CN115733780B (zh) 基于柔性以太网的动态自适应方法、系统、设备及介质
Westerlund A sequential test for pair-wise convergence in Chinese provincial income
CN103475379B (zh) 一种ldpc编码方法
CN114781598A (zh) 一种基于分层神经网络分布式训练的故障预测方法
CN114580630A (zh) 用于ai芯片设计的神经网络模型训练方法及图形分类方法
Hu et al. A classification surrogate model based evolutionary algorithm for neural network structure learning
CN204046619U (zh) 一种多通道分组定时器
CN104168150A (zh) 一种多通道任意定时器
CN109948782A (zh) 一种基于神经网络的多目标识别优化方法
Xiao et al. Common knowledge based transfer learning for traffic classification

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: 12th Floor, Huachuang Building, No. 511 Jianye Road, Binjiang District, Hangzhou City, Zhejiang Province, 310052

Patentee after: Hangzhou Qijie Technology Co.,Ltd.

Country or region after: China

Address before: Room 421, floor 4, building 1, No. 1180 Bin'an Road, Binjiang District, Hangzhou City, Zhejiang Province

Patentee before: HANGZHOU CHIPJET TECHNOLOGY Co.,Ltd.

Country or region before: China

CP03 Change of name, title or address