CN109346458A - 高k介电层及其形成方法、应用其的电容器结构 - Google Patents
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Abstract
本发明提供一种高K介电层的形成方法,所述高K介电层包括至少一种高K介电材料,所述高K介电材料的形成方法包括:提供基板;通入氧源前驱体处理所述基板的表面;及通入第一气体和第二气体沉积于处理后的所述基板表面,形成所述高K介电材料;其中通入的所述第二气体占所述第一气体和第二气体总量的4~49at.%,第二气体的原子半径小于第一气体的原子半径。通过该方法形成的高K介电层应用到电容器结构中可同时满足高电容值与低漏电流的要求。
Description
技术领域
本发明涉及半导体领域,具体涉及一种高K介电层及其形成方法、应用其的电容器结构。
背景技术
动态随机存储器(Dynamic Random Access Memory,DRAM)是计算机中常用的半导体存储器件,由许多重复的存储单元组成。为了保持数据,DRAM使用电容存储。随着DRAM单元数组上的储存电容区域(storage capacitor area)的微缩,其电容值(Capacitance)会以微缩尺寸平方的速度下降,维持电荷于电容的记忆数据时间以指数函数的方式下降,功率消耗增加。
为了增大电容器的容量,需要使用介电常数较大的材料。现行的高K介电层主要有氧化锆、氧化铪等。然而,随着DRAM组件尺寸不断的微缩,这些材料已无法满足次世代DRAM组件所要求的高电容值与低漏电流的规范。近期研究的新型多成分高K介电常数材料,例如钛酸锶(SrTiO3,STO)、钛酸锶钡(BaSrTiO3,BST)等虽然具有极高的高K介电常数及较大的电容值,但其严重的漏电流性质及较差的热稳定性,仍难以适用于实际工业应用中。
因此,亟需一种新的高K介电层,以解决现有技术中存在的种种问题。
需注意的是,前述背景技术部分公开的信息仅用于加强对本发明的背景理解,因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的是提供一种高K介电层其形成方法、应用其的电容器结构及半导体存储器件,通过对该电容器结构中的介电层掺杂特定元素从而得到可低温结晶的高K介电常数结晶态介电层,且同时可满足高电容值与低漏电流的要求。该电容器结构制备工艺简单,可应用于半导体存储器件中,例如动态随机存储器(DRAM)中,适用于大规模工业生产。
为了实现上述目的,本发明采用如下技术方案:
本发明提供一种高K介电层的形成方法,所述高K介电层包括至少一种高K介电材料,所述高K介电材料的形成方法包括:
提供基板;
通入氧源前驱体处理所述基板的表面;及
通入第一气体和第二气体沉积于处理后的所述基板表面,形成所述高K介电材料;
其中通入的所述第二气体占所述第一气体和第二气体总量的4~49at.%,第二气体的原子半径小于第一气体的原子半径。
根据本发明的一个实施方式,所述第一气体选自钇、铪、钽中的一种或多种,所述第二气体选自锆、铪、钛、铌、硅、铝、锗中的一种或多种。
根据本发明的一个实施方式,采用原子层沉积法或低压化学气相沉积法沉积形成所述高K介电材料。
根据本发明的一个实施方式,在200~400℃的温度下,0.1~2torr的压力下沉积形成所述高K介电材料。
根据本发明的一个实施方式,所述基板材料选自氮化钛和/或氮化钽。
根据本发明的一个实施方式,所述高K介电层的介电常数K的取值范围为10<K<100。
本发明还提供一种电容器结构,包括:
下电极层;
高K介电层,所述高K介电层覆盖于所述下电极层的表面;
上电极层,所述上电极层覆盖于所述高K介电层的表面;
其中,所述高K介电层采用上述方法形成。
根据本发明的一个实施方式,所述高K介电层的厚度为4~10nm。
根据本发明的一个实施方式,所述下电极层和所述上电极层的材料选自氮化钛和/或氮化钽。
根据本发明的一个实施方式,还包括电容器支撑骨架结构,所述下电极层覆盖于所述电容器支撑骨架结构表面。
本发明还提供一种上述电容器结构的形成方法,包括:
提供下电极层;
形成高K介电层于所述下电极层的表面;
形成上电极层于所述高K介电层的表面;
其中,所述高K介电层的形成方法采用上述的方法形成。
本发明还提供一种半导体存储器件,包括上述的电容器结构。
根据上述技术方案的描述可知,本发明的有益效果在于:
本发明提供了一种高K介电材料及其形成方法,通过在形成过程中掺杂特定元素可达到介电层低温结晶的目的,从而获得较高介电常数的稳定结晶态介电层,且通过改善介电层中的原子排列结构有效抑制了漏电流的穿隧行为,进而同时满足了高电容值与低漏电流的要求。应用该高K介电层的电容器结构可应用于各种半导体存储器件中,例如动态随机存储器(DRAM)中,制备方法简单,可适用于大规模工业生产。
附图说明
为了让本发明实施例能更容易理解,以下配合所附附图作详细说明。应该注意,根据工业上的标准范例,各个部件未必按照比例绘制,且仅用于图示说明的目的。实际上,为了让讨论清晰易懂,各个部件的尺寸可以被任意放大或缩小。
图1为本发明一个实施方式的高K介电层的形成工艺流程图;
图2-图4示出本发明一个实施方式的形成高K介电层的工艺各阶段示意图;
图5-图7示出本发明一个实施方式的电容器结构的工艺各阶段示意图;
图8为本发明一个实施方式的电容器结构的剖视示意图;
图9为本发明的另一个实施方式的电容器结构剖视示意图;
图10-图12示出本发明一个实施方式的电容器结构形成工艺各阶段的剖视图;
图13示出了本发明一个实施方式的沉积硼(B)掺杂的硅锗(SiGe)及硼(B)掺杂的多晶硅(poly)材料于上电极层表面后的结构示意图;
图14示出了本发明一个实施方式的沉积金属钨层于硼掺杂的多晶硅材料上后的结构示意图;
图15示出了本发明一个实施方式的沉积氧化硅(SiO2)于金属钨层上后的结构示意图。
其中,附图标记说明如下:
000:基板
100,200:电容器支撑骨架结构
10,101,201:下电极层
102,202:高K介电层
20,103,203:上电极层
I:第一介电材料层
II:第二介电材料层
II:第三介电材料层
A:第一气体
B:第二气体
104:硼掺杂的硅锗层
105:硼掺杂的多晶硅层
106:金属钨层
107:二氧化硅层
具体实施方式
以下内容提供了许多不同实施例或范例,以实现本发明实施例的不同部件。以下描述组件和配置方式的具体范例,以简化本发明实施例。当然,这些仅仅是范例,而非意图限制本发明实施例。本发明实施例可在各个范例中重复参考标号和/或字母。此重复是为了简化和清楚的目的,其本身并非用于指定所讨论的各个实施例和/或配置之间的关系。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本发明的概念。
在本发明实施例中形成一部件在另一部件上、连接至另一部件、和/或耦接至另一部件,其可包含形成此部件直接接触另一部件的实施例,并且也可包含形成额外的部件介于这些部件之间,使得这些部件不直接接触的实施例。再者,为了容易描述本发明实施例的一个部件与另一部件之间的关系,在此可以使用空间相关用语,举例而言,“较低”、“较高”、“水平”、“垂直”、“在…上方”、”之上”、“在…下方”、“在…底下”、”向上”、”向下”、”顶部”、”底部”等衍生的空间相关用语(例如“水平地”、“垂直地”、”向上地”、”向下地”等)。这些空间相关用语意欲涵盖包含这些部件的装置的不同方位。
本领域技术人员可知,一般地,高K介电常数材料例如氧化锆(ZrOX)、氧化铪(HfOx)等在较低温的制程温度下易形成稳定的单斜方晶态(Monoclinic)结构,随着电容器制备过程中温度的增加会高温相变化而形成四方晶态(Tetragonal)结构和立方晶态(Cubic)结构,后两者介电常数相较于Monoclinic均比较高,但较高的制程温度会影响到电容器的整体性能。本发明意外地发现,将ZrOX掺杂进入比其金属元素原子半径大的介电材料氧化钇(Y2O3)中,可改变结晶活化能,有效降低介电材料相转变为Tetragonal或Cubic结晶态时所需的温度,进而提高K介电材料的介电常数。此外,通过在介电材料中掺入原子半径小于介电材料金属元素的原子半径的掺杂剂,不仅获得较高介电常数(K值)的稳定结晶态介电材料,且通过改善介电材料中的原子排列结构有效抑制了漏电流的穿隧行为,进而同时满足了高电容值与低漏电流的要求。
本发明的第一个方面是提供一种高K介电层的形成方法,所述高K介电层包括至少一种高K介电材料,其中,图1为本发明一个实施方式的高K介电层的形成工艺流程图。如图1所示,包括:
提供一基板;
通入氧源前驱体处理所述基板的表面;及
通入第一气体和第二气体沉积于处理后的所述基板表面,即在所述基板表面形成所述高K介电材料;
其中通入的所述第二气体占所述第一气体和第二气体总量的4~49at.%,第二气体的原子半径小于第一气体的原子半径。所述氧源前驱体包括但不限于O2等离子体、H2O、O2、N2O或H2O2等。
在一些实施例中,所述第一气体选自钇(Y)、铪(Hf)、钽(Ta)中的一种或多种,所述第二气体选自锆(Zr)、铪(Hf)、钛(Ti)、铌(Nb)、硅(Si)、铝(Al)、锗(Ge)中的一种或多种。优选第一气体为钇(Y),第二气体为锆(Zr)。
图2-图4示出本发明一个实施方式的形成高K介电层的工艺各阶段示意图;具体地,如图2所示,以基板000的外表面为例,其置于反应腔室内并向其中通入氧源前驱体,通过化学吸附在基板000上形成带有“羟基”(-OH)基团的表面;如图3所示,当形成-OH表面后,先后向反应腔室通入第一气体A(例如钇)和第二气体B(例如锆),其分别与基板表面的“-OH”反应,多次循环上述步骤,最终形成稳定的具有高介电常数的结晶态介电层,即掺杂有锆的氧化钇结晶态介电层(见图4)。
在一些实施例中,采用原子层沉积法(ALD)或低压化学气相沉积法(LPCVD)沉积形成所述高K介电材料。其中反应腔室不限于单片式或批次式反应腔。
在一些实施例中,在200~400℃的温度下,0.1~2torr的压力下沉积形成所述高K介电层。即采用本发明的方法可在较低温的制程温度下进行,从而有利于电容器的性能提高。
在一些实施例中,所述基板材料包括但不限于氮化钛、氮化钽等。
通过上述形成方法形成的高K介电层的介电常数K的取值范围为10<K<100。
本发明还提供一种电容器结构,包括:
下电极层;
高K介电层,所述高K介电层覆盖于所述下电极层的表面;
上电极层,所述上电极层覆盖于所述高K介电层的表面;
其中,所述高K介电层采用本发明的方法形成。
在一些实施例中,下电极层的材料包括但不限于氮化钛(TiN)、氮化钽(TaN)等。下电极层的厚度约为5~15nm,但不限于此,以本领域普通技术人员能够实现为准。
在一些实施例中,所述高K介电层的厚度为4~10nm。
在一些实施例中,上电极层的材料与下电极层的材料一致,包括但不限于氮化钛(TiN)、氮化钽(TaN)等,上电极层的厚度约为5~15nm,但不限于此,以本领域普通技术人员能够实现为准。
图5-图7示出本发明一个实施方式的电容器结构的工艺各阶段示意图,如图5所示,首先提供一氮化钛下电极层10作为基板,然后将该下电极层10置于反应腔室中进行沉积形成高K介电层(如图6所示),该高K介电层包括多种高K介电材料层,即第一介电材料层I、第二介电材料层II和第三介电材料层III,其中该第一介电材料层I和第三介电材料层III采用前述方法制备,例如为掺杂有锆的氧化钇高K介电层,第二介电材料层II为普通介电材料,例如氧化铝(Al2O3)。然后如图7所示,再在形成的高K介电层上形成上电极层20,即得所述电容器结构。
在一些实施例中,本发明的电容器结构还包括电容器支撑骨架结构。即该电容器结构包括:
电容器支撑骨架结构;
下电极层,所述下电极层覆盖于所述电容器支撑骨架结构表面;
高K介电层,所述高K介电层覆盖于所述下电极层背向于所述电容器支撑骨架结构一侧的表面;该高K介电层如前所述,可以为一种高K介电材料,也可以包括两种或两种以上的高K介电材料。
上电极层,所述上电极层覆盖于所述高K介电层背向于所述电容器支撑骨架结构一侧的表面;即在高K介电层的外表面上形成上电极层。
其中,高K介电层采用本发明方法制备的高K介电层。
具体地,图8为本发明一个实施方式的电容器结构的剖视示意图。结合图8所示,该电容器结构为一堆叠式双面柱状型电容(Double side container),包括:
电容器支撑骨架结构100,用于形成并固定后续形成的电容柱,其中所述电容器支撑骨架结构的材料包括但不限于氮化硅(SiN);
下电极层101,该下电极层101覆盖于所述电容器支撑骨架结构100表面;高K介电层102,所述高K介电层102覆盖于所述下电极层101的外表面,即覆盖于所述下电极层101背向于所述电容器支撑骨架结构100的一侧的表面;该高K介电层102的材料为掺杂锆的氧化钇,其中锆的含量为4~49at.%(原子数百分含量)。
上电极层103,覆盖于所述高K介电层102的外表面,即高K介电层102设于下电极层101和上电极层103之间。
本发明的电容器结构的高K介电层还可以具有多种高K介电材料。图9为本发明的另一实施方式的电容器结构的剖面示意图,如图9所示该电容器结构,包括:
电容器支撑骨架结构200;
下电极层201,该下电极层201覆盖于所述电容器支撑骨架结构200表面;
高K介电层202,所述高K介电层202覆盖于所述下电极层201的外表面,即覆盖于所述下电极层201背向于所述电容器支撑骨架结构200的一侧的表面。其中该高K介电层包括如图5所示的三种高K介电材料层,即第一介电材料层I、第二介电材料层II和第三介电材料层III,其中该第一介电材料层I和第三介电材料层III采用前述方法制备,例如为掺杂有锆的氧化钇高K介电层,第二介电材料层II为普通介电材料层,例如氧化铝(Al2O3)。
上电极层203,该上电极层203覆盖于所述高K介电层202的外表面;
本发明又提供上述电容器结构的形成方法,包括:
提供电容器支撑骨架结构;
形成下电极层于所述电容器支撑骨架结构表面;
形成高K介电层于所述下电极层背向于所述电容器支撑骨架结构一侧的表面;
形成上电极层于所述高K介电层背向于所述电容器支撑骨架结构一侧的表面;
其中,所述高K介电层的形成方法采用前述形成方法形成,例如,在下电极层表面沉积所述高K介电层的方法包括:
通入氧源前驱体处理所述下电极层的背向于所述电容器支撑骨架结构一侧的表面,即相对暴露于空气一侧的外表面;
通入第一气体和第二气体沉积于处理后的所述下电极层表面,即得所述介电层,其中通入的所述第二气体占所述第一气体和第二气体总量的4~49at.%,第二气体的原子半径小于第一气体的原子半径。
在一些实施例中,所述第一气体选自钇、铪、钽中的一种或多种,所述第二气体选自锆、铪、钛、铌、硅、铝、锗中的一种或多种。
通过上述方法,即可形成具有高介电常数的堆叠式双面柱状型电容器结构(Double side container)。
具体地,图10-图12示出本发明一个实施方式的电容器结构形成工艺各阶段的剖视图;结合图10-图12所示,该电容器结构的形成方法包括:
提供一电容器支撑骨架结构100;
沉积下电极层101于所述电容器支撑骨架结构100表面;
然后在所述下电极层101的外表面,即背向于所述电容器支撑骨架结构一侧的表面,形成高K介电层102;
之后,形成上电极层103于高K介电层102背向于所述电容器支撑骨架结构一侧的表面。
在一些实施例中,还可以在所述下电极层的外表面沉积多种高K介电材料形成所述高K介电层。例如,形成图9所示的电容器结构。
进一步地,在本发明的另一个实施方式中,还包括在图12所示电容器结构的上电极层的极板上继续进行沉积工艺。图13示出了本发明一个实施方式的沉积硼掺杂的硅锗(B-dope Si-Ge)层104及硼掺杂的多晶硅(B-dope Poly)层105于上电极层表面后的结构示意图;图14示出了本发明一个实施方式的沉积金属钨(W)层106于硼掺杂的多晶硅材料上后的结构示意图;图15示出了本发明一个实施方式的沉积氧化硅(SiO2)层107于金属钨层106上后的结构示意图。
本发明的又提供一种半导体存储器件,包括上述的电容器结构。例如,可将本发明的电容器结构应用于动态随机存储器(Dynamic Random Access Memory,DRAM),满足其电容存储需求。
本领域技术人员应当注意的是,本发明所描述的实施方式仅仅是示范性的,可在本发明的范围内作出各种其他替换、改变和改进。因而,本发明不限于上述实施方式,而仅由权利要求限定。
Claims (12)
1.一种高K介电层的形成方法,所述高K介电层包括至少一种高K介电材料,所述高K介电材料的形成方法包括:
提供基板;
通入氧源前驱体处理所述基板的表面;及
通入第一气体和第二气体沉积于处理后的所述基板表面,形成所述高K介电材料;
其中通入的所述第二气体占所述第一气体和第二气体总量的4~49at.%,第二气体的原子半径小于第一气体的原子半径。
2.根据权利要求1所述的形成方法,其特征在于,所述第一气体选自钇、铪、钽中的一种或多种,所述第二气体选自锆、铪、钛、铌、硅、铝、锗中的一种或多种。
3.根据权利要求1所述的形成方法,其特征在于,采用原子层沉积法或低压化学气相沉积法沉积形成所述高K介电材料。
4.根据权利要求3所述的形成方法,其特征在于,在200~400℃的温度下,0.1~2torr的压力下沉积形成所述高K介电材料。
5.根据权利要求1所述的形成方法,其特征在于,所述基板材料选自氮化钛和/或氮化钽。
6.根据权利要求1所述的形成方法,其特征在于,所述高K介电层的介电常数K的取值范围为10<K<100。
7.一种电容器结构,包括:
下电极层;
高K介电层,所述高K介电层覆盖于所述下电极层的表面;
上电极层,所述上电极层覆盖于所述高K介电层的表面;
其中,所述高K介电层采用权利要求1~6中任一项所述的方法形成。
8.根据权利要求7所述的电容器结构,其特征在于,所述高K介电层的厚度为4~10nm。
9.根据权利要求7所述的电容器结构,其特征在于,所述下电极层和所述上电极层的材料选自氮化钛和/或氮化钽。
10.根据权利要求7~9中任一项所述的电容器结构,其特征在于,还包括电容器支撑骨架结构,所述下电极层覆盖于所述电容器支撑骨架结构表面。
11.一种权利要求7~9中任一项所述的电容器结构的形成方法,包括:
提供下电极层;
形成高K介电层于所述下电极层的表面;
形成上电极层于所述高K介电层的表面;
其中,所述高K介电层的形成方法采用权利要求1~6中任一项所述的方法形成。
12.一种半导体存储器件,其特征在于,包括权利要求7~10中任一项所述的电容器结构。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113517273A (zh) * | 2020-04-09 | 2021-10-19 | 长鑫存储技术有限公司 | 电容器阵列结构及其制备方法和半导体存储器件 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107437538A (zh) * | 2016-05-26 | 2017-12-05 | 台湾积体电路制造股份有限公司 | 集成电路、垂直金属‑绝缘体‑金属电容器及其制造方法 |
CN107527806A (zh) * | 2017-09-29 | 2017-12-29 | 睿力集成电路有限公司 | 介电薄膜、介电层结构及制作方法 |
CN108511424A (zh) * | 2018-05-30 | 2018-09-07 | 睿力集成电路有限公司 | 集成电路电容器及其制造方法、半导体器件 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107437538A (zh) * | 2016-05-26 | 2017-12-05 | 台湾积体电路制造股份有限公司 | 集成电路、垂直金属‑绝缘体‑金属电容器及其制造方法 |
CN107527806A (zh) * | 2017-09-29 | 2017-12-29 | 睿力集成电路有限公司 | 介电薄膜、介电层结构及制作方法 |
CN108511424A (zh) * | 2018-05-30 | 2018-09-07 | 睿力集成电路有限公司 | 集成电路电容器及其制造方法、半导体器件 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113517273A (zh) * | 2020-04-09 | 2021-10-19 | 长鑫存储技术有限公司 | 电容器阵列结构及其制备方法和半导体存储器件 |
CN113517273B (zh) * | 2020-04-09 | 2023-09-22 | 长鑫存储技术有限公司 | 电容器阵列结构及其制备方法和半导体存储器件 |
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Legal Events
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---|---|---|---|
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20190215 |