CN109326574B - 衬底结构、包含衬底结构的半导体封装和其制造方法 - Google Patents

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Abstract

一种衬底结构包含介电层、第一电路层、至少一个导电结构和第一保护层。所述第一电路层邻近于所述介电层的第一表面。所述导电结构包含第一部分和第二部分。所述第一部分位在所述第一电路层上。所述第一保护层位在所述介电层上且接触所述导电结构的所述第一部分的侧壁的至少一部分。所述第一电路层与所述导电结构一体地形成。

Description

衬底结构、包含衬底结构的半导体封装和其制造方法
技术领域
本发明涉及一种衬底结构、一种半导体封装和一种制造方法，且涉及一种包含嵌入式迹线衬底(embedded trace substrate,ETS)的衬底结构、一种包含所述衬底结构的半导体封装和一种用于制造所述衬底结构的方法。
背景技术
半导体芯片可与大量电子组件整合以实现强电气性能。因此，半导体芯片具备大量输入/输出(input/output,I/O)连接。为了实施使用具有大量I/O连接的半导体芯片的半导体封装，可对应地将半导体芯片和半导体封装制造得较大。因此，制造成本可能对应地较高。或者，为了使半导体封装保持较小同时实施具有大量I/O连接的半导体芯片，可对应地将用于携载半导体芯片的半导体衬底的接合衬垫(bonding pad)密度制造得较大。然而，在此类实施方案中，接合衬垫上的焊料(solder)之间的桥接(bridge)的形成可能是需要关注的问题。
发明内容
在一些实施例中，根据一方面，一种衬底结构包含介电层、第一电路层、至少一个导电结构(conductive structure)和第一保护层。所述第一电路层邻近于所述介电层的第一表面。所述导电结构包含第一部分和第二部分。所述第一部分位在所述第一电路层上。所述第一保护层位在所述介电层上且接触所述导电结构的所述第一部分的侧壁的至少一部分。所述第一电路层与所述导电结构一体地形成。
在一些实施例中，根据另一方面，一种半导体封装包含衬底结构、半导体裸片和封装体(encapsulant)。所述衬底结构包含介电层、第一电路层、至少一个导电结构和第一保护层。所述第一电路层邻近于所述介电层的第一表面。所述导电结构包含第一部分和第二部分。所述第一部分位在所述第一电路层上。所述第一保护层位在所述介电层上且接触所述导电结构的所述第一部分的侧壁的至少一部分。所述第一电路层与所述导电结构一体地形成。所述半导体裸片位在所述衬底结构上且电连接到所述导电结构的所述第二部分。所述封装体覆盖所述半导体裸片和所述衬底结构。
在一些实施例中，根据另一方面，一种用于制造衬底结构的方法包含：提供载体；以及在所述载体上形成第一光阻、第一保护层和第二光阻，其中所述第一光阻界定至少一个第一开口，所述第一保护层界定与所述第一光阻的所述第一开口连通的至少一个第二开口，所述第二光阻界定多个电路开口，且所述电路开口中的至少一者与所述第一保护层的所述第二开口连通。所述方法进一步包含：分别在所述第一光阻的所述第一开口、所述第一保护层的所述第二开口和所述第二光阻的所述电路开口中一体地形成导电结构的第二部分、所述导电结构的第一部分和第一电路层；以及去除所述载体和所述第一光阻以暴露所述导电结构的所述第二部分的上表面和侧壁。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本发明的一些实施例的方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1说明根据本发明的衬底结构的一些实施例的截面图。
图2说明根据本发明的衬底结构的一些实施例的截面图。
图3说明根据本发明的衬底结构的一些实施例的截面图。
图4说明根据本发明的衬底结构的一些实施例的截面图。
图5说明根据本发明的衬底结构的一些实施例的截面图。
图6说明根据本发明的半导体封装的一些实施例的截面图。
图7说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图8说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图9说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图10说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图11说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图12说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图13说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图14说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图15说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图16说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图17说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图18说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图19说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图20说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图21说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图22说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图23说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图24说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图25说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图26说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图27说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图28说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图29说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图30说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图31说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
图32说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。
具体实施方式
在所有图式和详细描述使用共同参考数字来指示相同或类似组件。本发明的实施例将易于从结合附图进行的以下详细描述理解。
以下揭露内容提供用于实施所提供主题(subject matter)的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例来解释本发明的某些方面。当然，这些组件以及布置仅为实例且并不意图为限制性的。举例来说，在以下描述中，对第一特征在第二特征上面或第二特征上的形成的提及可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置以使得第一特征和第二特征可不直接接触的实施例。此外，本发明可在各种实例中重复参考数字和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
本发明的至少一些实施例揭露一种衬底结构，其包含：导电结构，其具有第一部分和第二部分；第一保护层，其接触导电结构的第一部分的侧壁的至少一部分；以及第一电路层，其与导电结构一体地形成。本发明的至少一些实施例进一步揭露一种包含衬底结构的半导体封装和用于制造所述衬底结构的技术。
衬底结构可通过以下比较工艺来制造。首先，提供介电结构，其中电路层嵌入于其中。电路层可包含从介电结构的表面暴露的多个凸块衬垫(bump pad)。接着，通过电镀使多个支柱(pillar)形成于所述电路层的所述凸块衬垫中的相应者上。接着，形成保护层以覆盖支柱和电路层。接着，通过显影或蚀刻来去除保护层的一部分以暴露每个支柱的一部分。支柱可连接到半导体芯片，以便减小用于将电路层电连接到半导体芯片的焊料的体积(或省略焊料)，降低形成焊料桥接的风险。然而，在去除保护层的部分之后，每个支柱的一部分仍嵌入于保护层中。因此，支柱的有效高度(所暴露部分的高度)减小。此外，由于保护层围绕且接触支柱，因此应力(stress)可累积在支柱周围，可能导致支柱开裂(crack)且从凸块衬垫剥离(peeling)。
此外，由于在制造工艺中去除了保护层的部分，因此保护层的材料浪费导致制造成本增加。另外，在显影或蚀刻工艺期间，难以精确地控制保护层的所保留部分的厚度，可能导致衬底结构严重翘曲(warpage)。此外，电镀浴(plating bath)中的不可预测且可变的电镀参数常常导致过度电镀或电镀不足，这又导致电镀支柱的顶部表面不共面。共面性问题可能不利地影响封装之后的焊点可靠性。细间距(fine-pitch)焊料凸块、晶片级封装(wafer level package,WLP)和大规模(large-scale)衬底对此问题特别敏感。
本发明提供一种衬底结构，其包含：导电结构，其具有第一部分和第二部分；第一保护层，其接触导电结构的第一部分的侧壁的至少一部分；以及第一电路层，其与导电结构一体地形成。在一些实施例中，导电结构的第二部分可用作支柱，所述支柱具备充足高度以用于外部连接，例如与半导体芯片或半导体裸片连接。此外，由于导电结构的第一部分和第二部分与第一电路层一体地形成，因此可减少导电结构与第一电路层之间的开裂和剥离。
图1说明根据本发明的衬底结构1的一些实施例的截面图。衬底结构1可以是嵌入式迹线衬底(ETS)，且包含介电层3、第一电路层4、第一保护层6、至少一个导电结构5、第二电路层8和第二保护层9。
介电层3具有第一表面31和与第一表面31相对的第二表面32。介电层3可包含绝缘材料或介电材料，例如，聚丙烯(polypropylene,PP)。应注意，介电层3可包含其它材料或由其它材料形成，所述材料例如固化光可成像介电(photoimageable dielectric,PID)材料，例如包含光引发剂(photoinitiator)的环氧树脂(epoxy)或聚酰亚胺(polyimide,PI)。
第一电路层4邻近于介电层3的第一表面31。举例来说，第一电路层4嵌入于介电层3中且从介电层3的第一表面31暴露。在一些实施例中，第一电路层4是图案化的导电电路层。第一电路层4包含至少一个迹线42和至少一个凸块衬垫44。凸块衬垫44连接到迹线42。在一些实施例中，迹线42和凸块衬垫44可同时形成或安置。凸块衬垫44具有上表面441，其与介电层3的第一表面31大体上共面的。在一些实施例中，第一电路层4的迹线42和凸块衬垫44可由导电材料46和晶种层48组成，或可包含导电材料46和晶种层48。导电材料46可包含导电金属(例如，铜，或另一金属，或金属的组合)，且可通过电镀而形成或安置。晶种层48可包含(例如)钛和/或铜，且可通过溅镀而形成或安置。
第一保护层6位在介电层3的第一表面31上。第一保护层6具有第一表面61和与第一表面61相对的第二表面62。第一保护层6的第二表面62位在介电层3的第一表面31上(例如，与第一表面31接触)。第一保护层6可覆盖第一电路层4的至少一部分。举例来说，如图1中所展示，第一保护层6覆盖迹线42和凸块衬垫44的一部分。第一保护层6界定至少一个第二开口60，其贯穿第一保护层6。第二开口60的位置对应于第一电路层4的凸块衬垫44的位置(例如，第二开口60暴露凸块衬垫44的至少一部分)。第一保护层6可包含阻焊剂(solderresist)材料，例如，苯并环丁烯(benzocyclobutene,BCB)或聚酰亚胺(polyimide)。
导电结构5位在第一电路层4上。导电结构5包含第一部分51和第二部分52。导电结构5的第一部分51的最小宽度W1大于导电结构5的第二部分52的最小宽度W2。第一部分51位在第一电路层4的凸块衬垫44上。第一部分51具有上表面511和侧壁514。在一些实施例中，第一部分51位在第一保护层6的第二开口60中，使得第一保护层6接触第一部分51的侧壁514的至少一部分。在一些实施例中，如图1中所展示，第一部分51的上表面511与第一保护层6的第一表面61大体上共面。第一部分51的厚度可大体上等于第一保护层6的厚度。然而，在一些实施例中，第一保护层6的上表面61不处于与第一部分51的上表面511相同的高度(例如，如图2和图3中所展示)。第二部分52位在第一部分51上，且从第一保护层6的第一表面61突出。第二部分52具有上表面521和侧壁522。
在一些实施例中，导电结构5的第一部分51与第二部分52一体地形成。在一些实施例中，包含第一部分51和第二部分52的第一导电结构5与第一电路层4一体地形成。举例来说，第一电路层4的凸块衬垫44以及导电结构5的第一部分51和第二部分52是整体(monolithic)结构。
导电结构5还可包含晶种层48和导电材料46。举例来说，导电结构5的第一部分51包含晶种层48和导电材料46。晶种层48位在导电材料46与第一保护层6之间。在一些实施例中，如图1中所展示，第一部分51包含晶种层48邻近于第一保护层6的第一表面61的部分(例如，顶部部分481)。因此，第一部分51的上表面511是晶种层48的顶部部分481的表面。在一些实施例中，如图1中所展示，第二部分52还包含晶种层48和导电材料46。在导电结构5的第二部分52中，晶种层48暴露且围绕导电材料46。因此，第二部分52的上表面521和侧壁522是晶种层48的表面。
在一些实施例中，如图1中所展示，衬底结构1可包含多个导电结构5。导电结构5的第二部分52中的每一者从第一保护层6的上表面61突出。导电结构5的第二部分52的上表面521大体上共面。导电结构5的第二部分52的上表面521的共面性(coplanarity)可为约±15微米(μm)，约±7μm，约±3μm，或更小。换句话说，第二部分52的高度与指定高度H的偏离(deviation)在指定高度H的约15μm、约7μm、约3μm或更少的范围内，其中给定第二部分52的高度H被定义为给定第二部分52的上表面521与第一保护层6的上表面61之间的距离。因此，第二部分52的高度H的最大值与第二部分52的高度H的最小值之间的差为约30μm，约14μm，约6μm，或更少。或者，第二部分52的高度H的最大值与第二部分52的高度H的最小值之间的差可小于指定高度H的约5％或约10％。在一些实施例中，指定高度H可为约60μm。
在一些实施例中，第二电路层8是图案化的导电电路层。第二电路层8包含至少一个迹线82和至少一个导电通孔84。迹线82位在介电层3的第二表面32上。导电通孔84嵌入于介电层3中且连接到迹线82。在一些实施例中，第二电路层8的迹线82和导电通孔84可同时形成或安置。在一些实施例中，第二电路层8的迹线82和导电通孔84可包含导电材料86和晶种层88。导电材料86可包含导电金属(例如，铜，或另一金属，或金属的组合)，且可通过电镀而形成或安置。晶种层88可包含(例如)钛和/或铜，且可通过溅镀而形成或安置。第二电路层8的导电材料86和晶种层88可与第一电路层4的导电材料46和晶种层48相同或不同。
第二保护层9位在介电层3的第二表面32上，且覆盖第二电路层8的至少一部分。第二保护层9具有第一表面91和与第一表面91相对的第二表面92。第一表面91位在介电层3的第二表面32上(例如，与第二表面32接触)。第二电路层8的一部分(例如，接合衬垫)从第二保护层9的第二表面92暴露。第二保护层9可包含阻焊剂材料，例如，苯并环丁烯或聚酰亚胺。第二保护层9的材料可与第一保护层6的材料相同或不同。
在衬底结构1中，导电结构5的第二部分52可用作支柱以用于外部连接，例如与半导体裸片22连接(例如，如图6中所展示)。在一些实施方案中，由于第二部分52从第一保护层6突出，因此第二部分52具备充足高度以用于外部连接。此外，由于导电结构5的第一部分51和第二部分52与第一电路层4一体地形成，在第二部分52周围累积的应力可被减小或分散。因此，可避免导电结构5与第一电路层4之间的开裂和剥离。此外，由于导电结构5的第二部分52的上表面521大体上共面，因此可避免如上文所论述的封装之后的焊点(solderjoint)可靠性问题。
图2说明根据本发明的衬底结构1a的一些实施例的截面图。衬底结构1a类似于图1中所展示的衬底结构1，除了衬底结构1a的导电结构5a中的晶种层48的布置不同于图1中所展示的衬底结构1的导电结构5的布置之外。衬底结构1a的导电结构5a还包含第一部分51a和第二部分52a，第一部分51a和第二部分52a类似于衬底结构1的导电结构5的第一部分51和第二部分52。第一部分51a包含晶种层48和导电材料46。晶种层48位在导电材料46与第一保护层6之间。然而，在图2中所展示的衬底结构1a中省去了图1中所展示的衬底结构1的晶种层48的顶部部分481。因此，图2中所展示的衬底结构1a中的第一部分51a的上表面511a是导电材料46的表面。类似地，在图2中所展示的衬底结构1a的第二部分52中省去了晶种层48，且上表面521a和侧壁522a是导电材料46的表面。如图2中所展示，第一保护层6的上表面61不处于与第一部分51a的上表面511a相同的高度。第一保护层6的上表面61高于导电结构5a的第一部分51a的上表面511a。导电结构5a的第一部分51a的上表面511a从第一保护层6的上表面61凹陷。
图3说明根据本发明的衬底结构1b的一些实施例的截面图。衬底结构1b类似于图1中所展示的衬底1，除了衬底结构1b的导电结构5与第一保护层6的相对位置不同于图1中所展示的衬底结构1的相对位置之外。如图3中所展示，第一保护层6的上表面61不处于与第一部分51的上表面511相同的高度。举例来说，第一保护层6的上表面61低于导电结构5的第一部分51的上表面511。第一保护层6的上表面61从导电结构5的第一部分51的上表面511凹陷。
图4说明根据本发明的衬底结构1c的一些实施例的截面图。衬底结构1c类似于图1中所展示的衬底结构1，除了衬底结构1c的第一电路层4的凸块衬垫44、导电结构5的第一部分51和导电结构5的第二部分52可分别进一步界定至少一个第一孔440、至少一个第二孔510和至少一个第三孔520之外。
如图4中所展示，第一电路层4的凸块衬垫44界定第一孔440。第一孔440具有最小宽度W3。介电层3大体上填充第一孔440。导电结构5的第一部分51界定第二孔510，第二孔510与第一电路层4的凸块衬垫44的第一孔440连通。第二孔510具有最小宽度W4。第一电路层4的凸块衬垫44的第一孔440的最小宽度W3大于导电结构5的第一部分51的第二孔510的最小宽度W4。介电层3大体上填充第二孔510。导电结构5的第二部分52界定第三孔520，第三孔520与导电结构5的第一部分51的第二孔510连通。第三孔520具有最小宽度W5。介电层3大体上填充第三孔520。导电结构5的第一部分51的第二孔510的最小宽度W4大于导电结构5的第二部分52的第三孔520的最小宽度W5。在一些实施例中，第一孔440、第二孔510和第三孔520的侧壁可以是连续且平滑的。举例来说，第一孔440、第二孔510和第三孔520可大体上呈锥形(例如，具有大体上一致的锥角的形状)。
图5说明根据本发明的衬底结构1d的一些实施例的截面图。衬底结构1d类似于图1中所展示的衬底结构1，除了第一电路层4的凸块衬垫44、导电结构5b的第一部分51b和导电结构5b的第二部分52b大体上呈锥形之外。举例来说，如图5中所展示，第一电路层4的凸块衬垫44、导电结构5b的第一部分51b和导电结构5b的第二部分52b大体上呈梯形。
图6说明根据本发明的半导体封装2的一些实施例的截面图。半导体封装2包含衬底结构1、半导体裸片22和封装体24。
衬底结构1类似于图1中所展示的衬底结构1。半导体裸片22位在衬底结构1上且电连接到导电结构5的第二部分52。举例来说，半导体裸片22可经由焊料组件26连接到导电结构5的第二部分52。封装体24(例如，封装化合物(molding compound))覆盖半导体裸片22和衬底结构1。在一些实施例中，半导体封装2的衬底结构1可分别由图2、图3、图4和图5中所展示的衬底结构1a、1b、1c和/或1d替代。
图7、图8、图9、图10、图11、图12、图13、图14、图15和图16说明根据本发明的一些实施例的用于制造衬底结构的方法。在一些实施例中，所述方法用于制造例如图1中所展示的衬底结构1等衬底结构。
参考图7，提供载体70、第一金属层72和第二金属层74。第一金属层72可包含铜箔，且压合(pressed)或粘附到载体70。第二金属层74也可以是铜箔，且粘附到第一金属层72。在一些实施例中，第一金属层72的厚度可不同于第二金属层74的厚度。举例来说，第一金属层72的厚度可为约18μm，且第二金属层74的厚度可为约3μm。
参考图8，形成或安置第一光阻76在载体70上。第一光阻76可包含干膜(dryfilm)。第一光阻76界定至少一个第一开口760。第一开口760贯穿第一光阻76。第一光阻76可包含光可成像材料，且第一开口760可通过微影技术(lithography technique)加以图案化。
参考图9，形成或安置辅助晶种层(auxiliary seed layer)49在第一光阻76上以及第一光阻76的第一开口760中。辅助晶种层49可包含(例如)钛和/或铜，且可通过溅镀而形成或安置。
参考图10，形成或安置第一保护层6在第一光阻76和辅助晶种层49上。第一保护层6具有第一表面61和与第一表面61相对的第二表面62。第一保护层6的第一表面61位在第一光阻76上。第一保护层6可包含阻焊剂材料(例如，BCB或PI)，且可属于薄膜(film)类型。第一保护层6界定至少一个第二开口60，第二开口60与第一光阻76的第一开口760连通。第二开口60贯穿第一保护层6。接着，形成或安置晶种层48在第一保护层6上以及第一保护层6的第二开口60和第一光阻76的第一开口760中。举例来说，晶种层48形成在第一保护层6的第二开口60中的辅助晶种层49上以及第一光阻76的第一开口760中。晶种层48可包含(例如)钛和/或铜，且可通过溅镀而形成或安置。晶种层48的材料可与辅助晶种层49的材料相同或不同。
参考图11，形成第二光阻78于第一保护层6和晶种层48上。第二光阻78可包含干膜。第二光阻78界定多个电路开口(例如，电路开口780a和780b)。电路开口(例如，电路开口780a和780b)贯穿第二光阻78。电路开口中的至少一者(例如，电路开口780a)与第一保护层6的第二开口60连通。在一些实施例中，电路开口中的另一者(例如，电路开口780b)不与第一保护层6的第二开口60连通。第二光阻78可包含光可成像材料，且电路开口(例如，电路开口780a和780b)可通过微影技术加以图案化。第二光阻78的材料可与第一光阻76的材料相同或不同。
参考图12，一体地形成导电结构5的第二部分52、导电结构5的第一部分51和第一电路层4分别于第一光阻76的第一开口760、第一保护层6的第二开口60和第二光阻78的电路开口(例如，电路开口780a和780b)中。举例来说，通过电镀将导电材料46填充在第一光阻76的第一开口760、第一保护层6的第二开口60和第二光阻78的电路开口(例如，电路开口780a和780b)中。因此，导电结构5的第二部分52形成于第一光阻76的第一开口760中，且导电结构5的第一部分51形成于第一保护层6的第二开口60中。第一保护层6接触导电结构5的第一部分51的侧壁514的至少一部分。
接着，通过(例如)剥离(stripping)来去除第二光阻78。接着通过(例如)蚀刻来去除晶种层48不被导电材料46覆盖的部分。因此形成第一电路层4。第一电路层4包含迹线42和凸块衬垫44。迹线42对应形成于不与第一保护层6的第二开口60连通的电路开口780b。凸块衬垫44对应形成于与第一保护层6的第二开口60连通的电路开口780a。凸块衬垫44具有上表面441，其接触第一保护层6的第二表面62。第一部分51具有上表面511和侧壁514。第二部分52具有上表面521和侧壁522。在一些实施例中，如图12中所展示，第一部分51包含晶种层48的顶部部分481，其邻近于第一保护层6的第一表面61。在导电结构5的第二部分52中，晶种层48围绕导电材料46。
参考图13，通过(例如)层合(lamination)形成或安置介电层3在第一保护层6和第一电路层4上，并覆盖第一保护层6和第一电路层4。介电层3可包含绝缘材料或介电材料，例如，聚丙烯。应注意，介电层3可包含固化光可成像介电材料或由固化光可成像介电材料形成，所述固化光可成像介电材料例如包含光引发剂的环氧树脂或聚酰亚胺。介电层3具有第一表面31和与第一表面31相对的第二表面32。介电层3的第一表面31位在第一保护层6的第二表面62上。介电层3界定开口30，以暴露第一电路层4的凸块衬垫44的至少一部分。介电层3的开口30可通过(例如)激光钻孔来形成。
参考图14，形成第二电路层8于介电层3上以及介电层3的开口30中。第二电路层8包含迹线82和导电通孔84。导电通孔84形成或安置在介电层3的开口30中，且连接到第一电路层4的凸块衬垫44。在一些实施例中，形成第二电路层8的迹线82和导电通孔84可包含形成晶种层88和晶种层88上的导电材料86。晶种层88可包含(例如)钛和/或铜，且可通过溅镀而形成或安置。导电材料86可包含导电金属(例如，铜，或另一金属，或金属的组合)，且可通过电镀而形成或安置。接着形成第二保护层9在介电层3的第二表面32上，且覆盖第二电路层8的至少一部分。第二保护层9具有第一表面91和与第一表面91相对的第二表面92。第一表面91位在介电层3的第二表面32上。第二电路层8的导电通孔84的一部分从第二保护层9的第二表面92暴露。第二保护层9可包含阻焊剂材料，例如，苯并环丁烯或聚酰亚胺。第二保护层9的材料可与第一保护层6的材料相同或不同。
参考图15，通过(例如)剥离来去除载体70。接着，通过(例如)蚀刻、化学机械抛光(chemical mechanical polishing,CMP)和/或研磨来去除第一金属层72和第二金属层74。
参考图16，通过(例如)剥离来去除第一光阻76。接着，进行蚀刻工艺以去除第一保护层6上和导电结构5上的辅助晶种层49，从而暴露导电结构5的第二部分52的上表面521和侧壁522、导电结构5的第一部分51的上表面511以及第一保护层6的第一表面61。因此形成如图1中所展示的衬底结构1。第一部分51包含晶种层48的顶部部分481，其邻近于第一保护层6的第一表面61。因此，第一部分51的上表面511是晶种层48的顶部部分481的表面。第一部分51的上表面511与第一保护层6的第一表面61大体上共面。在导电结构5的第二部分52中，晶种层48被暴露，且围绕导电材料46。因此，上表面521和侧壁522是晶种层48的表面。第二部分52从第一保护层6的第一表面61突出。
在上文所描述的制造方法中，由于第一保护层6是在形成导电结构5之前形成，因此不需要去除第一保护层6的一部分来暴露导电结构5的第二部分52。因此，可减少第一保护层6的材料浪费。此外，第一保护层6的厚度可具备所要厚度，因此避免衬底结构1翘曲(warpage)。另外，导电结构5的第二部分52形成为对接第二金属层74(如图9、图10、图11和图12中所展示)，且因此，导电结构5的第二部分52的上表面521大体上共面。如上文所论述，导电结构5的第二部分52的上表面521的共面性可为约±15μm，约±7μm，约±3μm，或更小。
然而，在一些实施例中，在用于去除辅助晶种层49的蚀刻工艺期间，晶种层48的一部分可能一起被去除。因此，形成如图2中所展示衬底结构1a。也就是说，晶种层48的顶部部分481被去除。因此，第一部分51a的上表面511a是导电材料46的表面。因此，第一保护层6的上表面61可高于导电结构5a的第一部分51a的上表面511a。
图17、图18、图19、图20、图21和图22说明根据本发明的一些实施例的用于制造衬底结构的方法。在一些实施例中，所述方法用于制造例如图3中所展示的衬底结构1b等衬底结构。所说明的工艺的初始阶段与图7和图8中所说明的阶段相同。图17描绘在图8中所描绘的阶段之后的阶段。参考图17，直接形成第一保护层6在第一光阻76上且接触第一光阻76。也就是说，省去用于形成如图9中所展示的辅助晶种层49的阶段。第一保护层6可包含阻焊剂材料，例如，BCB或PI。第一保护层6界定至少一个第二开口60，第二开口60与第一光阻76的第一开口760连通。第二开口60贯穿第一保护层6。接着，形成或安置在晶种层48第一保护层6上以及第一保护层6的第二开口60和第一光阻76的第一开口760中。晶种层48可包含(例如)钛和/或铜，且可通过溅镀而形成或安置。
参考图18，形成第二光阻78于第一保护层6和晶种层48上。第二光阻78可包含干膜。第二光阻78界定多个电路开口(例如，电路开口780a和780b)。电路开口(例如，电路开口780a和780b)贯穿第二光阻78。电路开口中的至少一者(例如，电路开口780a)与第一保护层6的第二开口60连通。在一些实施例中，电路开口中的另一者(例如，电路开口780b)不与第一保护层6的第二开口60连通。第二光阻78可包含光可成像材料，且电路开口(例如，电路开口780a和780b)可通过微影技术加以图案化。
参考图19，一体地形成导电结构5的第二部分52、导电结构5的第一部分51和第一电路层4分别于第一光阻76的第一开口760、第一保护层6的第二开口60和第二光阻78的电路开口(例如，电路开口780a和780b)中。举例来说，通过电镀将导电材料46填充在第一光阻76的第一开口760、第一保护层6的第二开口60和第二光阻78的电路开口(例如，电路开口780a和780b)中。因此，导电结构5的第二部分52形成于第一光阻76的第一开口760中，且导电结构5的第一部分51形成于第一保护层6的第二开口60中。第一保护层6接触导电结构5的第一部分51的侧壁514的至少一部分。接着，通过(例如)剥离来去除第二光阻78。接着通过(例如)蚀刻来去除晶种层48不被导电材料46覆盖的部分。因此形成第一电路层4。第一电路层4包含迹线42和凸块衬垫44。迹线42对应形成于不与第一保护层6的第二开口60连通的电路开口780b。凸块衬垫44对应形成于与第一保护层6的第二开口60连通的电路开口780a。凸块衬垫44具有上表面441，其接触第一保护层6的第二表面62。第一部分51具有上表面511和侧壁514。第二部分52具有上表面521和侧壁522。在一些实施例中，如图19中所展示，第一部分51包含晶种层48的顶部部分481，其邻近于第一保护层6的第一表面61。在导电结构5的第二部分52中，晶种层48围绕导电材料46。
参考图20，形成或安置介电层3在第一保护层6和第一电路层4上，且覆盖第一保护层6和第一电路层4。介电层3具有第一表面31和与第一表面31相对的第二表面32。介电层3的第一表面31位在第一保护层6的第二表面62上。介电层3界定开口30，其暴露第一电路层4的凸块衬垫44的一部分的。
参考图21，形成第二电路层8于介电层3上以及介电层3的开口30中。第二电路层8包含迹线82和导电通孔84。导电通孔84位在介电层3的开口30中，且连接到第一电路层4的凸块衬垫44。在一些实施例中，形成第二电路层8的迹线82和导电通孔84可包含形成晶种层88和晶种层88上的导电材料86。接着，形成第二保护层9于介电层3的第二表面32上，且覆盖第二电路层8的至少一部分。第二保护层9具有第一表面91和与第一表面91相对的第二表面92。第一表面91位在介电层3的第二表面32上。第二电路层8的导电通孔84的一部分从第二保护层9的第二表面92暴露。
参考图22，去除载体70、第一金属层72和第二金属层74。接着，通过(例如)等离子体去除(plasma removing)或化学蚀刻技术来去除第一光阻76。因此形成如图3中所展示的衬底结构1b。在用于去除第一光阻76的工艺期间，第一保护层6的一部分可能一起被去除。也就是说，第一保护层6从第一保护层6的第一表面61变薄。因此，第一保护层6的第一表面61可略微从导电结构5的第一部分51的上表面511凹陷，且低于上表面511。
图23、图24、图25、图26和图27说明根据本发明的一些实施例的用于制造衬底结构的方法。在一些实施例中，所述方法用于制造例如图4中所展示的衬底结构1c等衬底结构。所说明的工艺的初始阶段与图7、图8、图9、图10和图11中所说明的阶段相同。图23描绘在图11中所描绘的阶段之后的阶段。
参考图23，一体地形成导电结构5的第二部分52、导电结构5的第一部分51和第一电路层4分别于第一光阻76的第一开口760、第一保护层6的第二开口60和第二光阻78的电路开口(例如，电路开口780a和780b)中。举例来说，通过电镀将导电材料46形成或安置在第一光阻76的第一开口760、第一保护层6的第二开口60和第二光阻78的电路开口(例如，电路开口780a和780b)中。因此，导电结构5的第二部分52形成于第一光阻76的第一开口760中，且导电结构5的第一部分51形成于第一保护层6的第二开口60中。
然而，归因于电镀工艺的条件，第一光阻76的第一开口760、第一保护层6的第二开口60和与第二开口60连通的第二光阻78的电路开口(例如，电路开口780a)可能不由导电材料46完全填充。第一孔440可能形成于电路开口780中的第一电路层4中。第二孔510可能形成于第二开口60中的导电结构5的第一部分51中。第二孔510与第一电路层4的第一孔440连通。第三孔520可能形成于第一开口760中的导电结构5的第二部分52中。第三孔520与导电结构5的第一部分51的第二孔510连通。第一孔440具有最小宽度W3。第二孔510具有最小宽度W4。第一电路层4的第一孔440的最小宽度W3大于导电结构5的第一部分51的第二孔510的最小宽度W4。第三孔520具有最小宽度W5。导电结构5的第一部分51的第二孔510的最小宽度W4大于导电结构5的第二部分52的第三孔520的最小宽度W5。
换句话说，在电路开口780中形成第一电路层4包含在电路开口780中的第一电路层4中形成第一孔440。在第二开口60中形成导电结构5的第一部分51包含在第二开口60中的导电结构5的第一部分51中形成第二孔510，且第二孔510与第一电路层4的第一孔440连通。在第一开口760中形成导电结构5的第二部分52包含在第一开口760中的导电结构5的第二部分52中形成第三孔520，且第三孔520与导电结构5的第一部分51的第二孔510连通。
接着，通过(例如)剥离来去除第二光阻78。接着通过(例如)蚀刻来去除晶种层48不被导电材料46覆盖的部分。因此形成第一电路层4。
参考图24，形成或安置介电层3在第一保护层6和第一电路层4上，且覆盖第一保护层6和第一电路层4。介电层3填充在电路开口(例如,电路开口780a)中的电路层4的第一孔440中。介电层3进一步填充在第二开口60中的导电结构5的第一部分51的第二孔510中。在一些实施例中，介电层3进一步填充在第一开口760中的导电结构5的第二部分52的第三孔520中。介电层3界定开口30以暴露第一电路层4的一部分。
参考图25，形成第二电路层8于介电层3上以及介电层3的开口30中。
参考图26，去除载体70、第一金属层72和第二金属层74。
参考图27，去除第一光阻76。接着，进行蚀刻工艺以去除第一保护层6上和导电结构5上的辅助晶种层49，从而暴露导电结构5的第二部分52的上表面521和侧壁522、导电结构5的第一部分51的上表面511以及第一保护层6的第一表面61。因此形成如图4中所展示的衬底结构1c。
图28、图29、图30、图31和图32说明根据本发明的一些实施例的用于制造衬底结构的方法。在一些实施例中，所述方法用于制造例如图5中所展示的衬底结构1d等衬底结构。所说明的工艺的初始阶段与图7中所说明的阶段相同。图28描绘在图7中所描绘的阶段之后的阶段。
参考图28，形成或安置第一光阻76在载体70上。第一光阻76界定至少一个第一开口760。第一开口760贯穿第一光阻76。如图28中所展示，第一开口760大体上呈梯形。
参考图29，形成或安置辅助晶种层49在第一光阻76上以及第一光阻76的第一开口760中。
参考图30，形成或安置第一保护层6在第一光阻76和辅助晶种层49上。第一保护层6界定至少一个第二开口60，第二开口60与第一光阻76的第一开口760连通。第二开口60贯穿第一保护层6。接着，形成或安置晶种层48在第一保护层6上以及第一保护层6的第二开口60和第一光阻76的第一开口760中。举例来说，晶种层48形成在第一保护层6的第二开口60中的辅助晶种层49上以及第一光阻76的第一开口760中。
参考图31，形成第二光阻78于第一保护层6和晶种层48上。第二光阻78界定多个电路开口(例如，电路开口780a和780b)。电路开口(例如，电路开口780a和780b)贯穿第二光阻78。电路开口中的至少一者(例如，电路开口780a)与第一保护层6的第二开口60连通。与第一保护层6的第二开口60连通的电路开口(例如，电路开口780a)大体上呈梯形。第一光阻76的第一开口760、第一保护层6的第二开口60和第二光阻78的与第二开口60连通的电路开口780大体上呈锥形。在一些实施例中，电路开口中的另一者(例如，电路开口780b)不与第一保护层6的第二开口60连通。
参考图32，一体地形成导电结构5的第二部分52、导电结构5的第一部分51和第一电路层4分别于第一光阻76的第一开口760、第一保护层6的第二开口60和第二光阻78的电路开口(例如，电路开口780a和780b)中。接着，去除第二光阻78。接着去除晶种层48不被导电材料46覆盖的部分。
在所说明工艺的图32之后的阶段类似于图13、图14、图15和图16中所说明的阶段，因此形成如图5中所展示的衬底结构1d。
除非另外规定，否则例如“上方”、“下方”、“向上”、“左边”、“右边”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“较高”、“下”、“上”、“上面”、“下面”等空间描述相对于图中所展示的定向加以指示。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。
如本文中所使用，术语“大致”、“大体上”、“大体的”和“约”用于描述和解释小的变化。当与事件或情形结合使用时，所述术语可以指事件或情形明确发生的情况以及事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个值之间的差值小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同或相等。
除非本文中另外解释，否则如果两个表面之间的位移不大于15μm、不大于7μm、不大于5μm、不大于3μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为两个表面共面或大体上共面。
另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，出于便利和简洁起见而使用此类范围格式，且应灵活地理解为不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的特定实施例描述并说明本发明，但这些描述及说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，进行各种改变且取代等效物。所述图解可能未必按比例绘制。归因于制造工艺和容差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可进行修改，以使特定情况、材料、物质组成、方法或工艺适于本发明的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但将理解，可在不脱离本揭露的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (6)

1.一种半导体封装，其包括：
衬底结构，其包含：
介电层；
第一电路层，其邻近于所述介电层的第一表面，其中所述第一电路层包括至少一个凸块衬垫；
导电结构，其包含第一部分和第二部分，其中所述第一部分位在所述第一电路层的所述至少一个凸块衬垫上；以及
第一保护层，其位在所述第一电路层和所述介电层上，且接触所述导电结构的所述第一部分的侧壁的至少一部分，其中所述第一电路层与所述导电结构一体地形成；
半导体裸片，其位在所述衬底结构上且电连接到所述导电结构的所述第二部分；以及
封装体，其覆盖所述半导体裸片和所述衬底结构。
2.根据权利要求1所述的半导体封装，其中所述第一保护层具有上表面且所述导电结构的所述第一部分具有上表面，并且所述第一保护层的所述上表面不与所述导电结构的所述第一部分的所述上表面共面。
3.根据权利要求1所述的半导体封装，其中所述导电结构的所述第一部分与所述导电结构的所述第二部分一体地形成，且所述导电结构的所述第一部分的最小宽度大于所述导电结构的所述第二部分的最小宽度。
4.根据权利要求1所述的半导体封装，其中所述第一电路层的所述至少一个凸块衬垫界定至少一个第一孔，且所述介电层填充所述至少一个第一孔的至少一部分。
5.根据权利要求4所述的半导体封装，其中所述导电结构的所述第一部分界定至少一个第二孔，其与所述第一电路层的所述至少一个凸块衬垫的所述至少一个第一孔连通，且所述介电层填充所述至少一个第二孔的至少一部分。
6.根据权利要求5所述的半导体封装，其中所述导电结构的所述第二部分界定至少一个第三孔，其与所述导电结构的所述第一部分的所述至少一个第二孔连通，且所述介电层填充所述至少一个第三孔的至少一部分。
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