CN109302175A - 电容式逻辑单元 - Google Patents
电容式逻辑单元 Download PDFInfo
- Publication number
- CN109302175A CN109302175A CN201810825494.5A CN201810825494A CN109302175A CN 109302175 A CN109302175 A CN 109302175A CN 201810825494 A CN201810825494 A CN 201810825494A CN 109302175 A CN109302175 A CN 109302175A
- Authority
- CN
- China
- Prior art keywords
- electrode
- capacitor
- conductive plate
- unit
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 229
- 238000006073 displacement reaction Methods 0.000 claims description 20
- 230000008859 change Effects 0.000 claims description 9
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 claims description 4
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 230000005611 electricity Effects 0.000 description 11
- 230000008901 benefit Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 101150095530 CDS1 gene Proteins 0.000 description 2
- 101150040536 CDS2 gene Proteins 0.000 description 2
- 230000009881 electrostatic interaction Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000026683 transduction Effects 0.000 description 2
- 238000010361 transduction Methods 0.000 description 2
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G5/00—Capacitors in which the capacitance is varied by mechanical means, e.g. by turning a shaft; Processes of their manufacture
- H01G5/16—Capacitors in which the capacitance is varied by mechanical means, e.g. by turning a shaft; Processes of their manufacture using variation of distance between electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49589—Capacitor integral with or on the leadframe
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/185—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using dielectric elements with variable dielectric constant, e.g. ferro-electric capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/94—Generating pulses having essentially a finite slope or stepped portions having trapezoidal shape
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Charge And Discharge Circuits For Batteries Or The Like (AREA)
- Micromachines (AREA)
Abstract
本发明涉及一种逻辑单元,包括:固定组件,其包括第一电极;移动组件,其包括第二电极;以及第三电极、第四电极和第五电极;其中:所述第一电极、第二电极、第三电极、第四电极和第五电极彼此绝缘;第一电极和第二电极对根据移动组件相对于固定组件的位置是可变的电容器进行限定;第三电极被连接到施加第一逻辑输入信号的节点;第四电极被连接到施加第二逻辑输入信号的节点;第五电极被连接到参考节点;以及第二电极相对于第一电极的位置是第一逻辑输入信号和第二逻辑输入信号的组合的函数。
Description
此申请要求法国专利申请号17/57060的优先权权益,其内容在此通过由法律允许的最大程度的整体引用而并入。
技术领域
本公开涉及由可变电容电容器组成的逻辑单元的领域。
背景技术
于2016年12月15日提交的欧洲专利申请N°16204534和于2016年12月16日提交的对应的美国专利申请N°15/381477描述了由具有四个电极的可变电容电容器组成的逻辑单元的实施例。
图1示意性地示出了在上述专利申请中描述的类型的逻辑单元。图1的单元包括两个可变电容电容器C1和C2。电容器C1和C2中的每个是具有彼此电绝缘的四个电极d、s、g和r的器件。被称为主电极的电极d和s相对于彼此是可移动的。被称为控制电极的电极g和r旨在接收控制信号,例如能够改变电极d和s的相对位置以改变电极d和s之间的电容Cds的值的电压或电流。电容器C1和C2的主电极d被连接到对单元施加电源电压PC的同一节点sup。电容器C1和C2的主电极s被连接到同一节点out,其提供单元的输出信号S。电容器C1的控制电极g被连接到对单元施加逻辑输入信号A的节点in1,并且电容器C2的控制电极g被连接到对单元施加逻辑输入信号B的节点in2。电容器C1和C2的控制电极r被连接到对单元施加参考电位的同一节点GND,例如地。在图1中,已示出了连接在输出节点out和参考节点GND之间的电容器CL,其示意性地表示该单元的输出电容。在图1的单元中,电容器C1和C2是具有正电容变化的电容器,即,其主电极d和s之间的每个电容器的电容当在其控制电极g和r之间施加的信号处于高值时取高值,并且当在其控制电极g和r之间施加的信号处于低值时取低值。
图1的单元表现为电容式分压电桥,其包括与电容器C1和C2的并联关联的等价电容Ceq=C1+C2相对应的可控电容、以及由单元的输出节点out的电容CL形成的固定电容。单元的输出电压可以被如下表示:
当输入信号A和B处于低状态时,电容器C1和C2的电容取相对低的值C1low和C2low(例如,C1low=C2low)并且输出信号S处于第一电压电平。当输入信号A和B处于高状态时,电容器C1和C2的电容取相对高的值C1high和C2high(例如,C1high=C2high),并且输出信号S处于大于第一电平的第二电压电平。当输入信号A和B处于不同状态时,例如,A=1且B=0,则电容器C1和C2的电容分别取低值和高值,并且输出信号S处于第一电平和第二电平之间的第三电压电平。考虑到第二电压电平和第三电压电平对应于信号S的高逻辑状态,并且第一电压电平对应于信号S的低逻辑状态,图10的单元执行逻辑OR功能(S=A+B)。
更一般地,上述欧洲专利申请N°16204534和美国专利申请N°15/381477描述了能够从具有两个电极的两个可变电容电容器来用两个输入和一个输出实施各种基本二进制逻辑功能的单元的示例,并且特别是AND、NAND和NOR逻辑功能。
将期望至少部分地改进上述专利申请中描述的类型的电容式逻辑单元的某些方面。
发明内容
因此,实施例提供了一种电容式逻辑单元,包括:固定组件,其包括第一电极;移动组件,其包括第二电极、以及第三电极、第四电极和第五电极;其中:
第一电极、第二电极、第三电极、第四电极和第五电极彼此绝缘;
第一电极和第二电极对根据移动组件相对于固定组件的位置是可变的第一电容器进行限定;
第三电极被连接到对单元施加第一逻辑输入信号的节点;
第四电极被连接到对单元施加第二逻辑输入信号的节点;
第五电极被连接到对单元施加第一参考电位的节点;以及
第二电极相对于第一电极的位置是第一逻辑输入信号和第二逻辑输入信号的组合的函数。
根据实施例,第一逻辑输入信号和第二逻辑输入信号以施加第一参考电位的所述节点作为参考的。
根据实施例,单元还包括与第一电极、第二电极、第三电极、第四电极和第五电极电绝缘的第六电极,第六电极被连接到施加第二参考电位的节点,第一逻辑输入信号以施加第一参考电位的节点作为参考的,并且第二逻辑输入信号以施加第二参考电位的节点作为参考的。
根据实施例,第二电极被连接到对单元施加电源电压的节点,并且第一电极被连接到提供单元的第一逻辑输出信号的节点。
根据实施例,移动组件相对于固定组件是可平移移动的,以改变第二电极相对第一电极的表面面积,而不改变第一电极和第二电极之间的距离。
根据实施例,移动组件相对于固定组件是可平移移动的,以改变第一电极和第二电极之间的距离,而不改变第二电极相对所述第一电极的表面面积。
根据实施例,单元包括:第一静电致动器件,其能够根据第一逻辑输入信号的状态引起移动组件相对于固定组件的位移;和第二静电致动器件,其能够根据第二逻辑输入信号的状态引起移动组件相对于固定组件的位移。
根据实施例,单元包括:静电致动器件,其能够根据第一逻辑输入信号的状态引起移动组件相对于固定组件的位移;和电动力致动器件,其能够根据第二逻辑输入信号的状态引起移动组件相对于固定组件的位移。
根据实施例,第一电极包括布置在第二电极的任意一侧上的第一互连的导电部和第二互连的导电部,以对第一电极和第二电极之间的电压对移动组件相对于固定组件的位置的影响进行限制。
根据实施例,单元包括第七电极,其被连接到对单元施加第三逻辑输入信号的节点,第二电极相对于第一电极的位置是第一逻辑输入信号、第二逻辑输入信号和第三逻辑输入信号的组合的函数。
根据实施例,固定组件包括与第一电极电绝缘的第八电极,第八电极和第二电极对根据移动组件相对于固定组件的位置是可变的第二电容器进行限定。
根据实施例,第八电极被连接到提供单元的第二逻辑输出信号的节点。
前述的以及其他的特征和优点将在下面结合附图的特定实施例的非限制性描述中被详细讨论。
附图说明
先前描述的图1是电容式逻辑单元的示例的电路图;
图2是电容式逻辑单元的实施例的电路图;
图3是根据实施例的电容式逻辑单元的可变电容电容器的示例的简化截面图;
图4是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;
图5是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;
图6是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;
图7是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;
图8是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;
图9是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;
图10是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;
图11是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;
图12是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;
图13是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图;以及
图14是根据实施例的电容式逻辑单元的可变电容电容器的另一示例的简化截面图。
具体实施方式
在不同的附图中,相同的元件已经用相同的附图标记来指代,并且此外各种附图不按比例绘制。在本描述中,术语“连接”被用于指代例如借助于一个或多个导电迹线的没有中间电子部件的直接电连接,并且术语“耦合”或术语“链接”被用于指代可以是直接的连接(那么意味着“连接”)或者可以经由一个或多个部件来执行的连接。在以下描述中,当进行参考诸如术语“水平”、“垂直”等的取向限定符、进行参考附图的取向时,应理解的是,在实践中,所描述器件可以是不同取向的。术语“近似”、“基本上”以及“大约”在本文中被用于指代所探讨的值的正或负10%的(优选地正或负5%的)公差,或者当它们涉及角度值或取向时,正或负10°的(优选地正或负5°的)公差。在本公开中,导电板指代能够传导电荷的材料板,其中这种材料可以是导电材料(例如,金属),或者也可以是半导体材料(例如,硅)。
与由晶体管组成的常规逻辑单元不同,其中运算集使用纯电效应(与半导体结相结合的电场效应),上述欧洲专利申请N°16204534和美国专利申请N°15/381477(其内容通过由法律授权的引用并入本文)中描述的电容式逻辑单元机械地编码逻辑状态(经由每个电容器的主电极之间的相对位置)。这种机械编码能够消除导电耗散和泄漏耗散之间的通常功率折衷,这对由晶体管组成的所有逻辑单元而言是固有的。作为对应物,针对逻辑状态的每次改变,电机转导造成损失。
根据实施例的方面,为了使实施逻辑运算所必需的部件的数量和电机转导的数量减少,提供了基于具有五个电极的单个可变电容电容器的逻辑单元来代替上述欧洲专利申请和美国专利申请中的两个具有四个电极的可变电容电容器。
图2是电容式逻辑单元的实施例的电路图。图2的单元包括可变电容电容器C。电容器C是具有彼此电绝缘的五个电极d、s、g1、g2和r的器件。被称为主电极的电极d和s相对于彼此是可移动的。被称为控制电极的电极g1、g2、和r旨在接收控制信号,例如能够改变电极d和s的相对位置以改变电极d和s之间的电容Cds的值的电压或电流。更具体地,在此示例中,可以在电极g1和r之间施加第一控制信号,并且可以在电极g2和r之间施加第二控制信号,电极d和s的相对位置并且因此电容器C的电容Cds是第一控制信号和第二控制信号的组合的函数。
电容器C的主电极d被连接到对单元施加电源电压PC的节点sup,例如DC电压(在其中逻辑信号的状态在任何时间是可用的静态逻辑电路的实施方式的情况下)或者,优选地,周期性可变电压(在其中逻辑信号的状态仅在周期性时钟信号的周期的一部分期间是可用的动态逻辑电路的实施方式的情况下,如上述欧洲专利申请N°16204534和美国专利申请N°15/381477中所述),例如梯形电压。电容器C的主电极s被连接到节点out,其提供单元的输出逻辑状态S。电容器C的控制电极g1被连接到对单元施加逻辑输入信号A的节点in1,并且电容器C的控制电极g2被连接到对单元施加逻辑输入信号B的节点in2。电容器C的控制电极r被连接到对单元施加参考电位的节点GND,例如地。在图2中,进一步示出了连接在输出节点out和参考节点GND之间的电容器CL,其示意性地表示单元的输出电容器。在实践中,对于输出电容器CL而言可以不包括特别地形成并被连接到输出节点out的部件,而是对应于被连接到节点out的不同元件(特别是互连迹线)的电容的总和,或者也对应于其输入可以被连接到节点out的另一电容式逻辑单元(未示出)。在此示例中,单元的输入信号A和B、输出信号S和电源信号PC以节点GND作为参考的。
图2的单元表现为电容式分压电桥,其包括与电容器C的电容Cds相对应的可控电容和由单元的输出节点out的电容器CL形成的固定电容。单元的输出电压可以被如下表示:
电容器C的电容Cds是逻辑输入信号A和B的组合的函数,该单元借助于具有五个电极的单个可变电容电容器执行逻辑运算S=f(A,B)。
由单元执行的逻辑功能取决于可变电容电容器C的布局。现在将描述能够实施各种基本逻辑功能的可变电容电容器C的各种实施例。
图3是图2的单元的可变电容电容器C的实施例的简化截面图,其能够实施逻辑OR运算。
电容器C包括相对于彼此可移动的两个组件,其在下文中分别被称为固定组件和移动组件。固定组件的所有元件相对于彼此是固定的,并且移动组件的所有元件相对于彼此是固定的。图3和以下附图用倾斜的阴影线示出了具有与之附接的固定组件的所有元件的机械质量。
在图3的示例中,电极s、g1和g2属于固定组件,并且电极d和r属于移动组件。图3中的方形支承件附图标记320示意表示使移动组件的电极d和r分开的电绝缘区域。
电极s包括两个基本上水平的导电板301a和301b,其面对彼此(即,在垂直投影中基本上重合(cofounded))、被电连接到单元的输出节点out。电极g1包括两个基本上水平的导电板303a和303b,其面对彼此、被电连接到单元的输入节点in1。电极g2包括两个基本上水平的导电板305a和305b,其面对彼此、被电连接到单元的输入节点in2。电极d包括基本上水平的导电板302,其被电连接到单元的电源节点sup。电极r包括两个基本上水平的导电板304和306,其被电连接到单元的参考节点GND。
固定组件和移动组件被布置成使得导电板302、304和306分别被布置成:
在导电板301a和301b之间、与导电板301a和301b至少部分地相对、基本上在距导电板301a和301b的相等距离处;
在导电板303a和303b之间、与导电板303a和303b至少部分地相对、基本上在距导电板303a和303b的相等距离处;以及
在导电板305a和305b之间、与导电板305a和305b至少部分地相对、基本上在距导电板305a和305b的相等距离处。
在此示例中,移动组件相对于固定组件根据水平平移(平行于导电板301a、301b、302、303a、303b、304、305a、305b、306)的单一自由度自由移动,以对移动导电板302相对对应的固定导电板301a和301b的表面面积进行修改,分别地对移动导电板304相对对应的固定导电板303a和303b的表面面积进行修改,分别地对移动导电板306相对对应的固定导电板305a和305b的表面面积进行修改,而对每个移动导电板与对应的固定导电板之间的距离不进行修改(由图中的双箭头MV来表示的运动)。更具体地,在图3的示例中,固定组件和移动组件被布置成使得当移动导电板302、304和306中的任何一个相对对应的固定导电板301a和301b、分别地303a和303b、分别地305a和305b的表面面积增大时,其他移动导电板相对对应的固定导电板的表面面积增大,并且反之亦然。
图3的电容器C还包括回拉装置(在图中未示出),例如,复位弹簧,其被布置成在没有电极g1、g2、s和d相对于电极r的任何电偏置的情况下,将移动组件带回到所谓的空载位置(相对于固定组件),其中移动导电板302、304和306仅部分地面对对应的固定导电板301a和301b、分别地303a和303b、分别地305a和305b(例如,图3中所示位置)。
在第一级处,在其主电极s和d之间的电容器C的电容Cds与导电板302相对导电板301a和301b的表面面积成比例。
在图3的示例中,逻辑输入信号A和B以及输出信号S是电压。
当输入信号A和B处于低状态,即处于(在绝对值上)低于阈值VinL的电压电平(例如,处于基本上为零的电压)时,电容器C处于其空载位置,并且电容器C的电容Cds具有第一值。单元的输出信号S因此具有第一电压电平Vout1。
当输入信号A和B中的一个处于高状态,即处于(在绝对值上)比大于或等于阈值VinL的阈值VinH高的电压时,移动导电板304(如果A=1且B=0)或306(如果A=0且B=1)通过静电相互作用而被吸引在对应的固定导电板303a和303b或者305a和305b之间。这导致移动组件相对于固定组件的水平位移,其趋向于使移动导电板304或306相对对应的固定导电板303a和303b或者305a和305b的表面面积增大,并相应地使移动导电板302相对固定导电板301a和301b的表面面积增大。电容器C的电容Cds因此取大于第一值的第二值。单元的输出信号S然后具有(在绝对值上)大于第一电平的第二电压电平Vout2。
当两个输入信号A和B处于高状态时,由导电板303a和303b施加在导电板304上的静电力和由导电板305a和305b施加在导电板306上的静电力彼此相加。移动组件相对于固定组件的水平位移因此被放大。电容器C的电容Cds然后取大于第二值的第三值,并且单元的输出信号S具有(在绝对值上)高于第二电平的第三电压电平Vout3。
考虑到第二电压电平Vout2和第三电压电平Vout3对应于信号S的高逻辑状态,并且第一电压电平Vout1对应于信号S的低逻辑状态,图3的电容器C有效地执行OR功能(S=A+B)。
作为示例,使电容器C的大小为使得输出信号S的高逻辑状态在其被施加到单元的输入in1或in2时被解释为高逻辑状态,并且使得输出信号S的低逻辑状态在其被施加到单元的输入in1或in2时被解释为低逻辑状态。这能够在不需要不同单元之间的接口处的电平匹配的情况下,将多个相同或类似的电容式逻辑单元直接级联。作为示例,使图3的电容器C的大小为使得输出电压电平Vout2和Vout3高于阈值VinH,并且使得输出电压电平Vout1低于阈值VinL。
图4是图2的单元的可变电容电容器C的另一实施例的简化截面图,其能够实施逻辑AND运算。
图4的电容器C与图3的电容器C的不同之处主要在于,在图4的示例中,在电容器的空载位置,在一边上的导电板302与在另一边上的导电板301a和31b不重叠。换句话说,在空载位置,导电板302不面对导电板301a和301b。更具体地,在空载位置,在垂直投影中,非重叠距离dar将导电板302与导电板301a和301b分开。
对于其余部分,图4的电容器C与图3的电容器C相同或相似。
当输入信号A和B处于低状态时,由于移动导电板302和对应的固定导电板301a和301b的不重叠,电容器的电容Cds为零或可忽略。单元的输出信号S因此具有零或可忽略的电压电平,对应于信号S的低逻辑状态。
当信号A和B中的仅一个处于高状态时,对应的移动导电板304或306通过静电相互作用而被吸引在对应的固定导电板303a和303b或者305a和305b之间。这导致移动组件相对于固定组件的水平位移,其趋向于使导电板302与导电板301a和301b之间的非重叠距离dar减小,然而不会使其降低到零。因此,电容器的电容Cds保持为零或可忽略,并且单元的输出信号S保持处于低状态。
当输入信号A和B都处于高状态时,移动组件相对于固定组件的水平位移被放大,并且导电板302贯穿(penetrate)在导电板301a和301b之间。电容器C的电容Cds然后取不可忽略的值,并且单元的输出信号S取不可忽略的电压电平,对应于信号S的高逻辑状态。
因此,图4的电容器C有效地执行AND功能(S=A.B)。
图5是图2的单元的可变电容电容器C的另一实施例的简化截面图,其能够实施逻辑AND运算。
图5的电容器C与图3的电容器C的不同之处主要在于,在图5的示例中,在电容器的空载位置,在一边上的导电板306与在另一边上的导电板305a和305b不重叠。换句话说,在空载位置,导电板306不面对导电板305a和305b。更具体地,在空载位置,在垂直投影中,非重叠距离dar将导电板306与导电板305a和305b分开。
对于其余部分,图5的电容器C与图3的电容器C相同或相似。
当信号A处于低状态时,电容器C独立于信号B的状态而保持在其空载位置。特别地,如果信号B处于高状态,由于电极306和305a、305b的不重叠,由导电板305a和305b施加在导电板306上的静电力是可忽略的。电容器C的电容Cds然后具有第一值,并且单元的输出信号S具有对应于信号S的低逻辑状态的第一电压电平。
当信号A处于高状态时,由固定导电板303a和303b施加在移动导电板304上的静电力导致移动组件相对于固定组件的水平位移,其趋向于使导电板304相对导电板303a和303b的表面面积增大。这导致使导电板302相对导电板301a和301b的表面面积增大,并且使导电板306贯穿在导电板305a和305b之间。如果信号B处于低状态,那么电容器C的电容Cds具有大于第一值的第二值,并且单元的输出信号S具有(在绝对值上)大于第一电平、但仍对应于信号S的低逻辑状态的第二电压电平。然而,如果信号B处于高状态,则由导电板305a和305b施加在导电板306上的静电力趋向于使移动组件相对于固定组件的水平位移放大,这导致使导电板302相对导电板301a和301b的表面面积增大。电容器C的电容Cds然后具有大于第二值的第三值,并且单元的输出信号S具有(在绝对值上)大于第二电平、对应于信号S的高逻辑状态的第三电压电平。
因此,图5的电容器C有效地执行AND功能(S=A.B)。
图6是图2的单元的可变电容电容器C的另一实施例的简化截面图,其能够实施逻辑OR运算。
图6的电容器C包括与图5的电容器C相同的、基本上以相同的方式布置的元件。
在图6的示例中,电容器的电极d包括额外的基本上水平的导电板302',其相对于导电板302固定并且被电连接到导电板302。
此外,在此示例中,电容器的电极s包括两个彼此面对的附加的基本上水平的板301a'和301b',其相对于导电板301a和301b固定,并且电被连接到导电板301a和301b。
固定组件和移动组件被布置成使得导电板302'被布置在导电板301a'和301b'之间、至少部分地与导电板301a'和301b'相对、基本上在距导电板301a'和301b'的相等距离处。
更具体地,在图6的示例中,固定组件和移动组件被布置成使得当导电板302相对导电板301a和301b的表面面积增大时,导电板302'相对导电板301a'和301b'的表面面积减小,并且反之亦然。
结果,当非零电压被施加在电容器的电极d和s之间时,由导电板301a'和301b'施加在导电板302'上的静电力与由导电板301a和301b施加在导电板302上的静电力相反。这能够限制电容器的电极d和s之间的电压Uds对电容Cds的值的影响,或甚至当导电板302相对导电板301a和301b的表面面积等于导电板302'相对导电板301a'和301b'的表面面积(图6中所示的配置,例如对应于电容器的空载位置)时,来抑制电压Uds对电容Cds的影响。
应当注意的是,在本示例中,为了允许器件的主电极d和s之间的电容的变化,横向位移应该足以使板302'不再与板301a'、301b'相对,使得板302'和301a'、301b'之间的电容的减小不再由板302和301a、301b之间的电容增加来补偿。换句话说,由于输入信号A和B的施加而引起的位移应该大于板302'和301a'、301b'之间的初始重叠。
图7是图2的单元的可变电容电容器C的另一实施例的简化截面图,其能够实施逻辑XOR运算。
图7的电容器C包括与图6的电容器C共同的元件。在下文中将仅详述两个电容器之间的差异。
图7的电容器C与图6的电容器C的不同之处在于,在图7的示例中,在电容器的空载位置,在一边上的导电板302与在另一边上的导电板301a和301b不重叠。此外,在电容器的空载位置,在一边上的导电板302'与在另一边上的导电板301a'和301b'不重叠。更具体地,在空载位置,在垂直投影中,非重叠距离dar将导电板302与导电板301a和301b分开,并且非重叠距离dar'(例如,基本上相同的)将导电板302'与导电板301a'和301b'分开。
图7的电容器C和图6的电容器C之间的另一差别在于,在图7的示例中,固定组件和移动组件被布置成使得当移动导电板304相对固定导电板303a和303b的表面面积增大时:
导电板302与导电板301a和301b之间的非重叠距离dar减小,或者导电板302相对导电板301a和301b的表面面积增大;
导电板302'与导电板301a'和301b'之间的非重叠距离dar'增大,或者导电板302'相对导电板301a'和301b'的表面面积减小;以及
导电板306相对导电板305a和305b的表面面积减小,
并且反之亦然。
当输入信号A和B处于低状态时,电容器C处于其空载位置。由于导电板302与在一边上的导电板301a、301b之间的不重叠,以及导电板302'与在另一边上的导电板301a'和301b'之间的不重叠,电容器C的电容Cds为零或可忽略。单元的输出信号S因此具有零或可忽略的电压电平,对应于信号S的低逻辑状态。
当两个输入信号A和B处于高状态时,由导电板303a和303b施加在导电板304上的静电力补偿由导电板305a和305b施加在导电板306上的静电力,使得电容器C保持在其空载位置。单元的输出信号S因此保持在信号S的低状态。
当输入信号A和B分别处于高状态和低状态时,由导电板303a和303b施加在导电板304上的静电力致使移动组件相对于固定组件的水平位移,其趋向于使导电板304相对导电板303a和303b的表面面积增大。结果,导电板302贯穿在导电板301a和301b之间。电容器C的电容Cds然后取不可忽略的值,并且单元的输出信号S取不可忽略的电压电平,对应于信号S的高逻辑状态。
类似地,当输入信号A和B分别处于低状态和高状态时,由导电板305a和305b施加在导电板306上的静电力致使移动组件相对于固定组件的水平位移,其趋向于使导电板306相对导电板305a和305b的表面面积增大。结果,导电板302'贯穿在导电板301a'和301b'之间。电容器C的电容Cds然后取不可忽略的值,并且单元的输出信号S取不可忽略的电压电平,对应于信号S的高逻辑状态。
因此,图7的电容器C有效地执行XOR功能
图8是能够实施逻辑OR运算的可变电容电容器C的另一实施例的简化截面图。
图8的电容器与先前示例的不同之处在于,其包括彼此电绝缘的六个电极,而不是先前示例中的五个电极。更具体地,在图8的电容器中,电极r被彼此电绝缘的两个电极r1和r2代替,电极r1和r2中的每个与电极d、s、g1和g2电绝缘。图8的电容器C的电极被例如与先前描述那样类似或相同地连接,而不同之处在于电极r1和电极r2被连接到施加不同参考电位的节点GND1和GND2。第一控制信号可以被施加在电极g1和r1之间,并且第二控制信号可以被施加在电极g2和r2之间,电极d和s的相对位置以及因此电容器C的电容Cds是第一控制信号和第二控制信号的组合的函数。在此示例中,电极r1和r2形成电容器C的移动组件的一部分。在图8中,方形支承件附图标记3201示意表示将电极r1与移动组件的电极d和r2分开的电绝缘区域,并且方形支承件附图标记3202示意表示将电极r2与电极d和r1分开的电绝缘区域。
图8的电容器C包括与图3的电容器C相同的、基本上以相同的方式布置的元件,并且与图3的电容器C的不同之处主要在于,在图8的示例中,导电板304和306彼此电绝缘。导电板304被连接到节点GND1并形成电容器的电极r1,并且导电板306被连接到节点GND2并形成电容器的电极r2。
图8的电容器C的优点是其能够执行与参考不同电位的信号有关的逻辑运算。
图9是能够实施逻辑OR运算的可变电容电容器C的另一实施例的简化截面图。与其中电容器C能够利用两个输入和一个输出来执行逻辑运算的先前描述的示例不同,图9的电容器C能够利用三个输入和一个输入来执行逻辑运算。
图9的电容器C包括与图3的电容器C相同的、基本上以相同的方式布置的元件。图9的电容器C还包括额外的控制电极g3,其与电极d、s、g1、g2和r电绝缘。在此示例中,电极g3形成电容器的固定组件的一部分。
在图9的示例中,电极g3包括两个基本上水平的导电板307a和307b,其面对彼此、被电连接到单元的第三输入节点in3。
此外,在此示例中,电极r包括基本上水平的额外导电板308,其被电连接到单元的参考节点GND。
固定组件和移动组件被布置成使得导电板308被布置在导电板307a和307b之间、至少部分地与导电板307a和307b相对、基本上在距导电板307a和307b的相等距离处。更具体地,在图9的示例中,固定组件和移动组件被布置成使得当导电板308相对导电板307a和307b的表面面积增大时,导电板302相对导电板301a和301b的表面面积增大,并且反之亦然。
在此示例中,电容器C的节点in1、in2和in3旨在分别接收逻辑输入信号A1、A2和A3。
当输入信号A1、A2和A3处于低状态时,电容器C处于其空载位置,并且电容器C的电容Cds具有第一值。单元的输出信号S因此具有第一电压电平Vout1。
当输入信号A1、A2和A3中的一个处于高状态时,移动组件相对于固定组件发生水平位移,其趋向于使导电板302相对导电板301a和301b的表面面积增大。电容器C的电容Cds因此取大于第一值的第二值,并且单元的输出信号S取(在绝对值上)大于第一电平的第二电压电平Vout2。
当输入信号A1、A2和A3中的两个处于高状态时,移动组件相对于固定组件的水平位移被放大,并且电容器C的电容Cds取大于第二值的第三值。单元的输出信号S然后取(在绝对值上)大于第二电平的第三电压电平Vout3。
当输入信号A1、A2和A3三者都处于高状态时,移动组件相对于固定组件的水平位移被再次放大,并且电容器C的电容Cds取大于第三值的第四值。单元的输出信号S然后取(在绝对值上)大于第三电平的第四电压电平Vout4。
考虑到第二电压电平Vout2、第三电压电平Vout3和第四电压电平Vout4对应于信号S的高逻辑状态,并且第一电压电平Vout1对应于信号S的低逻辑状态,图3的电容器C有效地执行OR功能(S=A1+A2+A3)。
更一般地,以下将在本领域技术人员的能力范围内:使所描述的示例适于利用N个输入和一个输出来执行逻辑功能,其中N是大于或等于2的任何整数。
图10是能够实施逻辑OR运算的可变电容电容器C的另一实施例的简化截面图。与其中电容器C能够利用N个输入和一个输出来执行逻辑运算的先前描述的示例不同,图9的电容器C能够利用N输入和两个输入来执行逻辑运算。
图10的电容器C包括与图3的电容器C相同的、基本上以相同的方式布置的元件。图10的电容器C还包括额外的主要电极s',其与电极s、d、g1、g2和r电绝缘。在此示例中,电极s'形成电容器的固定组件的一部分。
在图10的示例中,电极s'包括两个额外的基本上水平的导电板309a和309b,其面对彼此、被电连接到单元的第二输出节点out'。
此外,在此示例中,电极d包括基本上水平的额外导电板310,其被电连接到单元的电源节点sup。
固定组件和移动组件被布置成使得导电板310被布置在导电板309a和309b之间、至少部分地与导电板309a和309b相对、基本上在距导电板309a和309b的相等距离处。更具体地,在图10的示例中,固定组件和移动组件被布置成使得当导电板302相对导电板301a和301b的表面面积增大时,导电板310相对导电板309a和309b的表面面积减小,并且反之亦然。
节点out和out'旨在分别提供逻辑输出信号S和S'。
在此示例中,电极d和s'之间的电容器的电容Cds'基本上以与电极d和s之间的电容器的电容Cds相同的方式变化。
因此,在输出节点out'上提供的逻辑输出信号S'是在输出节点out上提供的逻辑输出信号S的图像。
这种配置的优点在于其能够在彼此电绝缘的两个不同输出节点上提供信号A和B的逻辑组合的结果。
更一般地,以下将在本领域技术人员的能力范围内:使所描述的示例适于利用N个输入和M个输出来执行逻辑功能,其中M是大于或等于1的任何整数。
图11是图2的单元的可变电容电容器C的另一实施例的简化截面图,其能够实施逻辑OR运算。图11的电容器C包括与图3的电容器C共同的元件。在下文中将仅详述两个电容器之间的差异。
在图11的示例中,电容器的电极s包括两个基本上水平的导电板401a和401b,其面对彼此、被电连接到单元的输出节点out。电容器的电极g1包括基本上水平的导电板403,其被电连接到单元的输入节点in1。电容器的电极g2包括基本上水平的导电板405,其被电连接到单元的输入节点in2。电容器的电极d包括基本上水平的导电板402,其被电连接到单元的电源节点sup。单元的电极r包括两个基本上水平的导电板404和406,其被电连接到单元的参考节点GND。
固定组件和移动组件被布置成使得导电板402、404和406分别被布置成:
在导电板401a和401b之间、至少部分地与导电板401a和401b相对;
至少部分地与导电板403相对;以及
至少部分地与导电板405相对。
在此示例中,移动组件根据相对于固定组件的垂直平移(与导电板401a、401b、402、403、404、405、406正交)的单个自由度而自由移动(由图中的双箭头MV表示的运动),以对移动导电板402与固定导电板401a和401b之间的距离、移动导电板404与固定导电板403之间的距离、以及移动导电板406与固定导电板405之间的距离进行修改,而没有对移动导电板402相对固定导电板401a和401b的表面面积、移动导电板404相对固定导电板403的表面面积、以及移动导电板406相对固定导电板405的表面面积进行修改。更具体地,在
图11的示例中,固定组件和移动组件被布置成使得当移动导电板402、404和406中的任何一个与对应的固定导电板401a、分别地403、分别地405之间的距离增加时,其他移动导电板与固定导电板之间的距离增加同样的值,并且反之亦然。还应当注意的是,在此示例中,当导电板402和导电板401a之间的距离增加时,导电板402和导电板401b之间的距离减小,并且反之亦然。
电容器C还可以包括回拉装置(图中未示出),例如,复位弹簧,设置成在没有电极g1、g2、s和d相对于电极r的任何电偏置的情况下,将移动组件带回所谓的空载位置,例如,移动导电板402位于与固定导电板401a和401b相等的距离的位置(对应于图11中所示的位置)。
尽管这在图11中未示出,但电容器C还包括一个或多个止动件,其被布置成避免导电板404和403、分别地导电板406和405、分别地导电板402和401a彼此粘合。作为示例,止动件可以采取以下形式:
第一绝缘层对板403的上表面或板404的下表面进行涂覆;
第二绝缘层对板405的上表面或板406的下表面进行涂覆;以及
第三绝缘层对板401a的上表面或板402的下表面进行涂覆。
在第一级处,在其主电极s和d之间的电容器C的电容Cds等于在导电板401a和导电板402之间形成的电容Cds1与在导电板401b和导电板402之间形成的电容Cds2的总和,电容Cds1和Cds2分别与板401a和402之间的距离d1成反比,并且与板401b和402之间的距离d2成反比。因此,当导电板402在距导电板401a和401b的相等距离处时,电容Cds取最小值。
当控制信号A和B处于低状态时,电容器C处于其空载位置,并且电容器C的电容Cds具有第一值,这里对应于其最小值。单元的输出信号S因此具有第一相对低的电压电平Vout1。
当输入信号A和B中的一个处于高状态时,移动导电板404(如果A=1且B=0)或406(如果A=0且B=1)通过静电相互作用而被朝向对应的固定导电板403或405吸引。这引起移动组件相对于固定组件的垂直位移,其趋向于使移动导电板402和固定导电板401a之间的距离d1减小。更具体地,移动导电板402在由电容器的(一个或多个)止动件确定的距导电板401a的一定距离处压靠在导电板401a上。电容器C的电容Cds因此取大于第一值的第二值。单元的输出信号S然后具有(在绝对值上)大于第一电平的第二电压电平Vout2。
当两个输入信号A和B处于高状态时,移动组件相对于固定组件的垂直位移是类似的,即移动导电板402压在由电容器的(一个或多个)止动件确定的距导电板401a的一定距离处压靠在导电板401a上。电容器C的电容Cds然后取第二值,并且单元的输出信号S处于第二电压电平Vout2。
考虑到第二电压电平Vout2对应于信号S的高逻辑状态,并且第一电压电平Vout1对应于信号S的低逻辑状态,图11的电容器C有效地执行OR功能(S=A+B)。
应当注意的是,在图11的示例中,电极s包括被布置在形成电极d的导电板402的任一侧上的两个导电板401a和401b。这有利地能够减小电极s和d之间的电压Uds对电容Cds的值的影响,或甚至当导电板402在距导电板401a和401b的相等距离处时抵消电压Uds对电容Cds的值的影响。
作为变型,可以省略导电板401a和401b中的一个。应当注意的是,在此示例中,如果省略导电板401b并且保留导电板401a,则所执行的逻辑功能是OR功能,并且如果省略导电板401a并且保留导电板401b,则所执行的逻辑功能是NOR功能。
更一般地,以下将在本领域技术人员的能力范围内:通过根据施加给控制电极的逻辑输入信号的组合来改变电容器的主电极d和s之间的距离,而使关于图11描述的结构适于实施各种基本逻辑功能(AND、XOR等)。
图12是图2的单元的可变电容电容器C的另一实施例的简化截面图,其能够实施逻辑OR运算。
图12的电容器C包括与图3的电容器C共同的元件。在下面将仅详述两个结构之间的差异。
图12的电容器C与图3的电容器C的不同之处主要在于,其实施结合静电类型的致动的电磁(也称为电动)类型的致动,而不是如图3的示例中的纯静电致动。
更具体地,在图12的示例中,将导电板303a、303b和304替换为包括以下的组件:
导电端子503,对应于电容器的电极g1并被电连接到单元的输入节点in1;
导电端子504,被电连接到导电板306;
导电线圈521,其具有被电连接到端子503的第一端,并且具有被连接到端子504的第二端;以及
磁体523,其被布置在线圈521的内部。
在此示例中,端子503和504以及线圈521属于电容器的固定组件,并且磁体523是电容器的移动组件的元件。换句话说,端子503和504以及线圈521相对于导电板301a、301b、305a和305b固定,并且磁体523相对于导电板306和302固定。在此示例中,线圈521的中心轴基本上是水平的。
经由电极g1和r的线圈521中的控制电流的施加引起磁体523沿线圈的中心轴的位移。这导致移动导电板302相对固定导电板301a和301b的表面面积的变化,并因此导致电容器C的电容Cds的变化。
图12的结构具有能够执行逻辑运算的优点,该逻辑运算具有不同性质的运算对象(operand)电信号,即,在所示示例中的以电流形式的逻辑信号A和以电压形式的逻辑信号B。
作为变型,可以修改该结构以用电动致动机构代替与电极g2相关联的静电致动机构,以形成纯电动致动电容器。
图13是可变电容电容器C的另一实施例的简化截面图,其能够针对两个输入利用一个输入和一个输出来相继地实施两个不同的逻辑运算,YES运算(缓冲器)和NO运算(逆变器)。
图13的电容器C包括与图4的电容器C共同的元件。在下文中将仅详述两个结构之间的差异。
在图13的电容器中,除了导电板301a、301b、303a、303b、305a、305b以外,固定组件包括两个额外的基本上水平的导电板501a和501b,其面对彼此、被电连接到单元的输出节点out。在此示例中,电容器的电极s由导电板301a、301b、501a和501b形成。
此外,除了导电板302、304和306以外,图13的电容器C的移动组件包括额外的基本上水平的导电板502,其被电连接到单元的电源节点sup。在此示例中,电容器的电极d由板302和502形成。
固定组件和移动组件被布置成使得额外的移动导电板502被布置在导电板501a和501b之间、至少部分地与导电板501a和501b相对、基本上在距导电板501a和501b的相等距离处。
在图13的电容器C中,固定组件和移动组件被布置成使得当移动导电板304相对固定导电板303a和303b的表面面积增大时:
导电板302与导电板301a和301b之间的非重叠距离dar减小,或者导电板302相对导电板301a和301b的表面面积增大;
导电板502相对导电板501a和501b的表面面积增大;以及
导电板306相对导电板305a和305b的表面面积减小,
并且反之亦然。
图13的电容器C能够对施加到输入节点in1的信号A实施YES功能(S=A),并且对于施加到输入节点in2的信号B实施NO功能应理解的是这两个功能不能被同时实施。换句话说,当YES功能被使用时,信号B应被设置为低状态或节点in2应被浮置,并且当NO功能被使用时,信号A应被设置为低状态或节点in1应被浮置。
图13的实施例的优点在于,其能够借助于具有两个输入和一个输出的同一逻辑单元来实施两个不同的逻辑功能,该逻辑功能通过对逻辑输入信号所施加的输入的选择而是可选择的。
图14是图2的可变电容电容器C的另一实施例简化截面图,其能够实施逻辑NOR功能。
图14的电容器C与图3的电容器C的不同之处主要在于,在图14的示例中,固定组件和移动组件被布置成使得当移动导电板304和306中的一个相对对应的固定导电板303a和303b、分别地固定导电板305a和305b的表面面积增大时,移动导电板302相对对应的固定导电板301a和301b的表面面积减小,并且反之亦然。
已经描述了特定实施例。本领域技术人员将想到各种改变、修改和改进。特别地,以下将在本领域技术人员的能力范围内:提供电容器的固定组件和移动组件的其他布局,而不是上文描述的那些布局,来实现所需的逻辑功能。
还应当注意的是,本领域技术人员可以在无需示出任何创造性步骤情况下,对上文描述的各种实施例和变型的各种元件进行组合。
这类改变、修改和改进旨在是此公开的一部分,并且旨在在本发明的精神和范围内。相应地,前面的描述仅是示例性的,而不旨在是限制性的。本发明被限制为仅在下面权利要求及其等价物中所限定那样。
Claims (10)
1.一种电容式逻辑单元,包括:固定组件,其包括第一电极(s);移动组件,其包括第二电极(d)、以及第三电极(g1)、第四电极(g2)和第五电极(r;r1),其中:
所述第一电极(s)、第二电极(d)、第三电极(g1)、第四电极(g2)和第五电极(r;r1)彼此电绝缘;
所述第一电极(s)和第二电极(d)对根据所述移动组件相对于所述固定组件的位置是可变的第一电容器进行限定;
所述第三电极(g1)被连接到对所述单元施加第一逻辑输入信号(A;A1)的节点(in1);
所述第四电极(g2)被连接到对所述单元施加第二逻辑输入信号(B;A2)的节点(in2);
所述第五电极(r;r1)被连接到对所述单元施加第一参考电位的节点(GND;GND1);以及
所述第二电极(d)相对于所述第一电极(s)的位置是所述第一逻辑输入信号(A;A1)和所述第二逻辑输入信号(B;A2)的组合的函数,
其中:
所述移动组件相对于所述固定组件是可平移移动的,以改变所述第二电极(d)相对所述第一电极(s)的表面面积,而不改变所述第一电极(s)和所述第二电极(d)之间的距离;或者
所述移动组件相对于所述固定组件是可平移移动的,以改变所述第一电极(s)和所述第二电极(d)之间的距离,而不改变所述第二电极(d)相对所述第一电极(s)的表面面积。
2.根据权利要求1所述的单元,其中,所述第一逻辑输入信号(A)和所述第二逻辑输入信号(B)以施加第一参考电位的所述节点(GND)作为参考的。
3.根据权利要求1所述的单元,还包括与第一电极(s)、第二电极(d)、第三电极(g1)、第四电极(g2)和第五电极(r1)电绝缘的第六电极(r2),所述第六电极(r2)被连接到施加第二参考电位的节点(GND2),其中,所述第一逻辑输入信号(A)以施加第一参考电位的所述节点(GND1)作为参考的,并且所述第二逻辑输入信号(B)以施加第二参考电位的所述节点(GND2)作为参考的。
4.根据权利要求1至3中的任意一项所述的单元,其中,所述第二电极(d)被连接到对所述单元施加电源电压(PC)的节点(sup),并且其中,所述第一电极(s)被连接到提供所述单元的第一逻辑输出信号(S)的节点(out)。
5.根据权利要求1至4中的任意一项所述的单元,包括:第一静电致动器件,其能够根据所述第一逻辑输入信号(A)的状态引起所述移动组件相对于所述固定组件的位移;和第二静电致动器件,其能够根据所述第二逻辑输入信号(B)的状态引起所述移动组件相对于所述固定组件的位移。
6.根据权利要求1至4中的任意一项所述的单元,包括:静电致动器件,其能够根据所述第一逻辑输入信号(A)的状态引起所述移动组件相对于固定组件的位移;和电动致动器件,其能够根据所述第二逻辑输入信号(B)的状态引起所述移动组件相对于所述固定组件的位移。
7.根据权利要求1至6中的任意一项所述的单元,其中,所述第一电极(s)包括布置在所述第二电极(d)的任意一侧上的第一互连的导电部(301a,301b;401a)和第二互连的导电部(301a',301b';401b),以对所述第一电极(s)和所述第二电极(d)之间的电压对所述移动组件相对于所述固定组件的位置的影响进行限制。
8.根据权利要求1至7中的任意一项所述的单元,包括:第七电极(g3),其被连接到对所述单元施加第三逻辑输入信号(A3)的节点(in3),其中,所述第二电极(d)相对于所述第一电极(s)的位置是所述第一逻辑输入信号(A1)、第二逻辑输入信号(A2)和第三逻辑输入信号(A3)的组合的函数。
9.根据权利要求1至8中的任意一项所述的单元,其中,所述固定组件包括与所述第一电极(s)电绝缘的第八电极(s'),所述第八电极(s')和所述第二电极(d)对根据所述移动组件相对于所述固定组件的位置是可变的第二电容器进行限定。
10.根据权利要求9所述的单元,其中,第八电极(s')被连接到节点(out'),其提供所述单元的第二逻辑输出信号(S')。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1757060A FR3069742B1 (fr) | 2017-07-25 | 2017-07-25 | Cellule logique capacitive |
FR17/57060 | 2017-07-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109302175A true CN109302175A (zh) | 2019-02-01 |
CN109302175B CN109302175B (zh) | 2024-03-01 |
Family
ID=60382323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810825494.5A Active CN109302175B (zh) | 2017-07-25 | 2018-07-25 | 电容式逻辑单元 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10593485B2 (zh) |
EP (1) | EP3435546B1 (zh) |
CN (1) | CN109302175B (zh) |
FR (1) | FR3069742B1 (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3085786B1 (fr) * | 2018-09-11 | 2021-02-19 | Commissariat Energie Atomique | Cellule de memorisation en logique capacitive |
FR3101214B1 (fr) | 2019-09-20 | 2023-02-24 | Commissariat Energie Atomique | Convertisseur analogique numérique pour circuit logique adiabatique capacitif |
FR3115641A1 (fr) | 2020-10-27 | 2022-04-29 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Cellule logique capacitive à commande complémentaire |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09153436A (ja) * | 1995-11-30 | 1997-06-10 | Murata Mfg Co Ltd | 可変容量コンデンサ |
CN1290387A (zh) * | 1998-02-12 | 2001-04-04 | 光学系统公司 | 用于驱动平板显示器的系统和方法以及相关的驱动电路 |
US6242989B1 (en) * | 1998-09-12 | 2001-06-05 | Agere Systems Guardian Corp. | Article comprising a multi-port variable capacitor |
CN1341268A (zh) * | 1999-01-19 | 2002-03-20 | 触觉传感器技术公司 | 具有集成控制电路的触摸开关 |
US20020041513A1 (en) * | 2000-10-11 | 2002-04-11 | Samsung Electronics Co., Ltd. | Variable capacitor and memory device employing the same |
US20020083777A1 (en) * | 2000-06-02 | 2002-07-04 | Murata Manufacturing Co., Ltd. | Capacitance-type external-force detecting device with improved sensitivity |
US20110154906A1 (en) * | 2009-12-24 | 2011-06-30 | Em Microelectronic-Marin Sa | Method of measuring a physical parameter and electronic interface circuit for a capacitive sensor for implementing the same |
WO2011111305A1 (ja) * | 2010-03-10 | 2011-09-15 | パナソニック株式会社 | 排他的論理和回路として不揮発論理回路を駆動する方法 |
GB201700372D0 (en) * | 2016-11-29 | 2017-02-22 | Cirrus Logic Int Semiconductor Ltd | Biasing of electromechanical systems microphone with alternating-current voltage waveform |
US20170179954A1 (en) * | 2015-12-18 | 2017-06-22 | Commissariat à l'énergie atomique et aux énergies alternatives | Low power consumption logic cell |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050253571A1 (en) * | 2004-05-12 | 2005-11-17 | University Of Florida Research Foundation, Inc. | MEMS waveform generator and adiabatic logic circuits using the same |
FR2978311B1 (fr) * | 2011-07-22 | 2013-08-16 | Commissariat Energie Atomique | Circuit logique a faible consommation et circuit integre comportant au moins un tel circuit logique |
US10354198B1 (en) * | 2018-03-21 | 2019-07-16 | International Business Machines Corporation | Fast quantum gates with first-order transitions via frequency-modulated tunable coupling element |
-
2017
- 2017-07-25 FR FR1757060A patent/FR3069742B1/fr not_active Expired - Fee Related
-
2018
- 2018-07-20 EP EP18184792.2A patent/EP3435546B1/fr active Active
- 2018-07-24 US US16/044,126 patent/US10593485B2/en active Active
- 2018-07-25 CN CN201810825494.5A patent/CN109302175B/zh active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09153436A (ja) * | 1995-11-30 | 1997-06-10 | Murata Mfg Co Ltd | 可変容量コンデンサ |
CN1290387A (zh) * | 1998-02-12 | 2001-04-04 | 光学系统公司 | 用于驱动平板显示器的系统和方法以及相关的驱动电路 |
US6242989B1 (en) * | 1998-09-12 | 2001-06-05 | Agere Systems Guardian Corp. | Article comprising a multi-port variable capacitor |
CN1341268A (zh) * | 1999-01-19 | 2002-03-20 | 触觉传感器技术公司 | 具有集成控制电路的触摸开关 |
US20020083777A1 (en) * | 2000-06-02 | 2002-07-04 | Murata Manufacturing Co., Ltd. | Capacitance-type external-force detecting device with improved sensitivity |
US20020041513A1 (en) * | 2000-10-11 | 2002-04-11 | Samsung Electronics Co., Ltd. | Variable capacitor and memory device employing the same |
US20110154906A1 (en) * | 2009-12-24 | 2011-06-30 | Em Microelectronic-Marin Sa | Method of measuring a physical parameter and electronic interface circuit for a capacitive sensor for implementing the same |
TW201140001A (en) * | 2009-12-24 | 2011-11-16 | Em Microelectronic Marin Sa | Method of measuring a physical parameter and electronic interface circuit for a capacitive sensor for implementing the same |
WO2011111305A1 (ja) * | 2010-03-10 | 2011-09-15 | パナソニック株式会社 | 排他的論理和回路として不揮発論理回路を駆動する方法 |
US20170179954A1 (en) * | 2015-12-18 | 2017-06-22 | Commissariat à l'énergie atomique et aux énergies alternatives | Low power consumption logic cell |
GB201700372D0 (en) * | 2016-11-29 | 2017-02-22 | Cirrus Logic Int Semiconductor Ltd | Biasing of electromechanical systems microphone with alternating-current voltage waveform |
Non-Patent Citations (1)
Title |
---|
赵洋等: ""电化学超级电容器建模研究现状与展望"" * |
Also Published As
Publication number | Publication date |
---|---|
EP3435546A1 (fr) | 2019-01-30 |
FR3069742A1 (fr) | 2019-02-01 |
CN109302175B (zh) | 2024-03-01 |
EP3435546B1 (fr) | 2020-11-25 |
US20190035559A1 (en) | 2019-01-31 |
FR3069742B1 (fr) | 2019-10-25 |
US10593485B2 (en) | 2020-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109302175A (zh) | 电容式逻辑单元 | |
US7256927B2 (en) | Double-electret mems actuator | |
TW201019460A (en) | Capacitative element | |
US9979393B2 (en) | Low power consumption logic cell | |
KR100254601B1 (ko) | Mos 논리회로 | |
JP2020528233A (ja) | アナログ電気入力信号を切り替えるためのスイッチ装置 | |
JP6243674B2 (ja) | マイクロエレクトロメカニカルシステム(mems)スイッチを作動させるためのゲート回路を含むスイッチング装置 | |
US9130567B2 (en) | Inverter device, NAND device, NOR device, and logic device including the same | |
JP2010098944A (ja) | 理想的な電荷転送を行うhvnmos/hvpmosスイッチトキャパシタ充電ポンプ | |
US20120161949A1 (en) | Acuator systems and methods using an electrically deformable material | |
US10819344B2 (en) | Capacitive logic cell | |
US9257981B2 (en) | Low consumption logic circuit with mechanical switches | |
US5739593A (en) | Voltage source circuit for generating a plurality of values of voltages | |
JP7015747B2 (ja) | 誘電エラストマートランスデューサーシステム | |
CN106612112A (zh) | 具有共享有源负载的轨对轨比较器 | |
JP5861909B2 (ja) | スイッチトキャパシタ積分器 | |
CN112470383A (zh) | 电荷泵电路装置 | |
CN108459763B (zh) | 输入接口 | |
CN114005876B (zh) | 一种双极性晶体管及逻辑器件 | |
CN112398451A (zh) | 差动比较电路 | |
US20200243690A1 (en) | Multiple-state electrostatically-formed nanowire transistors | |
DE102008023517B4 (de) | Feldeffekttransistor mit piezoelektrischem Ladungsgenerator | |
US20230421155A1 (en) | Level shifter circuit with back gate controled transistors | |
US10615132B2 (en) | Integrated circuit capable of operating at very high voltage and method of fabricating same | |
US20150349235A1 (en) | Waveform generating apparatus, signal generating circuit, piezoelectric driving apparatus and method, and electronic device using the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |