CN109300877B - 一种半导体衬底中的通孔结构及其制造方法 - Google Patents

一种半导体衬底中的通孔结构及其制造方法 Download PDF

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Abstract

本发明公开了一种半导体衬底中的通孔结构及其制造方法，该结构包括衬底、贯穿衬底的通孔、衬底表面的富电荷层、通孔侧壁、衬底表面以及富电荷层表面的绝缘层；所述衬底具有相对的第一表面和第二表面；所述第一表面具有富电荷层，其中含有高浓度的电荷，且富电荷层围绕于通孔的孔口周围。该制造方法的步骤为：以半导体材料作为衬底，在所述衬底的第一表面制作富电荷层；在所述衬底的第一表面制作深孔；在深孔内壁、衬底第一表面以及富电荷层表面上制作绝缘层；向深孔中填充导电材料；减薄所述衬底的第二表面，露出深孔的底部。采用该通孔结构可以实现三维集成系统电学性能的改善和可靠性的提升。

Description

一种半导体衬底中的通孔结构及其制造方法
技术领域
本发明属于半导体技术领域，涉及一种半导体衬底中的通孔结构及其制造方法。
背景技术
在摩尔定律难以为继的情况下，基于在半导体衬底中制造通孔来实现三维集成是一种先进的有望超越摩尔定律的技术路径。使用通孔将芯片垂直堆叠，减小了芯片水平方向占据的电路板面积，同时减小了互连线长度，降低了信号延迟，使得系统具有小尺寸、高性能、低功耗的优点。相同技术节点下，由于互连密度提高，电路板面积利用率提高，从而提升了系统的功能集成密度。而且半导体衬底中的通孔可以将不同技术节点、不同技术类型以及不同衬底材料的芯片进行三维集成，各芯片可以根据需求分别进行工艺优化，有助于实现高可靠性、多功能的微系统。传统的三维集成系统中，高频反型条件下，通孔与衬底间的寄生电容值很小，这在某些应用条件下是不利的。比如在电源分配网络中，低电容值会导致网络的高阻抗，加剧同步开关噪声，削弱系统可靠性。因此，通过结构设计和工艺技术的改进，增大通孔在高频反型条件下的电容值是有必要的。
发明内容
针对上述半导体衬底中传统通孔结构存在的问题，本发明的目的是针对三维集成系统提供一种半导体衬底中的通孔结构及其制造方法，使得通孔在高频反型条件下的电容值增大，从而满足电源分配网络等功能模块对通孔大电容值的需求，实现微系统电学性能的改善和可靠性的提升。
为达到上述目的，本发明采用如下技术方案：
一种半导体衬底中的通孔结构，包括衬底、贯穿衬底的通孔、衬底表面的富电荷层、通孔侧壁、衬底表面及富电荷层表面的绝缘层。所述衬底具有相对的第一表面和第二表面；所述第一表面具有富电荷层，且富电荷层围绕于所述通孔的一孔口周围；通孔侧壁、衬底第一表面以及富电荷层表面具有绝缘层。
所述富电荷层中含有高浓度的电荷，电荷极性与衬底的掺杂类型相关，若衬底为P型掺杂，则富电荷层中含有正电荷，若衬底为N型掺杂，则富电荷层中含有负电荷。所述富电荷层选自下列集合中的一种或几种：氧化硅、氮化硅、氮氧化硅、高分子化合物。
所述通孔中填充有导电材料，具体包括了铜、金、银、铂、镍、钨、铝、多晶硅、碳纳米管等材料中的一种或几种。可选地，所述通孔中的导电材料和绝缘层之间，具有粘附层和阻挡层，其作用为防止通孔中的导电材料向衬底中扩散，并增强导电材料与绝缘层的粘附性，可选材料为钛、钨、钽、氮化钛的组合。
所述绝缘层可选材料为氧化硅、氮化硅、氮氧化硅、聚酰亚胺、聚对二甲苯、聚苯并环丁烯等中的一种或几种。
所述衬底为硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V族半导体材料、II-VI族半导体材料、有机半导体材料以及其他族半导体材料中的一种或几种。
所述衬底为裸片或所述衬底的第一表面和/或第二表面上具有下列结构中的一种或多种：半导体器件、电学互连层、微传感器结构、焊盘和钝化层。
所述衬底的第一表面和/或第二表面上具有重新布线层和金属凸点，所述金属凸点位于重新布线层上与重新布线层电连接，所述重新布线层与所述通孔电连接。
一种半导体衬底中的通孔结构的制造方法，步骤包括：
以半导体材料作为衬底，在所述衬底的第一表面制作富电荷层；
在所述衬底的第一表面制作非贯穿于所述衬底的深孔；
在深孔侧壁、衬底第一表面以及富电荷层表面上制作绝缘层；
向深孔中填充导电材料；
减薄所述衬底的第二表面，使所述深孔得以成为贯穿于所述衬底的通孔，露出所述导电材料。
所述制作富电荷层的方法为：通过热氧化、气相沉积、旋涂或喷胶等方法形成覆盖衬底第一表面的膜层，使用电子束、等离子体、X-射线处理该膜层，使其中产生高浓度的电荷，电荷的极性与衬底的掺杂类型相关，若衬底为P型掺杂，则富电荷层中含有正电荷，若衬底为N型掺杂，则富电荷层中含有负电荷。通过刻蚀、激光烧蚀、超声加工、剥离等方法图形化富电荷层，露出部分衬底表面。
所述制作深孔的方法为腐蚀、刻蚀、激光烧蚀和喷砂中的一种或几种的组合，深孔的形状可以为圆柱、圆锥、圆台、棱柱、棱锥、棱台。所述制作深孔侧壁、衬底第一表面以及富电荷层表面的绝缘层的方法为热氧化、气相沉积、旋涂和喷胶中的一种或几种的组合。所述填充导电材料的方法包括蒸发、溅射、电镀、化学镀和化学气相沉积中一种或几种的组合，通孔中的填充形式可以为完全实心填充，保形中空填充或不规则填充。
在减薄阶段，对于较薄的衬底，为增强机械强度，在所述衬底减薄前，将所述衬底键合到辅助晶圆上，防止减薄工艺对结构产生损伤。
现有的半导体衬底中的通孔结构，当其工作于高频反型条件下，衬底中形成了反型区，少数载流子的数量达到或超过多数载流子的数量，对通孔与衬底形成的寄生电容起主导作用。由于少数载流子的产生率跟不上高频信号的变化，使得通孔与衬底间的寄生电容数值很小。
采用本发明的技术方案，具有如下的积极效果：
现有技术中常见的通孔结构在通孔侧壁或衬底表面会用到绝缘层(或称介质层)，其主要作用是隔离衬底和金属走线，抑制泄露电流，理想的绝缘层(介质层)中是不含有电荷的，这是因为其中的电荷会恶化器件特性，而在实际的工艺制造中，难免在绝缘层(介质层)中引入电荷，但会尽量控制电荷密度处于较低的水平，一般为1.0×109/cm2至1.0×1010/cm2。
而本发明中的通孔结构含有富电荷层，该富电荷层不同于绝缘层(介质层)，其含有高浓度的电荷，其作用是其中的电荷在衬底表面围绕通孔侧壁绝缘层的区域诱导产生少数载流子，预先形成一个反型区，起到少数载流子供应源的作用，最终实现寄生电容的增强，一般而言，电荷密度越高越好，但过高的电荷密度会使工艺难度加大，平衡考虑性能与工艺难度，本发明限定其最佳的范围为电荷密度1.0×1011/cm2～1.0×1016/cm2，通常为1.0×1012/cm2～1.0×1015/cm2。从富电荷层的制备工艺角度而言，通过热氧化、气相沉积、旋涂或喷胶等方法形成膜层后，要进一步用电子束、等离子体、X-射线等处理该膜层，诱导产生高浓度的电荷。
本发明的直接效果是高频反型条件下，通孔与衬底间的寄生电容得到增强。这是因为衬底表面的富电荷层使得环绕通孔的衬底表面形成反型区，起到少数载流子供应源的作用，弥补了通孔周围衬底中少数载流子产生率低造成的影响，使得通孔与衬底间的电容增大。基于电容增强的效果，对于电路系统有诸多直接或间接的益处，比如可以减小电源分配网络的阻抗，实现电源完整性的改善，从而减少系统中需要的去耦电容的数量，降低工艺复杂性和成本。
附图说明
图1为实施例中制作富电荷层后的纵剖面结构示意图。
图2为实施例中制作富电荷层后的结构俯视图。
图3为实施例中制作深孔后的纵剖面结构示意图。
图4为实施例中在深孔侧壁和衬底第一表面制作绝缘层后的纵剖面结构示意图。
图5为实施例中向深孔填充导电材料后的纵剖面结构示意图。
图6为实施例中减薄衬底的第二表面露出深孔底部后的纵剖面结构示意图。
图7为本发明提出的半导体衬底中的通孔结构和传统通孔结构，两者与衬底间存在的寄生电容的对比图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
以下提供的实施例用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。另外，以下描述的一特征在另一特征之“上”的结构可以包括两特征形成为直接接触的实施例，也可以包括另外的特征形成在两特征之间的实施例，这样两特征可能不是直接接触。另外，衬底的第一表面和第二表面是便于对衬底的两表面区分表述，并不限定两表面的结构相同或相异。
本实施例提出的一种半导体衬底中的通孔结构如图6所示，包括衬底1、贯穿衬底1的通孔，衬底1表面的富电荷层2，通孔侧壁、衬底1表面以及富电荷层2表面的绝缘层3。衬底1具有相对的第一表面和第二表面；所述第一表面具有富电荷层2，且富电荷层2围绕于所述通孔的孔口周围；通孔侧壁、衬底1第一表面以及富电荷层2表面具有绝缘层3；通孔中填充导电材料4。
本实施例提出了一种半导体衬底中的通孔结构的制造方法，具体如下：
如图1所示，首先提供衬底1，其材料优选硅，也可以为锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V族半导体材料、II-VI族半导体材料、有机半导体材料以及其他族半导体材料中的一种或几种。所述衬底1掺杂有P型或N型杂质，掺杂剂浓度可为1.0×1012/cm3至3.0×1019/cm3。
富电荷层2选自氧化硅、氮化硅、氮氧化硅、高分子化合物等材料中的一种或几种。制作富电荷层时，首先通过热氧化、气相沉积、旋涂或喷胶等方法形成覆盖所述衬底1第一表面的膜层。为了使其中含有高浓度的电荷，使用电子束、等离子体、X-射线处理该膜层，诱导其中产生电荷，电荷的极性与衬底1的掺杂类型相关，若衬底1为P型掺杂，则富电荷层中含有正电荷，若衬底1为N型掺杂，则富电荷层2中含有负电荷。所述富电荷层2中的电荷密度可以为1.0×1011/cm2～1.0×1016/cm2，并且通常为1.0×1012/cm2～1.0×1015/cm2。富电荷层2的作用，是其中的电荷在衬底1表面围绕通孔侧壁绝缘层3的区域诱导产生少数载流子，预先形成一个反型区，起到少数载流子供应源的作用，最终实现寄生电容的增强，如图7所示。电荷密度越高越好，但过高的电荷密度会使工艺难度加大，因此限定电荷密度为上述范围可以最优化平衡性能与工艺难度。所述富电荷层2的厚度可以为0.05～5μm，并且通常为0.1～1μm。然后通过刻蚀、激光烧蚀、超声加工、剥离等方法图形化所述富电荷层2，露出部分衬底表面。所述富电荷层2的内径和外径可以为圆形、方形、多边形或不规则图形。以内径和外径均为圆形为例，结构的纵剖面示意图和俯视图如图1和图2所示。
采用腐蚀、刻蚀、激光烧蚀和喷砂等方法中的一种或几种的组合，从所述衬底1的第一表面制作深孔，所述深孔的孔径在1～500μm范围内，所述深孔的深宽比范围是1:1～50:1。深孔形状可以为圆柱、圆锥、圆台、棱柱、棱锥、棱台。以圆柱形的深孔为例，图3示出了制作深孔后的纵剖面。
采用热氧化、气相沉积、旋涂和喷胶等方法中的一种或几种的组合，制作所述深孔侧壁、衬底1第一表面以及富电荷层2表面的绝缘层3，所述绝缘层3可选材料为氧化硅、氮化硅、氮氧化硅、聚酰亚胺、聚对二甲苯、聚苯并环丁烯等中的一种或几种，纵剖面如图4所示。
采用蒸发、溅射、电镀、化学镀和化学气相沉积等方法中的一种或几种的组合，在所述深孔中填充导电材料4，包括铜、金、银、铂、镍、钨、铝、多晶硅、碳纳米管等材料中的一种或几种。填充形式可以为完全实心填充、保形中空填充或不规则填充，完全实心填充具有电阻小的优点，保形中空填充具有应力小的优点。以实心填充导电材料为例，图5示出了填充后的纵剖面。
可选地，在填充导电材料之前，采用蒸发、溅射、电镀、化学镀和化学气相沉积等方法中的一种或几种的组合，在所述深孔中的导电材料和绝缘层之间，制作粘附层和阻挡层，可选材料为钛、钨、钽、氮化钛的组合。
可选地，在填充导电材料之后，采用化学机械抛光的方法，将所述衬底1第一表面多余材料去除，使其具有一致的平整度。
接着从所述衬底1的第二表面进行减薄，露出深孔的底部，形成通孔。对于较薄的衬底，为增强机械强度，需将所述衬底键合到辅助晶圆上，防止减薄工艺对结构产生损伤。减薄露孔后的纵剖面示意图如图6所示。
随后，可以进行基于通孔互连的三维集成技术的其他后续的工艺步骤，包括所述衬底1第一和/或第二表面重新布线层和金属凸点制作，键合堆叠等，在此不再赘述。
本发明提出的半导体衬底中的通孔结构的优势在于，可以显著增大高频反型条件下通孔与衬底间寄生电容的数值。以衬底为P型掺杂为例进行说明，高频反型条件下，所述衬底中反型区的少数载流子为电子，对于传统通孔结构，少数载流子的产生率跟不上信号频率，通孔和衬底间的寄生电容值很小。而本发明中的通孔互连结构，富电荷层中的正电荷在所述衬底表面围绕通孔侧壁绝缘层的区域，预先形成一个反型区，起到电子供应源的作用，弥补了电子产生率低的影响，使得寄生电容增大，理想情况下电容值可达到侧壁绝缘层对应的电容值，实现了电容的显著增强，如图7所示。电容增强可以减小电源分配网络等功能模块的阻抗，改善电源完整性，提升三维集成系统的性能。
虽然关于实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (9)

1.一种半导体衬底中的通孔结构，包括：
一衬底，具有相对的第一表面和第二表面；
一通孔，贯穿所述衬底，通孔的两端孔口位于所述衬底的第一表面和第二表面上；
一富电荷层，位于所述衬底的第一表面上，并围绕于所述通孔的一孔口周围；若所述衬底为P型掺杂，则所述富电荷层中含有正电荷；若所述衬底为N型掺杂，则所述富电荷层中含有负电荷；所述富电荷层的电荷密度为1.0×1011/cm2～1.0×1016/cm2；
一绝缘层，覆盖于所述衬底的第一表面、通孔侧壁以及富电荷层表面上；
一导电材料，填充于所述通孔中，并与所述通孔中的绝缘层邻接。
2.如权利要求1所述的半导体衬底中的通孔结构，其特征在于，所述衬底为裸片，或者所述衬底的第一表面和/或第二表面上具有半导体器件、电学互连层、微传感器结构、焊盘、钝化层中的一种或多种。
3.如权利要求1所述的半导体衬底中的通孔结构，其特征在于，所述衬底的第一表面和/或第二表面上具有重新布线层和金属凸点，所述金属凸点位于重新布线层上与重新布线层电连接，所述重新布线层与所述通孔电连接。
4.如权利要求1所述的半导体衬底中的通孔结构，其特征在于，所述通孔中的导电材料和绝缘层之间具有一粘附层和一阻挡层，该粘附层和阻挡层的材料包括钛、钨、钽、氮化钛中一种或几种。
5.如权利要求1所述的半导体衬底中的通孔结构，所述富电荷层的电荷密度通常为1.0×1012/cm2～1.0×1015/cm2。
6.如权利要求1所述的半导体衬底中的通孔结构，其特征在于，所述衬底的材料包括硅、锗、硅锗合金、硅碳合金、硅锗碳合金、III-V族半导体材料、II-VI族半导体材料、有机半导体材料中的一种或几种；所述导电材料包括铜、金、银、铂、镍、钨、铝、多晶硅、碳纳米管中的一种或几种；所述富电荷层包括氧化硅、氮化硅、氮氧化硅、高分子化合物中一种或几种；所述绝缘层的材料包括氧化硅、氮化硅、氮氧化硅、聚酰亚胺、聚对二甲苯、聚苯并环丁烯中的一种或几种。
7.一种用于权利要求1至6任一项所述半导体衬底中的通孔结构的制造方法，包括以下步骤：
在一半导体材料制成的衬底的第一表面制作一富电荷层；
在所述衬底的第一表面制作非贯穿于所述衬底的一深孔；
在所述衬底的第一表面、深孔的内壁以及富电荷层表面上制作一绝缘层；
向所述深孔中填充一导电材料；
减薄所述衬底的第二表面，使所述深孔得以成为贯穿于所述衬底的通孔，露出所述导电材料。
8.如权利要求7所述的方法，其特征在于，制作所述富电荷层的方法为：通过热氧化、气相沉积、旋涂或喷胶的方法形成覆盖所述衬底的第一表面的膜层，使用电子束、等离子体、X-射线处理该膜层，使其中产生高浓度的电荷，再通过刻蚀、激光烧蚀、超声加工、剥离的方法图形化富电荷层；制作所述深孔的方法为：腐蚀、刻蚀、激光烧蚀、喷砂中的一种或几种；制作所述绝缘层的方法为热氧化、气相沉积、旋涂、喷胶中的一种或几种；填充所述导电材料的方法为蒸发、溅射、电镀、化学镀、化学气相沉积中一种或几种。
9.如权利要求7所述的方法，其特征在于，在减薄所述衬底的第二表面前，将所述衬底键合到一辅助晶圆上。
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* Cited by examiner, † Cited by third party
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US7151287B1 (en) * 2005-03-25 2006-12-19 Cypress Semiconductor Corporation Minimizing the effect of directly converted x-rays in x-ray imagers
US20120080802A1 (en) * 2010-09-30 2012-04-05 International Business Machines Corporation Through silicon via in n+ epitaxy wafers with reduced parasitic capacitance
CN102376689A (zh) * 2011-09-09 2012-03-14 华中科技大学 具有台阶的硅通孔结构及其制备工艺

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* Cited by examiner, † Cited by third party
Title
《系统级封装中穿透性硅通孔建模及分析》;缪曼 梁磊，李振松，李淑芳，张月霞;《北京信息科技大学学报（自然科学版）》;20111213;第26卷(第3期);15-19 *

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