CN109240596A - 存储系统及其操作方法 - Google Patents

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Abstract

一种存储系统可以包括：存储器件，其具有多个存储体和页缓冲器单元，每个存储体包括包含多个存储单元的存储单元区域；以及控制器，其适用于从主机接收写入地址和写入数据，并且控制存储器件的写入操作；其中，控制器包括：页缓冲器表(PBT)，其包括用于保留与各个存储体的页缓冲器单元相同的数据的字段；以及处理器，其适用于将写入数据与储存在PBT的字段中的与写入地址相对应的数据进行比较，并且基于比较结果来控制存储器件将写入数据或储存在页缓冲器单元中的数据写入到根据写入地址选中的存储单元中。

Description

存储系统及其操作方法
相关申请的交叉引用
本申请要求2017年7月10日提交的申请号为10-2017-0087141的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的示例性实施例总体而言涉及一种包括存储器件和用于控制存储器件的存储器控制器的存储系统。
背景技术
随着对存储器件的高容量和低功耗的需求的增加，已经对具有非易失性特性且不需要刷新操作的下一代存储器件进行了研究。这种下一代存储器件需要具有动态随机存取存储器(DRAM)的高密度、快闪存储器的非易失性特性以及静态随机存取存储器(SRAM)的高速度。能够满足上述要求的下一代存储器件的示例可以包括相变随机存取存储器(PCRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电式随机存取存储器(FeRAM)和电阻式随机存取存储器(RRAM)。
发明内容
各种实施例涉及一种能够在存储器件与控制器之间有效传输数据的存储系统。
在一个实施例中，一种存储系统可以包括：存储器件，其具有页缓冲器单元和多个存储体，每个存储体包括包含多个存储单元的存储单元区域；以及控制器，其适用于从主机接收写入地址和写入数据，并且控制存储器件的写入操作，其中，控制器包括：页缓冲器表(PBT)，其包括用于保留与各个存储体的页缓冲器单元相同的数据的字段；以及处理器，其适用于将写入数据与储存在PBT的字段中的与写入地址相对应的数据进行比较，并且基于比较结果控制存储器件将写入数据或储存在页缓冲器单元中的数据写入到根据写入地址选中的存储单元中。
在一个实施例中，一种存储系统的操作方法可以包括：提供具有页缓冲器单元和多个存储体的存储器件以及控制器，每个存储体包括包含多个存储单元的存储单元区域，控制器包括具有用于保留与各个存储体的页缓冲器单元相同的数据的字段的页缓冲器表(PBT)；从主机接收写入地址和写入数据；将写入数据与储存在PBT的字段中的与写入地址相对应的数据进行比较，并输出比较信号；当比较信号表示数据相同时，将储存在页缓冲器单元中的数据写入到根据写入地址选中的存储单元中；以及当比较信号表示数据彼此不同时，将写入数据写入到选中的存储单元中。
在一个实施例中，一种存储系统的操作方法可以包括：提供具有页缓冲器单元和多个存储体的存储器件以及控制器，每个存储体包括包含多个存储单元的存储单元区域，控制器包括具有保留与各个存储体的页缓冲器单元相同的数据的字段的页缓冲器表(PBT)；从主机接收读取地址；通过存储器件，将从根据读取地址选中的存储单元读取的数据与储存在页缓冲器单元中的数据进行比较；当比较结果表示数据相同时，通过存储器件将匹配信号输出到控制器而不输出从选中的存储单元读取的数据；以及当比较结果表示数据彼此不同时，通过存储器件将从选中的存储单元读取的数据作为读取数据输出到控制器。
附图说明
图1是示出一种存储系统的数据传输操作的框图。
图2是示出根据本发明的一个实施例的存储系统的框图。
图3是示出图2的页缓冲器表的示图。
图4是示出图2的存储体与页缓冲器表之间的关系的示图。
图5A和图5B是示出图2的调度器的操作的时序图。
图6是根据本发明的一个实施例的存储系统的详细框图。
图7是解释根据本发明的一个实施例的存储系统的写入操作的流程图。
图8A和图8B是详细示出图7的写入操作的部分的框图。
图9是解释根据本发明的一个实施例的存储系统的读取操作的流程图。
图10A至图10C是详细示出图9的读取操作的部分的框图。
具体实施方式
下面参考附图更详细地描述本发明的各种实施例。然而，我们注意到，本发明可以以不同的形式和变化来实现，并且不应该被解释为限于本文中所阐述的实施例。相反，提供所描述的实施例使得本公开将是彻底和完整的，并且将本发明充分地传达给本发明所属领域的技术人员。贯穿本公开，贯穿本发明的各个附图和实施例，相同的附图标记指代相同的部分。
附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施例的特征，比例可能已被放大。
在本说明书中，诸如“第一”和“第二”的术语被用来区分元件，并且不用于定义组件或者意味着特定的顺序。此外，当元件被称为在另一元件“上”或在另一元件“之上”、“之下”或“旁边”时，其可以表示相对位置关系，但不限定其中后一元件与前一元件直接接触或者另一元件介于其间的界面处的特定情况。另外，当任何一个元件被称为“耦接”或“连接”到另一个元件时，它可以表示元件彼此电耦接或电连接或者机械地耦接或机械地连接，或者其它单独元件介于它们之间以便构建一个耦接关系或连接关系。
在以下描述中，阐述了许多具体细节以便提供对本发明的透彻理解。本发明可以在没有这些具体细节中的一些或全部的情况下实施。在其他情况下，公知的工艺结构和/或工艺没有被详细描述，以免不必要地混淆本发明。
在下文中，将参考附图详细描述本发明的各种实施例。
图1是示出存储系统的数据传输操作的框图。
参考图1，存储系统可以包括控制器10和存储器件20。存储器件20可以包括一个或更多个存储体BK，并且每个存储体BK可以包括存储单元区域22和通过多个位线BL耦接至存储单元区域22的页缓冲器单元24。
在写入操作期间，控制器10可以将数据DATA、命令CMD和地址ADDR传输到存储器件20。在读取操作期间，控制器10可以将命令CMD和地址ADDR传输到存储器件20，并且从存储器件20读取数据DATA。
存储系统的写入操作和读取操作可以被划分成缓冲操作和核心操作。缓冲操作可以被定义为在存储器件20的控制器10与页缓冲器单元24之间执行的数据传输操作，而核心操作可以被定义为在存储器件20的页缓冲器单元24与存储单元区域22之间执行的数据传输操作。由于缓冲操作包括响应于从控制器10经由数据选通焊盘DQS输入的数据选通信号而将经由数据焊盘DQ输入的数据储存到页缓冲器单元24中的操作，或其相反的操作，因此缓冲操作可以切换数据与数据选通信号，这导致功耗。
在下文中，本公开提供了一种在写入操作和读取操作期间能够根据储存在页缓冲器单元中的数据来选择性地执行在控制器与页缓冲器单元之间执行的缓冲操作的方法。该方法将在降低功耗的同时使数据与数据选通信号的切换最小化。
图2是示出根据本发明的一个实施例的存储系统的框图。
参考图2，存储系统可以包括控制器100和存储器件200。
存储器件200可以包括多个存储体BANK0至BANKN。存储体BANK0至BANKN中的每一个可以包括存储单元区域210和页缓冲器单元220。存储单元区域210可以包括多个存储单元，并且页缓冲器单元220可以包括经由多个位线BL耦接到存储单元的多个页缓冲器PB。存储器件200的存储单元可以包括电阻式存储元件，并且存储器件200可以包括相变随机存取存储器(PCRAM)。由于存储器件200的读取操作或写入操作是基于页执行的，因此在一次读取操作或写入操作期间，基于页的数据可以被储存在页缓冲器单元220中。
控制器100可以响应于从主机300输入的请求REQ而将命令CMD、数据DATA和地址ADDR传输到存储器件200。
当从主机300输入的请求REQ是写入请求时，控制器100可以将写入命令、要写入的数据(在下文中，称为“写入数据”)以及将与存储单元区域210的目标存储单元相对应的地址(在下文中，称为“写入地址”)分别作为命令CMD、数据DATA和地址ADDR传输到存储器件200，并且控制写入操作以将数据DATA写入到根据地址ADDR选中的目标存储单元中。另一方面，当从主机300输入的请求REQ是读取请求时，控制器100可以将读取命令和与存储单元区域210的目标存储单元相对应的地址(在下文中，称为“读取地址”)分别作为命令CMD和地址ADDR传输到存储器件200，并且控制读取操作以从根据地址ADDR选中的目标存储单元读取数据DATA。
控制器100可以包括页缓冲器表(PBT)110、调度器120和处理器130。
PBT 110可以包括用于保留与各个存储体的页缓冲器单元220相同的数据的存储器。在本公开的一个示例性实施例中，PBT 110可以包括静态随机存取存储器(SRAM)。PBT110可以具有与存储体BANK0至BANKN的数量相对应的多个字段，即(N+1)个字段，并且每个字段可以具有与存储体BANK0至BANKN的每一个中的页缓冲器单元220的大小(数据宽度)相对应的大小。此时，由于PBT 110的字段与各个存储体BANK0至BANKN相对应，因此每个字段可以通过包含存储体信息的地址ADD来指定。在本公开的另一个示例性实施例中，PBT 110可以以要被用作控制器100的工作存储器的SRAM(未示出)来实现。
调度器120可以从主机300接收请求REQ并且调节要由存储器件200处理的操作的顺序。在写入操作期间，调度器120可以调度将相同的数据写入同一存储体的操作。为了改善存储器件200的性能，调度器120可以以与从主机300接收到请求REQ的顺序不同的顺序来调度存储器件200的操作。例如，虽然主机300可以在请求写入操作之前首先请求存储器件200的读取操作，但是调度器120仍然可以调节操作顺序，使得在读取操作之前执行写入操作。具体地，当输入写入请求时，根据本实施例的调度器120可以调度操作顺序以将相同的写入数据写入同一存储体中。
根据调度器120的调度，处理器130可以将命令CMD、数据DATA和地址ADDR传输到存储器件200。
在写入操作期间，处理器130可以将写入数据与储存在PBT 110的字段中的与写入地址相对应的数据进行比较，并且当比较结果表示写入数据与数据相同时，处理器130可以仅将写入命令和写入地址分别作为命令CMD和地址ADDR传输到存储器件200。然而，当比较结果表示写入数据与数据彼此不同时，处理器130可以将写入命令、写入地址和写入数据分别作为命令CMD、地址ADDR和数据DATA传输到存储器件200。因此，当比较结果表示写入数据与数据相同时，处理器130可以控制存储器件200将储存在页缓冲器单元220中的数据写入到根据地址ADDR选中的目标存储单元中。另一方面，当比较结果表示写入数据与数据彼此不同时，处理器130可以控制存储器件200将从控制器100传输的数据DATA储存到根据地址ADDR选中的目标存储单元中。此外，当比较结果表示写入数据与数据彼此不同时，处理器130可以根据地址ADDR而选择PBT 110的字段，并且将选中的字段更新为数据DATA，使得PBT110可以保留与各个存储体的页缓冲器单元220相同的数据。
在读取操作期间，存储器件200可以将从根据地址ADDR选中的目标存储单元读取的数据与储存在页缓冲器单元220中的数据进行比较。当比较结果表示读取数据与储存在页缓冲器单元220中的数据相同时，存储器件200可以不输出从目标存储单元读取的数据，而是输出1比特位匹配信号SAME。当比较结果表示读取数据与储存在页缓冲器单元220中的数据彼此不同时，存储器件200可以将从目标存储单元读取的数据输出为数据DATA。因此，控制器100可以将从存储器件200输出的匹配信号SAME或数据DATA传输到主机300。此外，当比较结果表示读取数据与储存在页缓冲器单元220中的数据彼此不同时，处理器130可以根据地址ADDR来选择PBT 110的字段，并且将选中的字段更新为数据DATA，使得PBT 110可以保留与各个存储体的页缓冲器单元220相同的数据。
存储器件200的存储体BANK0至BANKN中的每一个还可以包括内部缓冲器230。内部缓冲器230可以与每个存储体中的页缓冲器单元220一一对应，并且具有与页缓冲器单元220相同的储存大小。每当PBT 110被更新时，都可以控制内部缓冲器230来储存与储存在页缓冲器单元220中的数据相同的数据。因此，在读取操作期间，存储器件200可以从根据地址ADDR选中的目标存储单元读取数据，将读取数据储存在页缓冲器单元220中，并且将储存在页缓冲器单元220中的数据与储存在内部缓冲器230中的数据(即，在先前操作期间储存在页缓冲器单元220中的数据)进行比较。
虽然在图2中未示出，但是存储系统还可以包括用于使主机300与控制器100交互的主机接口以及用于使控制器100与存储器件200交互的存储器接口。主机接口可以位于主机300与调度器120之间，接收从主机300输入的请求REQ，将接收到的请求REQ传输到调度器120，并将请求REQ的处理结果从调度器120传输到主机300。存储器接口可以位于处理器130与存储器件200之间，将命令CMD和地址ADD从处理器130传输到存储器件200，并且在存储器件200与处理器130之间传输/接收数据DATA。
如上所述，当在写入操作期间写入数据与储存在存储器件的页缓冲器中的数据相同时，根据本实施例的存储系统可以跳过缓冲操作，并且当在读取操作期间读取数据与储存在页缓冲器中的数据相同时，该存储系统可以跳过缓冲操作。因此，在写入操作或读取操作期间，存储系统可以通过缓冲操作使数据切换最小化，从而减少和最小化功耗。
图3是示出图2的PBT 110的示图。图4是示出存储体BANK0至BANKN与图2的PBT 110之间的关系的示图。
参考图3，PBT 110可以具有与存储体BANK0至BANKN(即，(N+1)个存储体)的数量相对应的X个字段，并且每个字段可以具有与每个存储体中的页缓冲器单元220的大小(数据宽度)相对应的大小Y。
图4示出存储器件200具有包括多个存储排的多存储排结构。例如，当假定例如存储器件200包括两个存储排RANK0和RANK1，每个存储排包括两个存储体组BG0和BG1，并且每个存储体组包括八个存储体BANK0至BANK7时，存储器件200可以包括32(＝8*2*2)个存储体。此时，当假定一次处理的数据单位(即，数据宽度)为512比特位时，PBT 110可以包括32个字段，并且每个字段可以被设置为512比特位。因此，PBT 110可以具有32(X)*512(Y)的大小。然而，图4中示出的图示仅是一个示例，并且根据本实施例的存储体配置和存储器件200的数量不限于此。
返回参考图3，由于PBT 110的字段与各个存储体BANK0至BANKN相对应，因此每个字段可以通过包含存储体信息的地址ADD来指定。在具有图4结构的存储器件200中，地址ADDR可以包括存储排信息、存储体组信息和存储体信息。例如，可以根据包括{存储排地址RA、存储体组地址BG、存储体地址BA}的地址ADDR来指定PBT 110的每个字段。
图5A和图5B是示出调度器的操作的时序图。更具体地，图5A示出了传统调度器的操作，而图5B示出了根据本实施例的图2的调度器120的操作。为了便于描述，图5A和图5B示出了由存储体地址BA指定两个存储体，并且传输4比特位数据DATA。
参考图5A，传统调度器可以从主机接收请求REQ，并且调节要由存储器件处理的操作的顺序。例如，当相应的请求REQ是写入请求时，传统调度器可以以交叉存取的方式来调度输入数据DATA，使得数据DATA被交替地写入到第一存储体B0和第二存储体B1。因此，在每个写入操作期间，每个存储体可以储存与在先前的写入操作期间写入的数据不同的数据DATA。
参考图5B，根据本公开的一个实施例的调度器(例如，图2的调度器120)可以从主机接收请求REQ，并调节要由存储器件处理的操作的顺序。当输入写入请求时，调度器120可以调度操作以将相同的数据DATA写入同一存储体中。例如，调度器120可以调度操作，使得数据DATA的第一数据“0”被写入到第一存储体B0中，并且数据DATA的第二数据“F”被写入到第二存储体B1中。因此，在写入操作期间，根据本实施例的存储系统可以执行调度以将相同的数据输入到每个存储体中，并且当写入数据和储存在页缓冲器单元中的数据相同时跳过缓冲操作，从而提高效率并降低功耗。
在下文中，将参照图6更详细地描述图2的存储系统的配置。相同的部件由相同的附图标记表示，并且为了简洁，在此省略重复的描述。
图6是根据本发明的一个实施例的存储系统的详细框图。
参考图6，调度器120可以从主机(未示出)接收请求REQ，并且调节要由存储器件200处理的操作的顺序。此时，调度器120可以调度操作顺序以将相同的数据写入同一存储体。在调度之后，调度器120可以根据写入请求将写入命令WT、写入数据WDATA和写入地址WADD传输到处理器130，或者根据读取请求将读取命令RD和读取地址RADD传输到处理器130，并且根据从存储器件200提供的数据DATA或匹配信号SAME而将读取数据RDATA提供给主机。调度器120可以响应于写入请求而将与写入地址WADD相对应的表地址PBADD和表读取命令BA_RD传输到PBT 110，或者响应于读取请求和匹配信号SAME而将与读取地址RADD相对应的表地址PBADD和表读取命令BA_RD传输到PBT 110。
PBT 110可以响应于表读取命令BA_RD而输出与表地址PBADD相对应的字段的表数据PB_DATA。PBT 110可以响应于表写入命令BA_WT而将数据DATA写入到与表地址PBADD相对应的字段，以便更新该字段。
处理器130可以包括比较模块132和管理模块134。
在写入操作期间，比较模块132可以将写入数据WDATA与表数据PB_DATA进行比较，并输出比较信号DIFF。比较信号DIFF可以在写入数据WDATA与表数据PB_DATA相同时具有逻辑低电平，而在写入数据WDATA与表数据PB_DATA彼此不同时具有逻辑高电平。
在写入操作期间，管理模块134可以响应于比较信号DIFF来决定是否将写入数据WDATA传输到存储器件200。当比较信号DIFF处于逻辑低电平时(即，当写入数据WDATA与表数据PB_DATA相同时)，管理模块134可以仅将写入地址WADD和写入命令WT(而没有写入数据WDATA)分别作为地址ADDR和命令CMD传输到存储器件200。另一方面，当比较信号DIFF处于逻辑高电平时(即，当写入数据WDATA与表数据PB_DATA彼此不同时)，管理模块134可以将写入数据WDATA、写入地址WADD和写入命令WT分别作为数据DATA、地址ADDR和命令CMD传输到存储器件200。此时，管理模块134可以将数据DATA、表地址PBADD和表写入命令BA_WT传输到PBT 110。
在读取操作期间，管理模块134可以将读取命令RD和读取地址RADD分别作为命令CMD和地址ADDR提供给存储器件200，并将从存储器件200接收到的数据DATA或1比特位匹配信号SAME传输到调度器120。当输入数据DATA时，管理模块134可以将数据DATA、与读取地址RADD相对应的表地址PBADD以及表写入命令BA_WT提供给PBT 110。
存储器件200可以包括多个存储体BANK0至BANKN。存储体BANK0至BANKN中的每一个可以包括存储单元区域210、页缓冲器单元220、内部缓冲器230、行解码器240、数据输入/输出单元250以及控制逻辑电路260。
控制逻辑电路260可以控制页缓冲器单元220、内部缓冲器230、行解码器240和数据输入/输出单元250。控制逻辑电路260可以接收地址ADDR以产生行地址RADD和列地址CADD，并接收命令CMD以产生输入/输出控制信号CTRL。虽然图6示出了产生行地址RADD和列地址CADD的控制逻辑电路260，但是本实施例不限于此。即，根据一个实施例，可以提供地址缓冲器(未示出)来接收命令CMD以产生行地址RADD和列地址CADD。
行解码器240可以经由多个字线WL耦接到存储单元区域210，并且基于行地址RADD来选择耦接到字线WL的存储单元。
存储体BANK0至BANKN中的每一个还可以包括接收列地址CADD并且对列地址CADD进行解码以产生用于控制页缓冲器单元220的信号的列解码器(未示出)。为了便于描述，图6所示的实施例可以基于以下假设：根据列地址CADD直接操作页缓冲器单元220和内部缓冲器230。然而，本实施例不限于此，并且页缓冲器单元220和内部缓冲器230也可以根据通过对列地址CADD进行解码而获得的信号来间接操作，在这种情况下，存储体BANK0至BANKN中的每一个还可以包括接收列地址CADD的列解码器。
页缓冲器单元220可以包括分别经由多个位线BL耦接到存储单元区域210的多个页缓冲器PB。每个页缓冲器PB可以根据列地址CADD来感测经由对应的位线BL从存储单元读取的数据，并且将感测到的数据储存在其中。
内部缓冲器230可以与存储体BANK0至BANKN的每一个中的页缓冲器单元220一一对应，并且具有与页缓冲器单元220相同的储存大小。根据列地址CADD，内部缓冲器230可以在写入操作期间储存从数据输入/输出单元250传输的数据DATA，并且在读取操作期间将储存在其中的数据输出到数据输入/输出单元250。
数据输入/输出单元250可以根据输入/输出控制信号CTRL而向/从页缓冲器单元220输入/输出数据DATA。在写入操作期间，数据输入/输出单元250可以根据输入/输出控制信号CTRL来将从控制器100接收到的数据DATA传输到页缓冲器单元220和内部缓冲器230。在读取操作期间，数据输入/输出单元250可以根据输入/输出控制信号CTRL来将储存在页缓冲器单元220中的数据与储存在内部缓冲器230中的数据进行比较，并根据比较结果来决定是输出储存在页缓冲器单元220中的数据还是输出1比特位匹配信号SAME。
同时，由于数据输入/输出单元250执行比较操作以及数据输入/输出操作，因此控制逻辑电路260需要产生与现有的读取操作区分的输入/输出控制信号CTRL。对于该操作，在根据本实施例的读取操作期间，管理模块134可以在将命令CMD和地址ADDR提供给存储器件200时设置地址ADDR的特定比特位(例如，地址ADDR的比特位之中未使用的比特位)，控制逻辑电路260可以根据命令CMD和地址ADDR的特定比特位来产生输入/输出控制信号CTRL，并且数据输入/输出单元250可以根据输入/输出控制信号CTRL来执行数据输入/输出操作和比较操作。例如，管理模块134可以设置地址ADDR的最高有效位(MSB)，并且控制逻辑电路260可以根据命令CMD和地址ADDR的MSB来产生输入/输出控制信号CTRL以执行比较操作。
在下文中，将参照图6至图8B描述根据本实施例的存储器件的写入操作。
图7是解释根据本发明的一个实施例的存储系统的写入操作的流程图。图8A和图8B是详细示出图7的写入操作的部分的框图。为了便于描述，图8A和图8B仅示出一个存储体。
参考图7，在步骤S710中，控制器100可以从主机接收写入请求REQ。写入请求REQ可以包括写入命令WT、写入数据WDATA和写入地址WADD。
调度器120可以接收写入请求REQ，并调节要由存储器件200处理的操作的顺序。此时，调度器120可以在写入操作期间调度操作以将相同的数据写入同一存储体。调度器120可以将与写入地址WADD相对应的表地址PBADD和表读取命令BA_RD传输到PBT 110。PBT 110可以响应于表读取命令BA_RD来输出与表地址PBADD相对应的字段的表数据PB_DATA。
然后，在步骤S720中，比较模块132可以将写入数据WDATA与表数据PB_DATA进行比较，并输出比较信号DIFF。比较信号DIFF可以在写入数据WDATA与表数据PB_DATA相同时具有逻辑低电平，而在写入数据WDATA与表数据PB_DATA彼此不同时具有逻辑高电平。
在步骤S730中，管理模块134可以响应于比较信号DIFF来决定是否将写入数据WDATA传输到存储器件200。
图8A示出了当比较信号DIFF处于逻辑高电平时存储系统的操作(图7的步骤S740)。当比较信号DIFF处于逻辑高电平时(即，在步骤S730中为“否”)，在步骤S742中，管理模块134可以将写入数据WDATA、写入地址WADD和写入命令WT分别作为数据DATA、地址ADDR和命令CMD传输到存储器件200。此时，管理模块134可以将数据DATA、表地址PBADD和表写入命令BA_WT传输到PBT 110。在步骤S744中，PBT 110可以将与表地址PBADD相对应的字段更新为数据DATA。
在步骤S746中，存储器件200的控制逻辑电路260可以接收地址ADDR以产生行地址RADD和列地址CADD，并接收命令CMD以产生输入/输出控制信号CTRL。数据输入/输出单元250可以根据输入/输出控制信号CTRL来将数据DATA传输到页缓冲器单元220和内部缓冲器230，并且在步骤S748中，页缓冲器单元220和内部缓冲器230可以根据列地址CADD来储存传输的数据DATA。因此，内部缓冲器230可以保留与页缓冲器单元220相同的数据。
图8B示出当比较信号DIFF处于逻辑低电平时存储系统的操作(图7的步骤S750)。当比较信号DIFF处于逻辑低电平时(即，在步骤S730中为“是”)，在步骤S752中，管理模块134可以仅将写入地址WADD和写入命令WT(而没有写入数据WDATA)分别作为地址ADDR和命令CMD传输到存储器件200。在步骤S754中，控制逻辑电路260可以接收地址ADDR并产生行地址RADD和列地址CADD。此时，控制逻辑电路260可以基于命令CMD来产生输入/输出控制信号CTRL以禁止数据输入/输出单元250。
然后，在步骤S760中，可以将储存在页缓冲器单元220中的数据写入到根据行地址RADD和列地址CADD选中的存储单元中。
如上所述，当储存在PBT 110中的写入数据DATA和表数据PB_DATA相同时，存储器件200可以不从控制器100接收数据DATA，而是将数据写入到选中的存储单元中，所述数据在先前的读取操作或写入操作期间被储存在页缓冲器单元220中。因此，存储系统可以在写入操作期间通过缓冲操作来减少和最小化数据切换。
在下文中，将参照图9至图10C描述根据本实施例的存储器件的读取操作。在描述读取操作时，将参考图6。
图9是解释根据本发明的一个实施例的存储系统的读取操作的流程图。图10A至图10C是详细示出图9的读取操作的部分的框图。为了便于描述，图10A至图10C仅示出一个存储体。
参考图9，在步骤S910中，控制器100可以从主机接收读取请求REQ。读取请求REQ可以包括读取地址RADD和读取命令RD。调度器120可以从主机接收读取请求REQ，并调节要由存储器件200处理的操作的顺序。
然后，在步骤S920中，管理模块134可以将读取地址RADD和读取命令RD分别作为地址ADDR和命令CMD提供给存储器件200。此时，管理模块134可以设置地址ADDR的特定比特位，并将地址ADDR提供给存储器件200。
在步骤S930中，存储器件200的控制逻辑电路260可以接收地址ADDR以产生行地址RADD和列地址CADD，并且可以基于命令CMD和地址ADDR的特定比特位来产生输入/输出控制信号CTRL。
在步骤S940中，页缓冲器单元220可以储存从根据行地址RADD和列地址CADD选中的存储单元读取的数据。在步骤S950中，数据输入/输出单元250可以根据输入/输出控制信号CTRL来将储存在页缓冲器单元220中的数据与储存在内部缓冲器230中的数据进行比较。
图10A示出了当比较结果表示数据彼此不同时的存储系统的操作(图9的步骤S970)。当比较结果表示数据彼此不同时(即，在步骤S960中为“否”)，在步骤S972中，数据输入/输出单元250可以将储存在页缓冲器单元220中的数据(即，从选中的存储单元读取的数据)作为数据DATA输出到控制器100。此时，数据输入/输出单元250可以将储存在页缓冲器单元220中的数据储存到内部缓冲器230中，使得内部缓冲器230可以保留与页缓冲器单元220相同的数据。
在步骤S974中，管理模块134可以将从存储器件200提供的数据DATA、与读取地址RADD相对应的表地址PBADD以及表写入命令BA_WT传输到PBT 110，并且PBT110可以将与表地址PBADD相对应的字段更新为数据DATA。此外，管理模块134可以将数据DATA传输到调度器120，并且在步骤S990中，调度器120可以将数据DATA作为读取数据RDATA提供给主机。
图10B示出了当比较结果表示数据相同时存储系统的操作(图9的步骤S980)。当比较结果表示数据相同时(即，步骤S960中的“是”)，在步骤S982中，数据输入/输出单元250可以不输出储存在页缓冲器单元220中的数据(即，从选中的存储单元读取的数据)，而是将1比特位匹配信号SAME输出到控制逻辑电路260。
管理模块134可以将匹配信号SAME传输到调度器120，并且调度器120可以将与读取地址RADD相对应的表地址PBADD和表读取命令BA_RD传输到PBT 110。在步骤S984中，PBT110可以响应于表读取命令BA_RD来输出与表地址PBADD相对应的字段的表数据PB_DATA。在步骤S990中，调度器120可以将表数据PB_DATA作为读取数据RDATA输出到主机。
在另一个实施例中，当主机根据主机的规格已经知道在先前的读取操作期间获取的读取数据RDATA时，即使不输入读取数据RDATA，主机也可以基于匹配信号SAME来计算读取数据RDATA。在这种情况下，当如图10C所示输入匹配信号SAME时，调度器120可以不输出读取数据RDATA，而是将读取数据RDATA提供给主机。由于即使主机不直接接收读取数据RDATA，主机也已经知道在先前的读取操作期间获取的读取数据RDATA，因此主机可以基于在先前的读取操作期间获取的读取数据RDATA来计算读取数据RDATA。
如上所述，当从选中的存储单元读取的数据与储存在页缓冲器单元220中的数据相同时，控制器100可以不从存储器件200接收数据DATA，而是将储存在PBT 110中的表数据PB_DATA或匹配信号SAME提供给主机。因此，存储系统可以在读取操作期间通过缓冲操作来减少和最小化数据切换。
根据各种实施例，存储系统可以在写入操作和读取操作期间根据储存在页缓冲器中的数据来选择性地在控制器与存储器件的页缓冲器之间执行缓冲操作，由此在降低功耗的同时使数据与数据选通信号的切换最小化。
尽管为了说明的目的已经描述了各种实施例，但是对于本领域技术人员来说明显的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (25)

1.一种存储系统，包括：
存储器件，其具有页缓冲器单元和多个存储体，每个存储体包括包含多个存储单元的存储单元区域；以及
控制器，其适用于从主机接收写入地址和写入数据，并且控制存储器件的写入操作，
其中，控制器包括：
页缓冲器表PBT，其包括用于保留与各个存储体的页缓冲器单元相同的数据的字段；以及
处理器，其适用于将写入数据与储存在PBT的字段中的与写入地址相对应的数据进行比较，并且基于比较结果来控制存储器件将写入数据或储存在页缓冲器单元中的数据写入到根据写入地址选中的存储单元中。
2.根据权利要求1所述的存储系统，其中，处理器包括：
比较模块，其适用于将写入数据与储存在PBT的字段中的与写入地址相对应的数据进行比较，并输出比较信号；以及
管理模块，其适用于：当比较信号表示数据相同时，控制存储器件将储存在页缓冲器单元中的数据写入到选中的存储单元中，而当比较信号表示数据彼此不同时，控制存储器件将写入数据写入到选中的存储单元中。
3.根据权利要求1所述的存储系统，其中，当比较结果表示数据彼此不同时，控制器根据写入地址来选择PBT的字段，并且将选中的字段更新为写入数据。
4.根据权利要求3所述的存储系统，其中，控制器从主机接收读取地址，并且控制存储器件的读取操作，以及
其中，当从根据读取地址选中的存储单元读取的数据与储存在页缓冲器单元中的数据相同时，存储器件不输出从选中的存储单元读取的数据，而是将匹配信号提供给控制器。
5.根据权利要求4所述的存储系统，其中，匹配信号包括1比特位数据。
6.根据权利要求4所述的存储系统，其中，在读取操作期间，控制器响应于匹配信号来将储存在PBT的字段中的与读取地址相对应的数据作为读取数据输出到主机。
7.根据权利要求4所述的存储系统，其中，在读取操作期间，控制器将匹配信号而不是读取数据输出到主机。
8.根据权利要求4所述的存储系统，其中，当在读取操作期间从选中的存储单元读取的数据与储存在页缓冲器单元中的数据不同时，
存储器件将从选中的存储单元读取的数据输出为读取数据，以及
控制器将读取数据输出到主机，根据读取地址选择PBT的字段，并将选中的字段更新为读取数据。
9.根据权利要求8所述的存储系统，其中，每个存储体还包括：
内部缓冲器，其与页缓冲器单元相对应，适用于每当PBT被更新时就储存与储存在页缓冲器单元中的数据相同的数据。
10.根据权利要求9所述的存储系统，其中，在读取操作期间，存储器件将从选中的存储单元读取的数据储存到页缓冲器单元中，并且将储存在页缓冲器单元中的数据与储存在内部缓冲器中的数据进行比较。
11.根据权利要求1所述的存储系统，其中，控制器还包括：
调度器，其适用于从主机接收写入地址和写入数据，并执行调度以将相同的写入数据写入同一存储体。
12.根据权利要求1所述的存储系统，其中，PBT具有与存储体的数量相对应的多个字段，并且每个字段具有与每个存储体中的页缓冲器单元的大小相对应的大小。
13.根据权利要求12所述的存储系统，其中，根据包含存储排信息、存储体组信息和存储体信息的地址来选择PBT的每个字段。
14.根据权利要求1所述的存储系统，其中，PBT包括静态随机存取存储器SRAM。
15.一种存储系统的操作方法，包括：
提供具有页缓冲器单元和多个存储体的存储器件以及控制器，每个存储体包括包含多个存储单元的存储单元区域，并且控制器包括具有用于保留与各个存储体的页缓冲器单元相同的数据的字段的页缓冲器表PBT；
从主机接收写入地址和写入数据；
将写入数据与储存在PBT的字段中的与写入地址相对应的数据进行比较，并输出比较信号；
当比较信号表示数据相同时，将储存在页缓冲器单元中的数据写入到根据写入地址选中的存储单元中；以及
当比较信号表示数据彼此不同时，将写入数据写入到选中的存储单元中。
16.根据权利要求15所述的操作方法，还包括：
当比较信号表示数据彼此不同时，根据写入地址来选择PBT的字段，并将选中的字段更新为写入数据。
17.根据权利要求15所述的操作方法，还包括：
执行调度以将相同的写入数据写入同一存储体。
18.根据权利要求15所述的操作方法，其中，PBT具有与存储体的数量相对应的多个字段，并且每个字段具有与每个存储体中的页缓冲器单元的大小相对应的大小。
19.一种存储系统的操作方法，包括：
提供具有页缓冲器单元和多个存储体的存储器件以及控制器，每个存储体包括包含多个存储单元的存储单元区域，并且控制器包括具有用于保留与各个存储体的页缓冲单元相同的数据的字段的页缓冲器表PBT；
从主机接收读取地址；
通过存储器件，将从根据读取地址选中的存储单元读取的数据与储存在页缓冲器单元中的数据进行比较；
当比较结果表示数据相同时，通过存储器件将匹配信号输出到控制器而不输出从选中的存储单元读取的数据；以及
当比较结果表示数据彼此不同时，通过存储器件将从选中的存储单元读取的数据作为读取数据输出到控制器。
20.根据权利要求19所述的操作方法，还包括：
当比较结果表示数据彼此不同时，根据读取地址来通过控制器选择PBT的字段，并且将选中的字段更新为读取数据。
21.根据权利要求19所述的操作方法，其中，匹配信号包括1比特位数据。
22.根据权利要求19所述的操作方法，其中，控制器响应于匹配信号将储存在PBT的字段中的与读取地址相对应的数据作为读取数据输出到主机。
23.根据权利要求19所述的操作方法，其中，控制器将匹配信号而不是读取数据输出到主机。
24.根据权利要求19所述的操作方法，其中，比较数据的步骤包括：
每当PBT被更新时将储存在页缓冲器单元中的数据储存到内部缓冲器中；
将从选中的存储单元读取的数据储存到页缓冲器单元中；以及
将储存在页缓冲器单元中的数据与储存在内部缓冲器中的数据进行比较。
25.根据权利要求19所述的操作方法，其中，PBT具有与存储体的数量相对应的多个字段，并且每个字段具有与每个存储体中的页缓冲器单元的大小相对应的大小。
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