CN109217678B - 有源箝位反激电源转换器及其控制方法和半导体器件 - Google Patents

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Abstract

本申请公开了一种有源箝位反激电源转换器及其控制方法和半导体器件。至少一些示例性实施方案是方法，所述方法包括：激活主FET，从而感应出初级绕组中的正电流，所述正电流导致次级电路的整流器的反向偏置；去激活所述主FET，从而正向偏置所述次级电路中的所述整流器并且引起所述次级绕组中的电流；激活箝位FET，从而将箝位电容器耦接到变压器的漏电感，所述初级电路初始具有流过所述初级绕组的正电流，然后具有流过所述初级绕组的负电流；以及调节流过所述初级绕组的所述负电流。

Description

有源箝位反激电源转换器及其控制方法和半导体器件
相关申请的交叉引用
本申请要求2017年7月7日提交的名称为“Variable Frequency In Active ClampFlyback Converter for Variable Output Voltage”(有源箝位反激转换器中实现可变输出电压的可变频率)的美国临时申请序列号62/529,613的权益。本申请还要求2018年4月27日提交的名称为“Systems and Methods of Active Clamp Flyback Power Converters”(有源箝位反激电源转换器的系统和方法)的美国实用申请序列号15/964,620的权益。这两份申请均以引用方式并入本文，如同在以下全文复制一样。
技术领域
本申请涉及电源转换器领域，尤其是有源箝位反激ACF电源转换器。
背景技术
一种相关领域的电源转换器拓扑结构是有源箝位反激(ACF)电源转换器。从20世纪90年代中期开始即见诸于文献的ACF电源转换器使用在恒定导通模式(CCM)下操作的谐振或准谐振初级电路。ACF电源转换器可在高负载下实现高效率。然而，ACF电源转换器尚未广泛使用，因为初级电路中的CCM操作在低功率和待机模式期间会引起高磁化和磁芯损耗。即，ACF电源转换器难以通过待机功率使用的监管要求。例如，根据管辖权，监管待机功率限值可为75-150毫瓦，而ACF电源转换器的初级电路中的CCM操作可消耗大约一至两瓦的待机功率。
发明内容
一方面，本申请提供了一种方法。在有源箝位反激电源转换器中，所述有源箝位反激电源转换器包括具有主场效应晶体管FET、箝位FET和变压器的初级绕组的初级电路，并且所述电源转换器包括具有所述变压器的次级绕组和有源或无源整流器的次级电路，该方法包括：激活所述主FET，从而感应出所述初级绕组中的正电流，所述正电流导致所述次级电路的所述整流器的反向偏置；去激活所述主FET，从而正向偏置所述次级电路中的所述整流器并且引起所述次级绕组中的电流；激活所述箝位FET，从而将箝位电容器耦接到所述变压器的漏电感，所述初级电路初始具有流过所述初级绕组的正电流，然后具有流过所述初级绕组的负电流；以及调节流过所述初级绕组的所述负电流。
另一方面，本申请提供了一种用于控制有源箝位反激电源转换器的半导体器件，该半导体器件包括：半导体材料的衬底；限定在所述衬底上的振荡器，所述振荡器具有时钟输出和调制输入，所述振荡器被配置为基于所述调制输入上接收到的调制信号，而在所述时钟输出上以时钟频率生成时钟信号；限定在所述衬底上的电压感测电路，所述电压感测电路具有感测输入和感测输出，所述感测输入被配置为耦接到指示流过所述电源转换器的变压器的初级绕组的电流的信号，并且所述电压感测电路被配置为在所述感测输出上生成感测信号；限定在所述衬底上的调制电路，所述调制电路具有时钟输入、感测输入和调制输出，所述时钟输入耦接到所述时钟信号，所述感测输入耦接到所述感测信号，并且所述调制输出耦接到所述振荡器的所述调制输入；限定在所述衬底上的箝位控制电路，所述箝位控制电路具有时钟输入、感测输入和箝位驱动输出，所述箝位控制电路的所述时钟输入耦接到所述时钟信号，所述箝位控制电路的所述感测输入耦接到所述感测信号，并且所述箝位驱动输出被配置为耦接到所述电源转换器的箝位场效应晶体管FET的栅极；限定在所述衬底上的主控制电路，所述主控制电路具有感测输入、反馈输入和主驱动输出，所述主控制电路的所述感测输入耦接到所述感测信号，所述反馈输入被配置为耦接到来自所述电源转换器的次级侧的反馈信号，并且所述主驱动输出被配置为耦接到所述电源转换器的主FET的栅极；所述主控制电路被配置为响应于所述感测信号下降经过第一预定阈值而使所述主驱动输出生效，并且所述主控制电路进一步被配置为基于所述反馈信号来将所述主驱动输出解除生效；所述箝位控制电路被配置为响应于在所述主驱动输出被解除生效之后所述感测信号上升经过第二预定阈值而使所述箝位驱动输出生效，并且所述箝位控制电路进一步被配置为响应于所述时钟信号的生效而将所述箝位驱动输出解除生效；以及所述调制电路被配置为监测所述感测信号，并且被配置为通过基于所述感测信号来改变驱动到所述调制输出的所述调制信号，从而调节所述时钟信号的所述时钟频率。
另一方面，本申请还提供了一种有源箝位反激电源转换器，包括：初级电路，所述初级电路包括：反激变压器的初级绕组，所述初级绕组具有耦接到输入节点的第一端子以及限定开关节点的第二端子；耦接在所述开关节点与所述初级电路的接地端或共用端之间的主场效应晶体管FET；与箝位电容器串联的箝位FET，所述箝位FET和所述箝位电容器耦接在所述输入节点与所述开关节点之间；次级电路，所述次级电路包括：所述反激变压器的次级绕组；以及耦接在所述次级绕组的端子与所述次级电路的接地端或共用端之间的整流器；控制器，所述控制器限定耦接到所述主FET的栅极的主驱动输出、耦接到所述箝位FET的栅极的箝位驱动输出以及耦接到所述初级电路的电流感测输入；所述控制器被配置为：激活所述主FET，从而感应出所述初级绕组中的正电流，所述正电流导致所述次级电路的所述整流器的反向偏置；去激活所述主FET，从而正向偏置所述次级电路中的所述整流器并且引起所述次级绕组中的电流；激活所述箝位FET，从而将所述箝位电容器耦接到所述反激变压器的漏电感，所述初级电路初始具有流过所述初级绕组的正电流，然后具有流过所述初级绕组的负电流；以及调节流过所述初级绕组的所述负电流。
附图说明
为了详细描述示例性实施方案，现在将参照附图，在附图中：
图1示出了根据至少一些实施方案的有源箝位反激电源转换器的简化示意图；
图2A示出了根据至少一些实施方案的电源转换器的第一操作模式的示意图；
图2B示出了根据至少一些实施方案的电源转换器的第二操作模式的示意图；
图2C示出了根据至少一些实施方案的电源转换器的第三操作模式的示意图；
图2D示出了根据至少一些实施方案的电源转换器的第四操作模式的示意图；
图3示出了流过开关节点的电流随时间变化的一组曲线图；
图4示出了根据至少一些实施方案的流过开关节点的电流随时间变化的一组曲线图；
图5示出了根据至少一些实施方案的有源箝位电源转换器的更详细示意图，包括控制器的框图；
图6示出了根据至少一些实施方案的具有各种信号的时序图；
图7示出了根据至少一些实施方案的具有各种信号的时序图；以及
图8示出了根据至少一些实施方案的方法
定义
使用各种术语来表示特定系统部件。不同公司可用不同名称来表示部件——本文献并非意于在名称不同而功能相同的部件之间作出区分。在下面的讨论中以及在权利要求书中，术语“包括”和“具有”以开放形式使用，并且因此，这些术语应被解释成意指“包括但不限于…”。另外，术语“耦合”或“耦接”意指间接或直接的连接。因此，如果第一器件耦接到第二器件，则该连接可借助于直接连接或借助于经由其他器件和连接进行的间接连接。
“激活定时器”应意指启动定时器，而不论定时器是递增计数还是递减计数。
“定时器的到期”应意指定时器值达到结束值。对于递减计数的定时器，结束值可为零，而对于递增计数的定时器，结束值可为预定非零值。
术语“输入”和“输出”在用作名词时是指连接(例如，电、软件)，不应被解读为需要动作的动词。例如，衬底上的振荡器电路可限定时钟输出。示例性振荡器电路可形成或驱动时钟输出上的时钟信号。在直接在硬件中(例如，在半导体衬底上)实现的系统中，这些“输入”和“输出”限定电连接。在软件中实现的系统中，这些“输入”和“输出”限定分别由实现该功能的指令读取或写入的参数。
具体实施方式
以下讨论涉及本发明的各种实施方案。虽然这些实施方案中的一个或多个可能是优选的，但所公开的实施方案不应被解释为或用于限制包括权利要求书在内的本公开的范围。另外，本领域技术人员将理解，以下描述具有广泛应用，并且任何实施方案的讨论仅意在是该实施方案的示例，并且并非旨在暗示包括权利要求书在内的本公开的范围限于该实施方案。
各种实施方案涉及有源箝位反激电源转换器的系统和方法。更具体地讲，有源箝位反激电源转换器中的初级电路实现以下两者：当主场效应晶体管(FET)导通时，流过变压器的初级绕组的正电流；以及在主FET停止导通之后的时间周期期间流过初级绕组的负电流(与正电流相反)。各种示例性实施方案涉及调节流过初级绕组的负电流以平衡以下考虑因素：减少变压器中的导通和磁芯损耗(特别是在较低负载下)，但仍能获得足够的负电流以实现初级电路的主FET的零伏切换(ZVS)。还更具体地讲，示例性实施方案涉及监测开关电源的初级电路中的电流(或指示电流的信号)，并且响应于初级电路中的电流而改变时钟信号的频率。当负电流过高时，时钟频率升高(例如，升高固定量，或升高与负电流高于预定阈值的量成比例的量)。相反，当负电流过低时，时钟频率降低(例如，降低固定量，或降低与负电流低于预定阈值的量成比例的量)。本说明书首先转到示例性有源箝位反激电源转换器及其操作，以对读者起到指导作用。
图1示出了根据至少一些实施方案的有源箝位反激电源转换器的简化示意图。具体地讲，电源转换器100包括初级电路102，该初级电路经由反激变压器106电耦接到次级电路104。初级电路102限定节点108，该节点耦接到直流(DC)输入电压VIN。在该示例性系统中，节点108还直接耦接到反激变压器106的初级绕组110的第一引线。初级绕组110的第二引线耦接到开关节点112。开关节点112(及因此初级绕组110的第二引线)耦接到主FET 114的漏极。主FET 114的源极经由任选的感测电阻器116耦接到共用端或接地端。开关节点112还耦接到箝位FET 118的源极。箝位FET 118的漏极耦接到箝位电容器120的一个引线，并且箝位电容器120的第二引线耦接到节点108。在示例性系统中，主FET 114和箝位FET 118是N沟道金属氧化物半导体(MOS)FET。然而，在其他示例性情况下，主FET 114和箝位FET 118可为P沟道MOSFET，或充当电控开关的任何其他合适的器件，包括称为“超结”的FET(SJFET)和较高性能氮化镓(GaN)FET。或者，有源箝位电路(即，箝位开关与电容器的组合)也可以以地(GND)为参考，而不以电源转换器的输入电压为参考。
示例性次级电路104包括反激变压器106的次级绕组122。次级绕组122的第一引线耦接到次级电路104的输出节点124及因此VOUT的正端子。次级绕组122的第二引线耦接到示例性形式的整流器FET 126。具体地讲，次级绕组122的第二引线耦接到FET 126的漏极，并且FET 126的源极耦接到次级电路104的共用端或接地端。在其他示例性情况下，次级电路中的整流器可为无源元件，诸如二极管。次级电路104还包括电容器128，该电容器耦接在输出节点124与次级电路104的共用端或接地端(其不必与初级电路102的共用端或接地端相同，原因在于反激变压器106的隔离方面)之间。本说明书现在转到电源转换器100的各种操作状态或模式。
图2A示出了根据至少一些实施方案的电源转换器100的第一操作模式的示意图。具体地讲，该图中存在有源(即，导通)的FET，并且移除无源(即，不导通)的FET而显示开路。在第一模式或能量储存模式期间，主FET 114导通，因此电流IP从电压源VIN流过节点108、流过初级绕组110、流过开关节点112并流过主FET 114到达共用端或接地端。沿所示方向流过初级绕组110的电流IP称为正电流。正电流IP形成次级绕组122上的电压，该电压反向偏置次级电路104中的整流器，该整流器在能量储存模式中不导通(如该图所指示)。因此，正电流IP将能量储存在反激变压器106的场中。在受输出电压VOUT控制(该控制将在下文进一步讨论)的某个时间点，能量储存模式最后以去激活主FET 114结束，如图2B所示。
图2B示出了根据至少一些实施方案的电源转换器100的第二操作模式的示意图。如前所述，该图中示出了导通的FET，并且移除了不导通的FET而显示开路。在第二模式或反激模式期间，主FET 114(未示出)不导通，但箝位FET 118在反激模式的至少一部分期间导通。由于初级绕组110的电感，当主FET 114(未示出)被去激活时，来自能量储存模式的正电流无法立即停止，因此正电流IPM(具体地讲，与磁化电感相关联的电流(将在下文进一步讨论))继续在初级电路102中流过开关节点112、箝位FET 118和箝位电容器120。与此同时，储存在反激变压器106的场中的能量塌陷，从而形成次级绕组122上的电压，该电压正向偏置次级电路104中的整流器。要么基于被正向偏置(对于无源整流器)，要么由于FET 126形式的整流器被激活(或两者兼有)，次级电流IS如图所示的那样在次级电路104中流动，从而提供输出电压VOUT并且向负载(未明确示出)提供功率。
初级电路102的电容(包括箝位电容器120和下文进一步讨论的各种寄生电容)形成具有初级绕组110的漏电感的储能电路。因此，根据相应电容和漏电感，初级电路102中的电流可谐振或振荡。图2C示出了根据至少一些实施方案的电源转换器100的第三操作模式的示意图。如前所述，该图中示出了导通的FET，并且移除了不导通的FET而显示开路。在第三模式或谐振能量传递模式期间，主FET 114(未示出)仍然不导通，并且箝位FET 118仍然导通。然而，由于各种电容(特别是箝位电容器)与漏电感之间的谐振，初级电路102中的电流反转方向并且变为流过开关节点112和初级绕组110的负电流IN。在一些有源箝位反激电源转换器中，初级电路102的谐振可引起初级电路102中的电流的多个振荡。在一些情况下，流过初级绕组110的负电流IN对次级绕组122中的附加感应电流和电压有贡献。此外，根据负载和操作频率，谐振能量传递模式可在时间上与相对于图2B所讨论的反激模式重叠。然而，根据至少一些实施方案，电源转换器100进行操作，使得在负电流IN开始流动后不久，箝位FET 118断开，如相对于图2D所讨论。
图2D示出了根据至少一些实施方案的电源转换器100的第四操作模式的示意图。如前所述，该图中示出了导通的FET，并且移除了不导通的FET而显示开路。在第四模式期间，主FET 114(未示出)仍然不导通，并且箝位FET 118(未示出)不导通。同样由于初级绕组110的电感，当箝位FET 118(未示出)被去激活时，负电流(来自谐振能量传递模式)无法立即停止，因此负电流IN继续在初级绕组110中流动。负电流IN使开关节点112处的电压变为负。根据示例性实施方案，负电流IN使初级电路102中的寄生电容(诸如与主FET 114(未示出)相关联的寄生电容)放电，该寄生电容被示出为电容器200。当主FET 114两端的电压为大约零伏时，电源转换器100再次激活主FET 114，并且循环再次从图2A的能量储存模式开始。
相关领域的有源箝位电源转换器使用固定的操作频率，而不考虑向耦接到次级电路104的负载提供的功率量。应当注意，一些相关领域的有源箝位电源转换器改变频率以计入输入电压VIN的变化，诸如2017年5月16日提交的名称为“Power Conversion EfficiencyUsing Variable Switching Frequency”(使用可变切换频率实现的功率转换效率)的共同拥有且共同转让的申请序列号15/156,033中所述，该申请以引用方式并入本文，如同在以下全文复制一样。然而，本说明书的发明人已发现即便负载发生变化，使用固定时钟频率(对于恒定输入电压VIN)也会导致在较低负载下有源箝位反激电源转换器的低效率。
图3示出了流过开关节点112的电流随时间变化的一组曲线图。具体地讲，曲线图300示出了在轻负载条件下流过开关节点112的电流。曲线图302示出了在半负载条件下流过开关节点112的电流。曲线图304示出了在满负载条件下流过开关节点112的电流。从满负载曲线图304开始。如上所讨论，根据示例性实施方案，电源转换器100(图1)被控制，使得流过开关节点112的电流变为负电流，从而使初级电路102中的寄生电容(诸如由电容器200(图2D)表示的寄生电容)放电。负电流在满负载曲线图304中被示出为小三角形区域306。一旦寄生电容放电，电源转换器100就通过激活主FET 114(图1和图2A)而进入能量储存模式，其中一个示例性能量储存模式在所有三个曲线图中被示出为时间跨度308。对于限定电源转换器100内的时序的振荡器(振荡器和时序将在下文进一步讨论)的特定时钟频率而言，在稳态条件下，该特定时钟频率使得有足够的负电流使初级电路102内的寄生电容放电，从而确保主FET 114的零伏切换。然而，如相对于轻负载曲线图300和半负载曲线图302所示，相同的特定时钟频率产生初级电路102中相对恒定的峰间电流(在这些曲线图中由ΔI示出)。虽然恒定ΔI电流在满负载下产生了良好的零伏切换，但相同的特定时钟频率和恒定ΔI电流在轻负载和半负载下产生了过多负电流。过多负电流增加了导通和磁芯损耗，从而降低了电源转换器的效率。
根据示例性实施方案，有源箝位反激电源转换器100调节流过初级绕组110(或等价地说，流过开关节点112)的负电流。更具体地讲，示例性实施方案改变提供时钟信号的振荡器的时钟频率以去激活箝位FET 118，时钟频率的变化响应于流过初级绕组110(或开关节点112)的负电流。例如，如果负电流过高，则振荡器的时钟频率增加。并且如果负电流过低(例如，使得无法发生零伏切换)，则振荡器的时钟频率减小。结果是时钟频率随负载而变化。
图4示出了根据至少一些实施方案的流过开关节点112的电流随时间变化的一组曲线图。具体地讲，曲线图400示出了在轻负载条件下流过开关节点112的电流。曲线图402示出了在半负载条件下流过开关节点112的电流。曲线图404示出了在满负载条件下流过开关节点112的电流。从满负载曲线图404开始，如上所讨论，负电流在满负载曲线图404中被示出为小三角形区域406。当负载减小时，振荡器的时钟频率也会减小。参见半负载曲线图402，负电流在半负载曲线图402中被示出为小三角形区域408。在稳态操作中，由三角形区域408表示的峰值负电流与由三角形区域406表示的峰值负电流相同。在满负载与半负载之间移动时，振荡器的时钟频率改变，特别是时钟频率增加。当负载进一步减小时，时钟频率继续增加。参见轻负载曲线图400，负电流在轻负载曲线图400中被示出为小三角形区域410。在稳态操作中，由三角形区域410表示的峰值负电流与由三角形区域408和三角形区域406表示的峰值负电流相同，并且为了实现稳态操作，增加振荡器的时钟频率。相对于相反负载变化来说，当负载从轻负载改变为重负载时，振荡器的时钟频率分别从较高频率改变为较低频率。同样略有不同地说，初级电路102中的峰间电流ΔI随负载而变化，其中ΔI随负载增加而增加，并且ΔI随负载减小而减小。
图5示出了根据至少一些实施方案的有源箝位电源转换器的更详细示意图，包括控制器500的框图。具体地讲，电源转换器100包括初级电路102，该初级电路经由反激变压器106耦接到次级电路104。反激变压器106以模型或等效电路示出，由此将初级绕组110建模为漏电感502与磁化电感504串联，并且磁化电感504与理想(无损耗)变压器的初级绕组并联。如前所述，反激变压器106的初级侧的一个引线耦接到节点108，并且反激变压器106的初级侧的第二引线耦接到开关节点112。主FET 114、箝位FET 118和箝位电容器120如相对于前面附图所讨论的那样耦接。然而，图5中还示出了主FET 114的体二极管506以及箝位FET 118的体二极管508。此外，每个FET被示出为具有电容器，该电容器表示器件的寄生电容。因此，电容器510被示出为耦接在主FET 114两端，并且电容器512被示出为耦接在箝位FET 118两端。
还在次级电路104内示出了附加部件。具体地讲，为了向控制器500提供输出电压的指示，光耦合器516的发光二极管(LED)514耦接到输出电压VOUT。光耦合器516的光学驱动的晶体管518部分耦接到控制器500。作为同步整流器操作的次级电路104中的FET 126耦接到FET驱动器520。FET驱动器520可为任何合适的次级侧同步整流器驱动器/控制器，诸如可购自亚利桑那州菲尼克斯的安森美半导体公司(ON Semiconductor,Phoenix,Arizona)的部件号NCP4305次级侧同步整流器驱动器。
控制器500包括在其上构造各种电路的半导体衬底522。控制器500的半导体衬底522可以以任何合适的形式(诸如16引脚双列直插式(DIP)封装件)封装。半导体衬底522上实现的示例性电路可采用任何合适的形式。例如，一些功能可使用被布置成完成该功能的单独电路部件(例如，晶体管、电容器、电阻器等)来实现。在其他情况下，这些功能可实现为限定在半导体衬底522上的一个或多个处理器核心中执行的指令。在再其他情况下，这些功能可部分地由单独电路部件实现，并且部分地由处理器核心所执行的指令实现。
仍然参见图5，主FET 114的栅极耦接到控制器500，并且更具体地耦接到主控制电路524。类似地，箝位FET 118的栅极耦接到控制器500，并且更具体地耦接到箝位控制电路526。如上面所提到，光耦合器516的晶体管518耦接到控制器500，并且更具体地耦接到主控制电路524。
相对于图1和图2A至图2D对电源转换器100的操作的讨论是针对初级电路102中流动的电流。在示例性实施方案中，控制器500通过以下方式操作：感测指示流过反激变压器106的初级绕组110的电流的信号(或等价地说，指示流过开关节点112的电流的信号)，下文简称“指示电流的信号”。在一些情况下，指示电流的信号可为电流的直接测量值(例如，耦接在初级电路102内的变流器、与初级电路102串联的感测电阻)。然而，在其他实施方案中，指示电流的信号可为可由此推断基础电流的电压。在图5的示例性实施方案中，控制器500具有限定在半导体衬底522上的电压感测电路528，并且电压感测电路528耦接到开关节点112，其中开关节点112上的电压是指示流过初级绕组110的电流的信号。示例性电压感测电路528还示出了对主FET 114与感测电阻器116之间的节点的任选耦接。在某些时间点(例如，当开关节点112上的电压为负且因此体二极管506被正向偏置时)，主FET 114与感测电阻器116之间的节点处的电压也是指示电流的信号。感测电阻器116上感测到的电压的示例性用途将在下文进一步讨论。
示例性控制器500包括若干电路，这些电路共同作用以实现电源转换器100的整体控制，以及电源转换器100的初级电路102中的负电流的调节。具体地讲，控制器500包括限定在半导体衬底522上的振荡器530。振荡器530限定时钟输出532和调制输入534。振荡器530被配置为基于在调制输入534上接收到的调制信号，而在时钟输出532上以时钟频率生成时钟信号。示例性控制器还包括限定在半导体衬底522上的电压感测电路528。电压感测电路528限定第一感测输入536、任选的第二感测输入538以及感测输出540。第一感测输入536耦接到如上所讨论的开关节点112。电压感测电路528被配置为经由第一感测输入536来感测指示电流的信号。第二感测输入538(当存在时)耦接到感测电阻器116与主FET 114之间的节点。电压感测电路528被配置为经由第二感测输入538来感测指示电流的电压。示例性电压感测电路528在感测输出540上生成感测信号(其指示流过初级绕组的电流)。在一些情况下，初级电路102中的电压可为几百伏(特别是在反激模式期间)，因此电压感测电路528可在感测输出540上生成作为第一感测输入536上的电压的成比例形式的感测信号。
示例性控制器500还包括限定在半导体衬底522上的调制电路542。调制电路542限定时钟输入544、感测输入546和调制输出548。时钟输入544耦接到振荡器530的时钟输出532，因此耦接到时钟信号。感测输入546耦接到电压感测电路528的感测输出540，因此耦接到感测信号。调制输出548耦接到振荡器530的调制输入534。在介绍控制器500的其余部件之后继续讨论调制电路的操作。
示例性控制器500还包括限定在半导体衬底522上的箝位控制电路526。箝位控制电路526限定时钟输入550、感测输入552和箝位驱动输出554。时钟输入550耦接到振荡器530的时钟输出532，因此耦接到时钟信号。箝位控制电路526的感测输入552耦接到电压感测电路528的感测输出540，因此耦接到感测信号。箝位驱动输出554耦接到箝位FET 118的栅极。
示例性箝位控制电路526被配置为响应于感测输入552上接收到的感测信号上升经过第二预定阈值(在解除生效主驱动输出560之后)而生效箝位驱动输出554(因此使箝位FET 118导通)。根据至少一些实施方案，第二预定电压是指示将在之后不久发生箝位FET118的零伏切换条件的非零电压阈值。示例性箝位控制电路526进一步被配置为响应于时钟输入550的生效(即，时钟信号的生效)而解除生效箝位驱动输出554。
示例性控制器500还包括限定在半导体衬底522上的主控制电路524。主控制电路524限定感测输入556、反馈输入558和主驱动输出560。主控制电路524的感测输入556耦接到电压感测电路528的感测输出540，因此耦接到感测信号。反馈输入558耦接到来自电源转换器的次级电路104的反馈信号。在示例性系统中，反馈输入558耦接到光耦合器516的晶体管518，因此接收次级电路104的输出电压VOUT的指示。主驱动输出560耦接到主FET 114的栅极。
根据示例性实施方案，主控制电路524被配置为响应于感测输入556上的感测信号而生效主驱动输出560(因此使主FET 114导通)。示例性主控制电路524还被配置为基于反馈输入558上接收到的反馈信号而解除生效主驱动输出560。
示例性调制电路542被配置为监测感测输入546上接收到的感测信号(其与指示负电流的信号成比例)。此外，调制电路542被配置为通过基于感测信号来改变驱动到调制输出548的调制信号，从而调节时钟信号的时钟频率。例如，调制电路542被配置为如果感测信号指示过多负电流则增加时钟信号的频率。相反，调制电路542被配置为如果感测信号指示不足的负电流则减小时钟信号的频率。
图6示出了根据至少一些实施方案的具有各种信号的时序图。具体地讲，曲线图600示出了电压随时间变化的时钟信号，曲线图602示出了随时间变化的箝位驱动信号，曲线图604示出了随时间变化的主驱动信号，并且曲线图606示出了随时间变化的开关节点电压。各个曲线图600-606以堆叠的方式示出，使得时间轴在每个曲线图中是对应的。
同时参见图5和图6。首先考虑图6内的时间“t1”。刚好在时间“t1”之前，箝位驱动信号被生效(此处被生效为高)，并且开关节点112上的电压下降，这可能指示初级电路102中的电流已反转方向作为谐振的一部分(例如，如图2C所示的电流IN)。在时间“t1”时，时钟信号被生效(此处被生效为高)，并且对此作出响应，箝位控制电路526使箝位驱动信号去激活(从而使箝位FET 118不导通)。因此，初级电路102中的电流及因此开关节点112上的电压开始下降，如图所示。
主控制电路524被设计和构造为生效主驱动输出560，因此使主FET 114在零伏切换点或零电流切换点处导通。然而，由于初级电路102中的寄生电容、特别是主FET 114自身的寄生电容，在开关节点112上的电压达到零时不一定发生主FET 114的零伏切换。相反，在寄生电容(图5中被示出为电容器510)已放电之后发生零伏切换。在图6的示例性时序图中，时间“t2”时的峰值负电压608是用于使电容器510放电的负电压(和对应负电流)。一旦放电，示例性系统就移动到能量储存模式。
然而，零伏切换的时间窗口较小，有时在纳秒范围内。考虑到控制器500内的信号的传播延迟，到电路直接检测到零伏切换点时，控制器500内的信号传播延迟会使主驱动输出560的生效难以足够快地实现所需的零伏切换。因此，在一些示例性实施方案中，控制器500、特别是主控制电路524进行预测性零伏切换。即，在“t1”与“t2”之间的时间周期中，主控制电路524感测开关节点112上的电压(通过电压感测电路528)。当开关节点112上的电压下降经过预定电压阈值610(例如，12伏)时，主控制电路524触发生效主驱动输出560的过程，其中实际上在图6中的时间“t2”时发生该生效。略有不同地说，主控制电路524响应于感测输入556上的感测信号下降经过非零的预定电压阈值而生效主驱动输出560，并且其中预定电压阈值指示将随后发生零伏切换条件。
然而，一旦主驱动输出560被生效(在时间“t2”时)从而激活主FET 114，电源转换器100就进入能量储存模式(如相对于图2A所讨论)。在示例性时序图中，曲线图604的主驱动信号在时间“t2”与时间“t3”之间被生效。主控制电路524基于来自次级电路104的反馈输入558上的反馈信号而解除生效主驱动输出560。因此示例性电源转换器100进入反激模式(如相对于图2B所讨论)。
在反激模式的此前讨论(相对于图2B)中，箝位FET 118被示出为导通的；然而，在示例性系统中，在使主FET 114不导通之后的有限时间周期内使箝位FET 118导通。即，示例性箝位控制电路526被设计和构造为生效箝位驱动输出554，因此使箝位FET 118在零伏切换点或零电流切换点处导通。然而，同样由于初级电路102中的电容、特别是箝位电容器120及箝位FET 118自身的寄生电容(在图5中被示出为电容器512)，在开关节点112上的电压达到零时不会发生箝位FET 118的零伏切换。相反，在开关节点112上的电压等于箝位电容器120上的电压时会发生箝位FET 118的零伏切换。略有不同地说，在电源转换器100的反激模式期间体二极管508刚开始导通时会发生箝位FET 118的零伏切换。
然而，零伏切换箝位FET 118的时间窗口较小，有时在纳秒范围内。如前所述，考虑到控制器500内的信号的传播延迟，到电路直接检测到零伏切换点时，控制器500内的信号传播延迟会使箝位驱动输出554的生效难以足够快地实现所需的零伏切换。因此，在一些示例性实施方案中，控制器500、特别是箝位控制电路526进行预测性零伏切换。即，在“t3”之后的时间周期中，箝位控制电路526经由感测输入552感测开关节点112上的电压(通过电压感测电路528)。当开关节点112上的电压上升经过预定电压阈值612(例如，2伏)时，箝位控制电路526触发生效箝位驱动输出554的过程，其中实际上在图6中的时间“t4”时发生该生效。略有不同地说，箝位控制电路526响应于感测输入552上的感测信号上升经过非零的预定电压阈值而生效箝位驱动输出554，并且其中预定电压阈值指示将随后发生零伏切换条件。然而，箝位驱动输出554被生效(在时间“t4”时)，从而激活箝位FET 118。在示例性时序图中，曲线图602的箝位驱动信号在时间“t4”与时间“t6”之间被生效。箝位控制电路526再次响应于时钟输入550上接收到的时钟信号的生效而解除生效箝位驱动输出554。可以认为谐振能量传递模式在初级电路102中形成负电流时，诸如在时间“t5”时(即，在开关节点112上的电压开始下降时)开始。
仍然参见图5和图6，在示例性系统中，调制电路542还经由其感测输入546来监测感测信号。调制电路542通过调制或改变驱动到调制输出548的调制信号来调节时钟信号的时钟周期(或作为该周期倒数的时钟频率)。在稳态条件(例如，稳态负载和恒定VIN)下，调制电路542实现主FET 114的零伏切换。更具体地讲，调制电路542调节负电流以平衡以下考虑因素：减少变压器中的磁化和磁芯损耗(特别是在较低负载下)，但仍能获得足够的负电流以实现主FET 114的零伏切换。因此，调制电路542控制曲线图600的示例性时钟信号的时钟周期T。例如，如果感测信号指示过多负电流，则调制电路542增加时钟信号的频率(即，缩短时钟周期T)。在一些示例性系统中，调制电路542将每个循环中的时钟信号的频率增加与过多负电流成比例的量。在其他情况下，调制电路542将每个循环中的时钟信号的频率增加预定量。相关地，如果感测信号指示不足的负电流，则调制电路542减小时钟频率(即，延长时钟周期T)。在一些示例性系统中，调制电路542将时钟信号的频率减小与不足的负电流成比例的量。在其他情况下，调制电路542将时钟信号的频率减小预定量。
在转到有关调节的示例性电路之前，应当注意，示例性实施方案实现了以下的平衡：减少或最小化变压器中的磁化和磁芯损耗，同时具有足够负电流以实现稳态条件下的主FET 114的零伏切换；然而，在负载改变(或输入电压VIN不稳定)的时间周期期间，可能不会在主FET 114的每一次激活时都发生零伏切换。
返回到图5，根据示例性实施方案调节负电流是基于开关节点112上的电压的时序，如由示例性定时器所测量。因此，在一些实施方案中，控制器500包括限定在半导体衬底522上的基准定时器562。基准定时器562限定触发输入564、复位输入566和定时器输出568。触发输入564耦接到时钟信号，并且复位输入566耦接到主驱动输出560。示例性控制器500还包括限定在半导体衬底522上的最大定时器570。最大定时器570限定触发输入572、复位输入574和定时器输出576。最大定时器570的触发输入572耦接到时钟信号。最大定时器570的复位输入574耦接到主驱动输出560。
示例性定时器562和570耦接到调制电路542以使调制电路542能够调节负电流。具体地讲，调制电路542具有耦接到基准定时器562的定时器输出568的第一定时器输入578，并且调制电路542具有耦接到最大定时器570的定时器输出576的第二定时器输入580。示例性调制电路542被配置为如果基准定时器562的定时器输出568的生效之前指示负电流的信号(即，感测信号)降至低于预定电压阈值(例如，预定电压阈值610(图6))则增加振荡器的时钟频率。相关地，在示例性系统中，示例性调制电路542被配置为如果基准定时器562的定时器输出568的生效之后指示负电流的信号(即，感测信号)降至低于预定电压阈值(例如，预定电压阈值610(图6))则减小振荡器的时钟频率。此外，示例性调制电路542被配置为如果最大定时器570的定时器输出576的生效之前指示负电流的信号未降至低于预定电压阈值则对振荡器的时钟频率作出非线性变化。
图7示出了根据至少一些实施方案的具有各种信号的时序图。具体地讲，曲线图700示出了一组共同绘制的随时间变化的开关节点112上的电压，曲线图702示出了随时间变化的基准定时器562(图5)的定时器输出信号，曲线图704示出了随时间变化的最大定时器570(图5)的定时器输出信号，曲线图706示出了随时间变化的主驱动输出560上的驱动信号，并且曲线图708示出了时钟频率的变化量与开关节点上的电压下降经过预定电压阈值(在图7中被示出为“ZVS阈值”)的时序的关系。
同时参见图5和图7，特别是曲线图700。曲线图700示出了可在开关节点112上感测到的随时间变化的四个示例性电压。实线710示出了随时间下降并且在时间“t3”时与ZVS阈值相交的开关节点电压。出于解释的目的，考虑了由实线710表示的开关节点电压的情况是用于实现主FET 114的零电压切换的理想情形。略有不同地说，由实线710表示的开关节点电压的情况表示时钟频率精确地实现正确的负电流量以允许主FET 114的零伏切换的情形。在示例性系统中，基准定时器562产生曲线图702所示的定时器输出信号。定时器在“t0”时基于时钟信号(未示出)的生效而启动，并且定时器在时间“t3”时到期。在开关节点电压与ZVS阈值相交或下降经过ZVS阈值之后的有限时间量，主驱动输出被生效(在时间“t4”时)。因此，在示例性情形下，在基准定时器到期的同时(例如，在以基准时间到期为中心的预定义时间窗口内)，开关节点电压与ZVS阈值相交或下降经过ZVS阈值，并且参见曲线图708，调制电路542对时钟频率不作变化。
现在再次考虑曲线图700，特别是虚线712。出于解释的目的，考虑了由虚线712表示的开关节点电压的情况是负电流过高(即，存在过多负电流)的情形。由于在开关节点电压下降经过ZVS阈值之后的设定时间量内主控制电路524生效主驱动输出560，因此当负电流过高时，可能不会在零伏切换点处切换主FET 114，并且可能在FET两端具有负电压且其体二极管506导通的情况下切换主FET 114。略有不同地说，由虚线712表示的开关节点电压的情况是时钟频率导致主FET 114切换太迟而无法实现零电压切换的情形。如前所述，基准定时器562产生曲线图702所示的定时器输出信号。定时器在“t0”时基于时钟信号(未示出)的生效而启动，并且定时器在时间“t3”时到期。由于开关节点电压在时间“t1”时与ZVS阈值相交或下降经过ZVS阈值，因此主控制电路524在随后的有限时间(在时间“t2”时)生效主驱动输出。因此，在示例性情形下，开关节点电压在基准定时器到期之前与ZVS阈值相交或下降经过ZVS阈值，并且参见曲线图708，调制电路542基于相对于基准定时器在时间“t3”时的到期而言与ZVS阈值相交提前的时间来增加频率或与该提前的时间成比例地增加频率。
现在再次考虑曲线图700，特别是点划线714。出于解释的目的，考虑了由点划线714表示的开关节点电压的情况是负电流过低(即，存在不足的负电流)的情形。由于在开关节点电压下降经过ZVS阈值之后的设定时间量内主控制电路524生效主驱动输出560，因此当负电流过低时，可能不会在零伏切换点处切换主FET 114，并且可能在FET两端具有正电压(即，由电容器510表示的寄生电容未完全放电)的情况下切换主FET 114。略有不同地说，由点划线714表示的开关节点电压的情况是时钟频率导致主FET 114切换太早而无法实现零电压切换的情形。如前所述，基准定时器562产生曲线图702所示的定时器输出信号。定时器在“t0”时基于时钟信号(未示出)的生效而启动，并且定时器在时间“t3”时到期。由于开关节点电压在时间“t5”时与ZVS阈值相交或下降经过ZVS阈值，因此主控制电路524在随后的有限时间(在时间“t6”时)生效主驱动输出。因此，在示例性情形下，开关节点电压在基准定时器到期之后与ZVS阈值相交或下降经过ZVS阈值，并且参见曲线图708，调制电路542基于相对于基准定时器在时间“t3”时的到期而言与ZVS阈值相交推迟的时间来减小频率或与该推迟的时间成比例地减小频率。
现在再次考虑曲线图700，特别是双点划线716。出于解释的目的，考虑了由双点划线716表示的开关节点电压的情况是负电流也过低(即，存在不足的负电流)使得不与ZVS阈值相交的情形。在该情形下，调制电路542迫使主FET 114在时间“t7”时激活，而不论FET两端的电压如何。略有不同地说，由双点划线716表示的开关节点电压的情况是时钟频率歪斜太远的情形，因此为了保持输出电压，控制器500迫使初级电路102回到能量储存模式。最大定时器570控制该情况，并且产生曲线图704所示的定时器输出信号。最大定时器570在“t0”时基于时钟信号(未示出)的生效而启动，并且最大定时器在时间“t7”时到期。由于到时间“t7”为止开关节点电压未能与ZVS阈值相交，因此主控制电路524生效主驱动输出560。参见曲线图708，在开关节点电压未能与ZVS阈值相交的情形下，调制电路542对时钟频率作出非线性变化。
相对于图7所讨论的各种实施方案基于相对于基准定时器562而言开关节点电压下降经过ZVS阈值之前或之后的时长而对时钟频率作出变化。然而，可使用其他参数来控制时钟频率改变的量。返回到图5，如此前所讨论，在一些情况下，电压感测电路528耦接到主FET 114与感测电阻器116之间的节点。在主FET 114导通的时间周期期间，感测电阻器上的电压指示流过主FET 114的电流。在主FET 114不导通并且体二极管506由开关节点112上的电压反向偏置的时间周期期间，感测电阻器506上的电压被有效地接地或共用。然而，在初级电路102中存在负电流的时间周期期间，一旦由电容器510表示的寄生电容放电，开关节点112上的负电压就可正向偏置体二极管506，从而产生感测电阻器116上的较小负电压。根据替代实施方案，作为与相对于基准定时器562而言开关节点电压下降经过ZVS阈值之前或之后的时长成比例地对时钟频率作出变化的补充或替代，另外的示例性系统基于感测电阻器116上感测到的电压来调制。例如，调制电路542可基于感测电阻器116处感测到的峰值负电压而对时钟频率作出变化(其中负电压指示主FET 114的体二极管506被正向偏置)。如果峰值负电压过高，则调制电路542增加频率。如果峰值负电压过低(或电压未能变负)，则调制电路542减小频率。
可使用其他示例性方法和系统来感测指示流过初级绕组的电流(特别是负电流)的信号。例如，箝位FET 118可为可购自安森美半导体公司(ON Semiconductor)的SENSEFET品牌产品，其中箝位FET包括相同衬底上的第二FET，其传导的电流是流过初级FET的电流的一小部分，但与流过初级FET的电流成比例。在其他情况下，反激变压器106可包括磁性耦接到磁芯的一个或多个感测绕组，因此感测绕组上的电压或所测量的流过感测绕组的电流可为指示初级绕组中的电流的信号。
图8示出了根据至少一些实施方案的方法。具体地讲，该方法开始(方框800)并包括：激活主FET，从而感应出初级绕组中的正电流，该正电流导致次级电路的整流器的反向偏置(方框802)；去激活主FET，从而正向偏置次级电路中的整流器并且引起次级绕组中的电流(方框804)；激活箝位FET，从而将箝位电容器耦接到变压器的漏电感，初级电路初始具有流过初级绕组的正电流，然后具有流过初级绕组的至少一些负电流(方框806)；以及调节流过初级绕组的负电流(方框808)。之后该方法结束(方框810)。
示例性实施方案涉及方法。例如，在有源箝位反激电源转换器中，该有源箝位反激电源转换器包括具有主场效应晶体管(FET)、箝位FET和变压器的初级绕组的初级电路，并且该电源转换器包括具有变压器的次级绕组和有源或无源整流器的次级电路，一种方法，包括：激活主FET，从而感应出初级绕组中的正电流，该正电流导致次级电路的整流器的反向偏置；去激活主FET，从而正向偏置次级电路中的整流器并且引起次级绕组中的电流；激活箝位FET，从而将箝位电容器耦接到变压器的漏电感，初级电路初始具有流过初级绕组的正电流，然后具有流过初级绕组的负电流；以及调节流过初级绕组的负电流。
调节流过初级绕组的负电流还可包括：去激活箝位FET；监测指示流过初级绕组的负电流的信号；以及改变提供时钟信号的振荡器的频率以去激活箝位FET，频率的改变响应于指示负电流的信号。改变振荡器的频率还可包括如果指示负电流的信号指示过多负电流则增加振荡器的频率。增加振荡器的频率还可包括选自以下各项的至少一者：将频率增加与过多负电流成比例的量；以及将频率增加预定量。改变振荡器的频率还可包括如果指示负电流的信号指示不足的负电流则减小振荡器的频率。减小振荡器的频率还可包括选自以下各项的至少一者：将频率减小与不足的负电流成比例的量；以及将频率减小预定量。改变振荡器的频率还可包括：响应于去激活箝位FET而激活定时器；以及如果定时器到期之前指示负电流的信号降至低于预定阈值则增加振荡器的频率。改变振荡器的频率还可包括：响应于去激活箝位FET而激活定时器；以及如果定时器到期之后指示负电流的信号降至低于预定阈值则减小振荡器的频率。
监测指示流过初级绕组的负电流的信号还可包括选自以下各项的至少一者：监测初级绕组与主FET之间的开关节点处的电压；测量初级绕组与箝位电容器之间的初级回路中的电流；监测主FET与耦接到接地端或共用端的传感器电阻器之间的感测节点处的电压；测量箝位FET的感测晶体管中的电流；监测变压器的感测绕组上的电压；以及测量变压器的感测绕组中的电流。
调节流过初级绕组的负电流还可包括：去激活箝位FET；响应于去激活箝位FET而激活定时器；监测指示流过初级绕组的负电流的信号；以及如果指示负电流的信号在定时器到期之前未降至低于预定阈值，则激活主FET；以及对提供时钟信号的振荡器的频率作出非线性变化。
其他示例性实施方案包括用于控制有源箝位反激电源转换器的半导体器件，该半导体器件包括：半导体材料的衬底；限定在衬底上的振荡器，该振荡器具有时钟输出和调制输入，该振荡器被配置为基于调制输入上接收到的调制信号，而在时钟输出上以时钟频率生成时钟信号；限定在衬底上的电压感测电路，该电压感测电路具有感测输入和感测输出，该感测输入被配置为耦接到指示流过电源转换器的变压器的初级绕组的电流的信号，并且该电压感测电路被配置为在感测输出上生成感测信号；限定在衬底上的调制电路，该调制电路具有时钟输入、感测输入和调制输出，该时钟输入耦接到时钟信号，该感测输入耦接到感测信号，并且该调制输出耦接到振荡器的调制输入；限定在衬底上的箝位控制电路，该箝位控制电路具有时钟输入、感测输入和箝位驱动输出，该箝位控制电路的时钟输入耦接到时钟信号，该箝位控制电路的感测输入耦接到感测信号，并且该箝位驱动输出被配置为耦接到电源转换器的箝位场效应晶体管(FET)的栅极；限定在衬底上的主控制电路，该主控制电路具有感测输入、反馈输入和主驱动输出，该主控制电路的感测输入耦接到感测信号，该反馈输入被配置为耦接到来自电源转换器的次级侧的反馈信号，并且该主驱动输出被配置为耦接到电源转换器的主FET的栅极；该主控制电路被配置为响应于感测信号下降经过第一预定阈值而生效主驱动输出，并且该主控制电路进一步被配置为基于反馈信号来解除生效主驱动输出；该箝位控制电路被配置为响应于在主驱动输出被解除生效之后感测信号上升经过第二预定阈值而生效箝位驱动输出，并且该箝位控制电路进一步被配置为响应于时钟信号的生效而解除生效箝位驱动输出；并且该调制电路被配置为监测感测信号，并且被配置为通过基于感测信号来改变驱动到调制输出的调制信号，从而调节时钟信号的时钟频率。
当该调制电路调节时钟频率时，该调制电路被配置为如果感测信号指示过多负电流则增加时钟信号的频率。当该调制电路增加时钟信号的频率时，该调制电路被配置为通过选自以下各项的至少一者来增加时钟信号的频率：将频率增加与过多负电流成比例的量；以及将时钟信号的频率增加预定量。当该调制电路调节时钟频率时，该调制电路进一步被配置为如果感测信号指示不足的负电流则减小时钟频率。当该调制电路减小时钟信号的频率时，该调制电路被配置为通过选自以下各项的至少一者来减小时钟信号的频率：将时钟频率减小与不足的负电流成比例的量；以及将时钟信号的频率减小预定量。
半导体器件还可包括：限定在衬底上的第一定时器，该第一定时器具有触发输入、复位输入和定时器输出，该触发输入耦接到时钟信号，并且该复位输入耦接到主驱动输出；并且该调制电路具有第一定时器输入，该第一定时器输入耦接到第一定时器的定时器输出；其中当该调制电路调节时钟频率时，该调制电路被配置为如果第一定时器的定时器输出的生效之前指示流过初级绕组的负电流的信号降至低于预定阈值则增加振荡器的时钟频率。当该调制电路调节时钟频率时，该调制电路被配置为如果第一定时器的定时器输出的生效之后指示流过初级绕组的负电流的信号降至低于预定阈值则减小振荡器的时钟频率。在一些情况下，电压感测电路的感测输入被配置为耦接到选自以下各项的至少一者：初级绕组与主FET之间的开关节点；电流测量器件，该电流测量器件被配置为测量初级绕组与箝位电容器之间的电流；主FET与耦接到接地端或共用端的传感器电阻器之间的感测节点；箝位FET的感测晶体管；反激变压器的感测绕组；以及耦接到反激变压器的感测绕组的电流传感器。
半导体器件还可包括：限定在衬底上的第二定时器，该第二定时器具有触发输入、复位输入和定时器输出，该第二定时器的触发输入耦接到时钟信号，并且该第二定时器的复位输入耦接到主驱动输出；该调制电路具有第二定时器输入，该第二定时器输入耦接到第二定时器的定时器输出；其中当该调制电路调节时钟频率时，该调制电路被配置为如果第二定时器的定时器输出的生效之前指示流过初级绕组的负电流的信号未降至低于预定阈值则对振荡器的时钟频率作出非线性变化。
其他示例性实施方案是有源箝位反激电源转换器，该有源箝位反激电源转换器包括：初级电路，该初级电路包括：反激变压器的初级绕组，该初级绕组具有耦接到输入节点的第一端子以及限定开关节点的第二端子；耦接在开关节点与初级电路的接地端或共用端之间的主场效应晶体管(FET)；与箝位电容器串联的箝位FET，该箝位FET和箝位电容器耦接在输入节点与开关节点之间。反激电源转换器还可包括次级电路，该次级电路包括：反激变压器的次级绕组；以及耦接在次级绕组的端子与次级电路的接地端或共用端之间的整流器；控制器，该控制器限定耦接到主FET的栅极的主驱动输出、耦接到箝位FET的栅极的箝位驱动输出以及耦接到初级电路的电流感测输入。该控制器被配置为：激活主FET，从而感应出初级绕组中的正电流，该正电流导致次级电路的整流器的反向偏置；去激活主FET，从而正向偏置次级电路中的整流器并且引起次级绕组中的电流；激活箝位FET，从而将箝位电容器耦接到反激变压器的漏电感，该初级电路初始具有流过初级绕组的正电流，然后具有流过初级绕组的负电流；以及调节流过初级绕组的负电流。
上面的讨论意在对本发明的原理和各种实施方案的举例说明。一旦完全理解了上述公开的内容，对于本领域技术人员来说许多变型形式和修改形式就将变得显而易见。例如，本说明书内的各种信号的生效状态被讨论为用较高电压进行生效；然而，本领域普通技术人员借助于本公开应当理解，各种信号同样可被生效为低(具有对应的硬件变化和添加)而不改变示例性实施方案的操作原理。此外，虽然在图6的示例性电路中，VOUT是在次级电路中测量的，但在其他示例性系统中，VOUT可诸如通过经由磁性耦接到初级绕组和次级绕组两者的感测绕组测量电压来间接测量。以下权利要求书被解释为旨在包含所有此类变型形式和修改形式。

Claims (10)

1.一种操作电源转换器的方法，包括：
激活有源箝位反激电源转换器的初级电路的主开关，从而感应出变压器的初级绕组中的正电流，所述正电流导致次级电路的有源或无源整流器的反向偏置；
去激活所述主开关，从而正向偏置所述次级电路中的所述整流器并且引起所述次级电路的次级绕组中的电流；
激活所述初级电路的箝位开关，从而将箝位电容器耦接到所述变压器的漏电感，所述初级电路初始具有流过所述初级绕组的正电流，然后具有流过所述初级绕组的负电流；以及
通过改变提供时钟信号的振荡器的频率以去激活所述箝位开关而调节流过所述初级绕组的所述负电流，在所述主开关和所述箝位开关均被停用的时间段内所述改变响应于指示所述负电流的信号。
2.根据权利要求1所述的方法，其中调节流过所述初级绕组的所述负电流还包括：
去激活所述箝位开关；
监测指示流过所述初级绕组的负电流的信号。
3.根据权利要求2所述的方法，其中改变所述振荡器的所述频率还包括：如果指示负电流的所述信号指示过多负电流则增加所述振荡器的所述频率；或如果指示负电流的所述信号指示不足的负电流则减小所述振荡器的所述频率。
4.一种操作电源转换器的方法，其包括：
激活有源箝位反激电源转换器的初级电路的主开关，从而感应出变压器的初级绕组中的正电流，所述正电流导致次级电路的有源或无源整流器的反向偏置；
去激活所述主开关，从而正向偏置所述次级电路中的所述整流器并且引起所述次级电路的次级绕组中的电流；
激活所述初级电路的箝位开关，从而将箝位电容器耦接到所述变压器的漏电感，所述初级电路初始具有流过所述初级绕组的正电流，然后具有流过所述初级绕组的负电流；以及
通过以下方式调节流过所述初级绕组的所述负电流：去激活所述箝位开关；
响应于去激活所述箝位开关而激活定时器；
监测指示流过所述初级绕组的负电流的信号；以及如果指示负电流的所述信号在所述定时器到期之前未降至低于预定阈值，
则激活所述主开关；以及
对提供时钟信号的振荡器的频率作出非线性变化。
5.一种用于控制有源箝位反激电源转换器的半导体器件，所述半导体器件包括：
半导体材料的衬底；
限定在所述衬底上的振荡器，所述振荡器具有时钟输出和调制输入，所述振荡器被配置为基于所述调制输入上接收到的调制信号，而在所述时钟输出上以时钟频率生成时钟信号；
限定在所述衬底上的电压感测电路，所述电压感测电路具有感测输入和感测输出，所述感测输入被配置为耦接到指示流过所述电源转换器的变压器的初级绕组的电流的信号，并且所述电压感测电路被配置为在所述感测输出上生成感测信号；
限定在所述衬底上的调制电路，所述调制电路具有时钟输入、感测输入和调制输出，所述时钟输入耦接到所述时钟信号，所述感测输入耦接到所述感测信号，并且所述调制输出耦接到所述振荡器的所述调制输入；
限定在所述衬底上的箝位控制电路，所述箝位控制电路具有时钟输入、感测输入和箝位驱动输出，所述箝位控制电路的所述时钟输入耦接到所述时钟信号，所述箝位控制电路的所述感测输入耦接到所述感测信号，并且所述箝位驱动输出被配置为耦接到所述电源转换器的箝位场效应晶体管的栅极；
限定在所述衬底上的主控制电路，所述主控制电路具有感测输入、反馈输入和主驱动输出，所述主控制电路的所述感测输入耦接到所述感测信号，所述反馈输入被配置为耦接到来自所述电源转换器的次级侧的反馈信号，并且所述主驱动输出被配置为耦接到所述电源转换器的主场效应晶体管的栅极；
所述主控制电路被配置为响应于所述感测信号下降经过第一预定阈值而使所述主驱动输出生效，并且所述主控制电路进一步被配置为基于所述反馈信号来将所述主驱动输出解除生效；
所述箝位控制电路被配置为响应于在所述主驱动输出被解除生效之后所述感测信号上升经过第二预定阈值而使所述箝位驱动输出生效，并且所述箝位控制电路进一步被配置为响应于所述时钟信号的生效而将所述箝位驱动输出解除生效；以及
所述调制电路被配置为监测所述感测信号，并且被配置为通过基于所述感测信号来改变驱动到所述调制输出的所述调制信号，从而调节所述时钟信号的所述时钟频率。
6.根据权利要求5所述的半导体器件，其中当所述调制电路调节所述时钟频率时，所述调制电路被配置为如果所述感测信号指示过多负电流则增加所述时钟信号的所述时钟频率。
7.根据权利要求6所述的半导体器件，其中当所述调制电路调节所述时钟频率时，所述调制电路进一步被配置为如果所述感测信号指示不足的负电流则减小所述时钟频率。
8.根据权利要求5所述的半导体器件，还包括：
限定在所述衬底上的第一定时器，所述第一定时器具有触发输入、复位输入和定时器输出，所述触发输入耦接到所述时钟信号，并且所述复位输入耦接到所述主驱动输出；以及
所述调制电路具有第一定时器输入，所述第一定时器输入耦接到所述第一定时器的所述定时器输出；
其中当所述调制电路调节所述时钟频率时，所述调制电路被配置为如果在所述第一定时器的所述定时器输出的生效之前指示流过所述初级绕组的电流的所述信号降至低于预定阈值则增加所述振荡器的所述时钟频率。
9.根据权利要求5所述的半导体器件，还包括：
限定在所述衬底上的第二定时器，所述第二定时器具有触发输入、复位输入和定时器输出，所述第二定时器的所述触发输入耦接到所述时钟信号，并且所述第二定时器的所述复位输入耦接到所述主驱动输出；
所述调制电路具有第二定时器输入，所述第二定时器输入耦接到所述第二定时器的所述定时器输出；
其中当所述调制电路调节所述时钟频率时，所述调制电路被配置为如果在所述第二定时器的所述定时器输出的生效之前指示流过所述初级绕组的电流的所述信号未降至低于预定阈值则对所述振荡器的所述时钟频率作出非线性变化。
10.一种有源箝位反激电源转换器，包括：
初级电路，所述初级电路包括：
反激变压器的初级绕组，所述初级绕组具有耦接到输入节点的第一端子以及限定开关节点的第二端子；
耦接在所述开关节点与所述初级电路的接地端或共用端之间的主场效应晶体管；
与箝位电容器串联的箝位场效应晶体管，所述箝位场效应晶体管和所述箝位电容器耦接在所述输入节点与所述开关节点之间；
次级电路，所述次级电路包括：
所述反激变压器的次级绕组；以及
耦接在所述次级绕组的端子与所述次级电路的接地端或共用端之间的整流器；控制器，所述控制器限定耦接到所述主场效应晶体管的栅极的主驱动输出、耦接到所述箝位场效应晶体管的栅极的箝位驱动输出以及耦接到所述初级电路的电流感测输入；
所述控制器被配置为：
激活所述主场效应晶体管，从而感应出所述初级绕组中的正电流，所述正电流导致所述次级电路的所述整流器的反向偏置；
去激活所述主场效应晶体管，从而正向偏置所述次级电路中的所述整流器并且引起所述次级绕组中的电流；
激活所述箝位场效应晶体管，从而将所述箝位电容器耦接到所述反激变压器的漏电感，所述初级电路初始具有流过所述初级绕组的正电流，然后具有流过所述初级绕组的负电流；以及
通过改变提供时钟信号的振荡器的频率以去激活所述箝位场效应晶体管而调节流过所述初级绕组的所述负电流，在所述主场效应晶体管和所述箝位场效应晶体管均被停用的时间段内所述改变响应于指示所述负电流的信号。
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