CN109216261A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，所述基底上形成有介电层，且所述介电层内形成有露出所述基底的开口；通过原子层沉积工艺，在所述开口的底部和侧壁上形成阻挡层，且所述阻挡层中掺杂有Ge离子；形成所述掺杂有Ge离子的阻挡层后，在所述开口中形成与所述基底电连接的铜互连。阻挡层中掺杂有Ge离子，因此在所述开口中形成铜互连后，所述阻挡层中的Ge能够与Cu形成Cu‑Ge键，从而提高所述阻挡层对铜的阻挡效果，改善铜扩散的问题，进而提高半导体结构的电学性能和可靠性性能，例如可以提高经时击穿性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(Back End OfLine，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。
但是，现有技术互连结构的形成工艺容易导致半导体结构的电学性能和可靠性性能下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能和可靠性性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有介电层，且所述介电层内形成有露出所述基底的开口；通过原子层沉积工艺，在所述开口的底部和侧壁上形成阻挡层，且所述阻挡层中掺杂有Ge离子；形成所述掺杂有Ge离子的阻挡层后，在所述开口中形成与所述基底电连接的铜互连。
可选的，所述阻挡层的材料为掺杂有Ge离子的TaN。
可选的，Ge在所述阻挡层材料中所占原子百分比含量为3％至6％。
可选的，所述阻挡层的厚度为至
可选的，所述原子层沉积工艺所采用的前驱体包括含锗前驱体。
可选的，所述含锗前驱体为GeH4、Ge2H6、Ge3H8、Ge4H10或Ge5H12。
可选的，对所述开口的底部和侧壁进行至少一次膜层形成工艺，形成所述阻挡层；所述膜层形成工艺的步骤包括：采用原子层沉积工艺，在所述开口的底部和侧壁上形成过渡阻挡层；采用H2和Ar对所述过渡阻挡层进行等离子体处理。
可选的，所述阻挡层的材料为掺杂有Ge离子的TaN；所述原子层沉积工艺的参数包括：采用的前驱体包括PDMAT、GeH4和NH3，载气为氩气，氩气的气体流量为500sccm至2000sccm，GeH4的气体流量为50sccm至500sccm，NH3的气体流量为500sccm至2000sccm，工艺温度为200摄氏度至350摄氏度，压强为2托至6托，沉积次数为3次至5次。
可选的，所述等离子体处理的参数包括：功率为100W至500W，压强为5Torr至10Torr，处理时间为5秒至20秒，H2的气体流量为30sccm至100sccm，Ar的气体流量为200sccm至500sccm。
可选的，在所述开口中形成铜互连后，还包括步骤：对所述铜互连进行退火处理。
可选的，在所述开口的底部和侧壁上形成掺杂有Ge离子的阻挡层后，在所述开口中形成铜互连之前，还包括步骤：在所述阻挡层上形成粘附层。
可选的，所述粘附层的材料为Ta。
可选的，所述粘附层的厚度为至
相应的，本发明还提供一种半导体结构，包括：基底；介电层，位于所述基底上；铜互连，贯穿所述介电层且与所述基底电连接；阻挡层，位于所述铜互连和所述介电层之间、以及所述铜互连和所述基底之间，所述阻挡层中掺杂有Ge离子。
可选的，所述阻挡层的材料为掺杂有Ge离子的TaN。
可选的，Ge在所述阻挡层材料中所占原子百分比含量为3％至6％。
可选的，所述阻挡层的厚度为至
可选的，所述半导体结构还包括：粘附层，位于所述阻挡层和所述铜互连之间。
可选的，所述粘附层的材料为Ta。
可选的，所述粘附层的厚度为至
与现有技术相比，本发明的技术方案具有以下优点：
阻挡层中掺杂有Ge离子，因此在所述开口中形成铜互连后，所述阻挡层中的Ge能够与Cu形成Cu-Ge键，从而提高所述阻挡层对铜的阻挡效果，改善铜扩散的问题，进而提高半导体结构的电学性能和可靠性性能，例如可以提高经时击穿性能(Time DependentDielectric Breakdown，TDDB)。
可选方案中，所述阻挡层中的Ge能够向所述铜互连方向发生扩散，由于Ge能够Cu形成Cu-Ge键，因此有利于提高所述阻挡层和铜互连之间的粘附性，即所述阻挡层还能够起到粘附层的作用。
可选方案中，所述阻挡层和铜互连之间具有较好的粘附性，因此可以相应减小粘附层的厚度，甚至可以不形成粘附层，从而有利于提高所述开口的开口大小，进而提高所述铜互连在所述开口中的形成质量、降低形成所述铜互连的工艺难度。
可选方案中，所述阻挡层中的Ge能够向所述介电层方向发生扩散，从而在所述阻挡层和介电层的界面处形成TaN-Ge-SiO键，进而有利于提高所述阻挡层和介电层的粘附性。
可选方案中，对所述开口的底部和侧壁进行至少一次膜层形成工艺，形成所述阻挡层，且所述膜层形成工艺的步骤包括：采用原子层沉积工艺，在所述开口的底部和侧壁上形成过渡阻挡层；采用H2和Ar对所述过渡阻挡层进行等离子体处理。通过所述等离子体处理，能够减小所述阻挡层中的碳杂质含量，从而提高所述阻挡层对铜的阻挡效果。
可选方案中，采用原子层沉积工艺在所述开口的底部和侧壁上形成过渡阻挡层的步骤中，沉积次数为3次至5次，也就是说，沉积次数为3次至5次后进行一次等离子体处理；所述沉积次数越少，则所述等离子体处理的次数越多，去除所述阻挡层中碳杂质的效果越好，但相应形成掺杂有Ge离子的阻挡层所需工艺时间越多，因此通过合理设定所述沉积次数，从而在保证所述等离子体处理的碳杂质去除效果的同时，提高工艺效率。
附图说明
图1至图7是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，随着集成电路制造技术的不断发展，互连工艺在后段工艺中得到了广泛的应用。其中，由于金属铜的电阻率较低，而且对电迁移(Electromigration)现象具有更强的抵抗力，因此后段互连工艺主要采用铜互连。
但是，铜互连的形成工艺容易导致半导体结构的电学性能和可靠性性能下降。现结合一种半导体结构的形成方法分析半导体结构的电学性能和可靠性性能下降的原因。
所述形成方法包括：提供基底，所述基底上形成有介电层，且所述介电层内形成有露出所述基底的开口；在所述开口的底部和侧壁上形成阻挡层；形成所述阻挡层后，在所述开口中形成与所述基底电连接的铜互连。
为了提高所述阻挡层在所述开口中的保形覆盖效果，避免所述阻挡层在所述开口边缘处产生突悬(Overhang)现象，通常采用原子层沉积工艺形成所述阻挡层，且与采用物理气相沉积工艺形成阻挡层的方案相比，采用原子层沉积工艺还能够减小对所述介电层的损伤。
但是，由于在形成所述阻挡层的原子层沉积工艺过程中，所采用的前驱体含有碳元素，从而导致所形成的阻挡层中含有碳杂质，进而导致所述阻挡层对铜的阻挡效果下降。
为了解决所述技术问题，本发明所形成的阻挡层中掺杂有Ge离子，所述阻挡层中的Ge能够与Cu形成Cu-Ge键，从而提高所述阻挡层对铜的阻挡效果，改善铜扩散的问题，进而提高半导体结构的电学性能和可靠性性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图7是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图1，提供基底100，所述基底100上形成有介电层220，且所述介电层220内形成有露出所述基底100的开口225。
所述基底100为后续工艺提供工艺操作基础。
根据实际工艺情况，所述基底100中可以形成有功能结构，例如：所述基底100内可以形成有MOS场效应晶体管等半导体器件，还可以形成有底层互连结构或电阻结构等。
本实施例中，所述基底100中形成有底层介电层110、以及位于所述底层介电层110内的底层铜互连120。
所述底层介电层110用于使所述底层铜互连120之间相互绝缘。本实施例中，所述底层介电层110的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低所述底层铜互连120之间的寄生电容，进而减小后段RC延迟。在其他实施例中，所述底层介电层的材料还可以是氧化硅。
所述底层介电层110的材料可以是SiOH、SiOCH、掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述底层介电层110的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。
所述底层铜互连120用于与待形成的铜互连实现电连接，也可用于与外部电路实现电连接。本实施例中，所述底层铜互连120顶部与所述底层介电层110顶部齐平。
相应的，所述介电层220用于使后续所形成的铜互连之间相互绝缘。
本实施例中，所述介电层220的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。对所述介电层220材料的描述可参考前述对所述底层介电层110的相应描述，本实施例在此不再赘述。
所述开口225为后续形成铜互连提供空间位置。本实施例中，所述开口225露出所述底层铜互连120，从而使后续在所述开口225中形成的铜互连与所述底层铜互连120实现电连接。
所述开口225可以为沟槽、通孔或两者的组合。本实施例中，通过双大马士革(DualDamascene)工艺刻蚀所述介电层220以形成所述开口225。因此，所述开口235包括相贯通的沟槽(未标示)和通孔(未标示)，所述沟槽底部和所述通孔顶部相连通，且所述沟槽底部的宽度尺寸大于所述通孔顶部的宽度尺寸。
需要说明的是，在所述基底100上形成所述介电层220之前，还包括步骤：在所述基底100上形成刻蚀阻挡层210。
相应的，所述开口225贯穿所述介电层220和所述刻蚀阻挡层210。
所述刻蚀阻挡层210的材料可以为SiCN(碳氮化硅)、SiCO(碳氧化硅)或SiN(氮化硅)，所述刻蚀阻挡层210用于在刻蚀形成所述开口225的工艺过程中定义刻蚀停止的位置。本实施例中，所述刻蚀阻挡层210的材料为SiCN。
结合参考图2至图4，通过原子层沉积工艺，在所述开口225的底部和侧壁上形成阻挡层300(如图4所示)，且所述阻挡层300中掺杂有Ge离子。
所述阻挡层300用于起到防止铜扩散的作用，即用于防止后续在所述开口225中所形成的铜互连材料扩散至所述介电层220内。
本实施例中，通过原子层沉积工艺，形成所述阻挡层300。因此，所述阻挡层300还形成于所述介电层220顶部。
通过原子层沉积工艺所形成的所述阻挡层300具有良好的台阶覆盖性，因此能够提高所述阻挡层300在所述开口225中的保形覆盖效果，避免所述阻挡层300在所述开口225边缘处产生突悬(Overhang)现象。
本实施例中，所述阻挡层300的材料为掺杂有Ge离子的TaN。
其中，在形成所述阻挡层300的原子层沉积工艺过程中，所采用的前驱体含有C元素，因此所述阻挡层300中含有C杂质，从而导致所述阻挡层300对铜的阻挡效果(BarrierEffect)下降。
因此，通过使所述阻挡层300中掺杂有Ge离子，后续在所述开口225中形成铜互连后，所述阻挡层300中的Ge能够与Cu形成Cu-Ge键，从而提高所述阻挡层300对铜的阻挡效果，改善铜扩散的问题，进而提高所形成半导体结构的电学性能和可靠性性能，例如可以提高经时击穿性能。
此外，所述阻挡层300中的Ge能够向所形成铜互连方向发生扩散，Ge与Cu形成Cu-Ge键，因此所述掺杂有Ge离子的阻挡层300还能够起到粘附层的作用；也就是说，通过使所述阻挡层300中掺杂有Ge离子，还有利于提高所述阻挡层300与后续所形成铜互连之间粘附性。
需要说明的是，Ge在所述阻挡层300材料中所占原子百分比含量不宜过少，也不宜过多。如果所占原子百分比含量过少，则容易导致所述阻挡层300对铜的阻挡效果的改善不明显；如果所占原子百分比含量过多，则容易导致所述阻挡层300的阻值增加，反而不利于后续所形成铜互连的性能。为此，本实施例中，Ge在所述阻挡层300材料中所占原子百分比含量为3％至6％。
为了在保证所述阻挡层300良好的阻挡铜扩散效果的同时，避免材料和工艺时间的浪费，且避免所述阻挡层300过多地占据所述开口225的空间，合理设定所述阻挡层300的厚度。本实施例中，所述阻挡层300的厚度为至
本实施例中，所述阻挡层300的阻挡铜扩散效果得以提升，因此在保证所述阻挡层300良好的阻挡铜扩散效果的前提下，与阻挡层未掺杂有Ge离子的情况相比，本实施例可以适当减小所述阻挡层300的厚度，从而有利于增加所述开口225的开口尺寸，进而有利于提高后续铜互连在所述开口225中的形成质量、降低形成所述铜互连的工艺难度。
本实施例中，通过原子层沉积工艺形成所述阻挡层300，且所述阻挡层300中掺杂有Ge离子，因此所述原子层沉积工艺所采用的前驱体包括含锗前驱体。
本实施例中，所述含锗前驱体为GeH4。在其他实施例中，所述含锗前驱体还可以为其他锗烷气体，例如：Ge2H6、Ge3H8、Ge4H10或Ge5H12。
需要说明的是，所述阻挡层300中含有C杂质，为了减小所述阻挡层300中的C杂质含量，以进一步提高所述阻挡层300对铜的阻挡效果，在通过原子层沉积工艺形成所述阻挡层300的过程中，还包括采用H2和Ar进行等离子体处理315(如图3所示)。
因此，本实施例中，对所述开口225的底部和侧壁进行至少一次膜层形成工艺，以形成所述阻挡层300。具体地，所述膜层形成工艺的步骤包括：采用原子层沉积工艺，在所述开口225的底部和侧壁上形成过渡阻挡层305(如图2所示)；采用H2和Ar对所述过渡阻挡层305进行等离子体处理315。
也就是说，当所述膜层形成工艺的次数为1时，所述膜层形成工艺包括一次原子层沉积工艺和一次等离子体处理315；当所述膜层形成工艺的次数大于或等于2时，所述阻挡层300是通过所述原子层沉积工艺和等离子体处理315的交替进行所形成，经多次所述原子层沉积工艺和等离子体处理315后，多层所述过渡阻挡层305相叠加，形成满足目标厚度的所述阻挡层300。
其中，所述膜层形成工艺的次数可以根据所述阻挡层300的目标厚度进行调整。
需要说明的是，图3和图4仅示意出进行一次膜层形成工艺的结构示意图。
本实施例中，所述阻挡层300的材料为掺杂有Ge离子的TaN，相应的，所述原子层沉积工艺所采用的前驱体包括PDMAT、GeH4和NH3，载气为氩气。其中，PDMAT指的是五(二甲氨基)钽，即C10H30N5Ta；PDMAT气化后在所述载气作用下传输至原子层沉积室内，因此PDMAT流量通过所述载气的流量进行控制。
具体地，为了使所述过渡阻挡层305材料中掺杂有Ge离子，防止直接形成TaN材料，在所述原子层沉积工艺的过程中，依次向原子层沉积室内通入前驱体PDMAT、GeH4和NH3，且在每一种前驱体通入后，对所述原子层沉积室进行清洗(Purge)和抽气(Pump)，以去除多余的原子层。其中，所述载气与PDMAT同时通入所述原子层沉积室内，即停止向所述原子层沉积室内通入载气时，PDMAT向原子层沉积室内的传输也相应停止。
需要说明的是，所述原子层沉积工艺的沉积次数不宜过少，也不宜过多。沉积次数越少，则为了使后续所形成的阻挡层300的厚度满足目标厚度，所需要进行的膜层形成工艺的次数也相应越多，即所述原子层沉积工艺和等离子体处理315的次数越多；因此，如果沉积次数过多，虽然使所述阻挡层300中的C杂质原子含量下降或为零的效果较好，但是相应会导致形成满足目标厚度的阻挡层300所需的工艺时间增加，从而导致制造效率下降、能源的浪费；如果沉积次数过少，所需要进行的膜层形成工艺的次数相应过少，即所述等离子体处理315的次数过少，而沉积次数过少会导致所述过渡阻挡层305中的C杂质原子含量较高，从而容易导致所述等离子体处理315去除C杂质的效果较差，进而导致后续所形成阻挡层300的C杂质原子含量较高。综合上述两方面考虑，本实施例中，所述原子层沉积工艺的沉积次数为3次至5次。相应的，沉积3次至5次后，进行一次等离子体处理315。
因此，根据所述阻挡层300的厚度、以及所述原子层沉积工艺的沉积次数，合理设定所述原子层沉积工艺的参数。具体地，所述原子层沉积工艺的参数包括：氩气的气体流量为500sccm至2000sccm，GeH4的气体流量为50sccm至500sccm，NH3的气体流量为500sccm至2000sccm，工艺温度为200摄氏度至350摄氏度，压强为2托至6托。
本实施例中，所述阻挡层300的厚度为至因此多次膜层形成工艺的沉积次数的总数为60次至120次。
本实施例中，在所述等离子体处理315的过程中，将H2等离子体化，形成氢的高能等离子体；采用所述氢的高能等离子体，对所述过渡阻挡层305进行轰击，高能H原子吸附所述过渡阻挡层305中的C原子形成H-C键，且使C原子远离所述过渡阻挡层305，从而减小所述过渡阻挡层305中的C杂质含量，进而使后续所形成阻挡层300中的C杂质含量下降。
需要说明的是，H2的气体流量和所述等离子体处理315的功率不宜过小，也不宜过大。如果H2的气体流量过小或所述等离子体处理315的功率过小，H2的离化率相应较低，所产生的等离子体过少，容易导致降低所述过渡阻挡层305中的C杂质含量的效果较差；如果所述气体流量过大或所述等离子体处理315的功率过大，相应产生的等离子体过多，从而容易导致H残留的问题。为此，本实施例中，功率为100W至500W，H2的气体流量为30sccm至100sccm。
增大所述等离子体处理315的工艺压强，能够增强等离子体向所述过渡阻挡层305内扩散的效果，从而减小所述等离子体处理315的处理时间，但工艺压强过大时，容易导致气体离化率下降的问题。为此，本实施例中，所述等离子体处理315的工艺压强为5Torr至10Torr。
Ar用于增强H2的离化率，从而为提高所述等离子体处理315的工艺压强提供工艺余量(Process Margin)，也就是说，能够在较高的工艺压强下，增强等离子体向所述过渡阻挡层305内扩散的效果，同时，使H2具有较高的离化率。
为此，本实施例中，在提高H2的离化率的同时，避免所产生的等离子体过多的问题，设定Ar的气体流量为200sccm至500sccm。
基于所述设定的气体流量、功率和工艺压强，将处理时间设定在合理范围值内，从而保证所述等离子体处理315对减少所述过渡阻挡层305中C杂质含量的效果的同时，避免工艺时间的浪费，且避免工艺风险的增加。本实施例中，处理时间为5秒至20秒。
需要说明的是，结合参考图5，为了进一步提高后续所形成铜互连在所述开口225中的粘附性，在所述开口225的底部和侧壁上形成掺杂有Ge离子的阻挡层300后，还包括步骤：在所述阻挡300上形成粘附层310。
本实施例中，所述粘附层310的材料为Ta。
由前述分析可知，由于所述阻挡层300与后续所形成铜互连之间具有较好的粘附性，因此与阻挡层未掺杂有Ge离子的情况相比，在本实施例中，可以相应减小所述粘附层310的厚度。
在其他实施例中，甚至可以不形成所述粘附层。
本实施例中，所述粘附层310的厚度为至
所述粘附层310的厚度得以减小，从而有利于提高所述开口225的开口尺寸，进而提高后续铜互连在所述开口225中的形成质量、降低形成所述铜互连的工艺难度。
参考图6，形成所述掺杂有Ge离子的阻挡层300后，在所述开口225(如图5所示)中形成与所述基底100电连接的铜互连330。
所述铜互连330用于与所述底层铜互连120实现电连接，也可用于与外部电路实现电连接。
具体地，形成所述铜互连330的步骤包括：在所述开口225中溅射沉积铜的籽晶层(图未示)；采用电镀工艺，向所述开口225中填充满铜材料层，所述铜材料层还覆盖所述介电层220顶部；采用平坦化工艺，去除高于所述介电层220顶部的铜材料层，所述开口225中的剩余铜材料层作为所述铜互连330。
本实施例中，所述平坦化工艺为化学机械研磨工艺。其中，所述阻挡层300还形成于所述介电层220顶部，因此在所述平坦化工艺的过程中，还去除高于所述介电层220顶部的所述阻挡层300和粘附层310。
结合参考图7，本实施例中，在所述开口225(如图5所示)中形成所述铜互连330后，还包括步骤：对所述铜互连330进行退火处理335。
所述退火处理335用于改善所述铜互连330的应力特性，以减少铜突起缺陷的数量，从而改善由铜突起缺陷所引起的介电层220穿通的问题，进而提高所形成半导体结构的电学性能和可靠性性能。
本实施例中，所述退火处理335的退火温度为250摄氏度至350摄氏度，退火时间为2分钟至6分钟。
需要说明的是，所述阻挡层300中掺杂有Ge离子，所述退火处理335能够促进所述阻挡层300中的Ge向所述铜互连330方向发生扩散，由于Ge能够与Cu形成Cu-Ge键，因此所述退火处理335有利于提高所述阻挡层300和铜互连330之间的粘附性，使所述阻挡层300起到粘附层的作用。
还需要说明的是，在所述退火处理335的作用下，促进所述阻挡层300中的Ge向所述介电层220方向发生扩散，从而在所述阻挡层300和介电层220的界面处形成TaN-Ge-SiO键，进而使所述阻挡层300和介电层220的粘附性得到提高。
相应的，本发明还提供一种半导体结构。
继续参考图7，示出了本发明半导体结构一实施例的结构示意图。所述半导体结构包括：
基底100；介电层220，位于所述基底100上；铜互连330，贯穿所述介电层220且与所述基底100电连接；阻挡层300，位于所述铜互连330和所述介电层220之间、以及所述铜互连330和所述基底100之间，所述阻挡层300中掺杂有Ge离子。
根据实际工艺情况，所述基底100中可以形成有功能结构，例如：所述基底100内可以形成有MOS场效应晶体管等半导体器件，还可以形成有底层互连结构或电阻结构等。
本实施例中，所述基底100中形成有底层介电层110、以及位于所述底层介电层110内的底层铜互连120。
对所述底层介电层110、底层铜互连120的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
所述介电层220用于使所述铜互连330之间相互绝缘。本实施例中，所述介电层220的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。对所述介电层220材料的描述可参考前述实施例中对所述底层介电层110的相应描述，本实施例在此不再赘述。
需要说明的是，所述半导体结构还包括：位于所述介电层220和所述基底100之间的刻蚀阻挡层210。
所述刻蚀阻挡层210的材料可以为SiCN(碳氮化硅)、SiCO(碳氧化硅)或SiN(氮化硅)，所述刻蚀阻挡层210用于在刻蚀所述介电层220的工艺过程中定义刻蚀停止的位置。本实施例中，所述刻蚀阻挡层210的材料为SiCN。
相应的，所述铜互连330还贯穿所述刻蚀阻挡层210，所述阻挡层300还位于所述铜互连330和所述刻蚀阻挡层210之间。
所述铜互连330用于与所述底层铜互连120实现电连接，也可用于与外部电路实现电连接。
本实施例中，所述铜互连330顶部与所述介电层220顶部齐平。
所述阻挡层300用于起到防止铜扩散的作用，即用于防止所述铜互连330材料扩散至所述介电层220内。
在半导体结构的形成过程中，为了提高所述阻挡层300的保形覆盖效果，避免所述阻挡层300产生突悬现象，通常形成所述阻挡层300所采用的工艺为原子层沉积工艺，但所述原子层沉积工艺所采用的前驱体含有C元素，因此所述阻挡层300中含有C杂质，从而容易导致所述阻挡层300对铜的阻挡效果下降；本实施例中，所述阻挡层300中掺杂有Ge离子，所述阻挡层300中的Ge能够与Cu形成Cu-Ge键，从而提高了所述阻挡层300对铜的阻挡效果，改善铜扩散的问题，进而有利于提高所形成半导体结构的电学性能和可靠性性能，例如可以提高经时击穿性能。
本实施例中，所述阻挡层300的材料为掺杂有Ge离子的TaN。
需要说明的是，Ge在所述阻挡层300材料中所占原子百分比含量不宜过少，也不宜过多。如果所占原子百分比含量过少，则容易导致所述阻挡层300对铜的阻挡效果的改善不明显；如果所占原子百分比含量过多，则容易导致所述阻挡层300的阻值增加，反而不利于所述铜互连330的性能。为此，本实施例中，Ge在所述阻挡层300材料中所占原子百分比含量为3％至6％。
为了在保证所述阻挡层300良好的阻挡铜扩散效果的同时，避免材料和工艺时间的浪费，且避免所述阻挡层300过多地占据在所述介电层220中的空间，合理设定所述阻挡层300的厚度。本实施例中，所述阻挡层300的厚度为至
其中，与阻挡层未掺杂有Ge离子的情况相比，本实施例所述阻挡层300的阻挡铜扩散效果得以提升，因此在保证所述阻挡层300良好的阻挡铜扩散效果的前提下，可以适当减小所述阻挡层300的厚度，从而有利于提高所述铜互连330在所述介电层220中的形成质量、降低形成所述铜互连330的工艺难度。
此外，所述阻挡层300中的Ge能够向所述铜互连330方向发生扩散，由于Ge能够与Cu形成Cu-Ge键，因此在本实施例中，所述阻挡层300和铜互连330之间的粘附性较高。
需要说明的是，为了改善所述铜互连330的应力特性，以减少铜突起缺陷的数量，从而改善由铜突起缺陷所引起的介电层220穿通的问题，在半导体结构的形成过程中，通常还对所述铜互连330进行退火处理，在所述退火处理的作用下，所述阻挡层300中的Ge还能够向所述介电层220方向发生扩散，从而在所述阻挡层300和介电层220的界面处形成TaN-Ge-SiO键，因此在本实施例中，所述阻挡层300和介电层220之间的粘附性也较高。
本实施例中，为了进一步提高所述铜互连330在所述介电层220中的粘附性，所述半导体结构还包括：粘附层310，位于所述阻挡层300和所述铜互连330之间。
本实施例中，所述粘附层310的材料为Ta。
由前述分析可知，由于所述阻挡层300和铜互连330之间的粘附性较高，因此与阻挡层未掺杂有Ge离子的情况相比，在本实施例中，可以相应减小所述粘附层310的厚度。
在其他实施例中，所述半导体结构甚至可以不具有所述粘附层。
本实施例中，所述粘附层310的厚度为至
所述粘附层310的厚度较小，即所述粘附层310在所述介电层220中所占空间较小，从而有利于提高所述铜互连330在所述介电层220中的形成质量、降低形成所述铜互连330的工艺难度。
本实施例所述半导体结构采用前述形成方法所形成，对所述半导体结构的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有介电层，且所述介电层内形成有露出所述基底的开口；
通过原子层沉积工艺，在所述开口的底部和侧壁上形成阻挡层，且所述阻挡层中掺杂有Ge离子；
形成所述掺杂有Ge离子的阻挡层后，在所述开口中形成与所述基底电连接的铜互连。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为掺杂有Ge离子的TaN。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，Ge在所述阻挡层材料中所占原子百分比含量为3％至6％。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度为至
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述原子层沉积工艺所采用的前驱体包括含锗前驱体。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述含锗前驱体为GeH4、Ge2H6、Ge3H8、Ge4H10或Ge5H12。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述开口的底部和侧壁进行至少一次膜层形成工艺，形成所述阻挡层；
所述膜层形成工艺的步骤包括：采用原子层沉积工艺，在所述开口的底部和侧壁上形成过渡阻挡层；采用H2和Ar对所述过渡阻挡层进行等离子体处理。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为掺杂有Ge离子的TaN；
所述原子层沉积工艺的参数包括：采用的前驱体包括PDMAT、GeH4和NH3，载气为氩气，氩气的气体流量为500sccm至2000sccm，GeH4的气体流量为50sccm至500sccm，NH3的气体流量为500sccm至2000sccm，工艺温度为200摄氏度至350摄氏度，压强为2托至6托，沉积次数为3次至5次。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述等离子体处理的参数包括：功率为100W至500W，工艺压强为5Torr至10Torr，处理时间为5秒至20秒，H2的气体流量为30sccm至100sccm，Ar的气体流量为200sccm至500sccm。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述开口中形成铜互连后，还包括步骤：对所述铜互连进行退火处理。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述开口的底部和侧壁上形成掺杂有Ge离子的阻挡层后，在所述开口中形成铜互连之前，还包括步骤：在所述阻挡层上形成粘附层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述粘附层的材料为Ta。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述粘附层的厚度为至
14.一种半导体结构，其特征在于，包括：
基底；
介电层，位于所述基底上；
铜互连，贯穿所述介电层且与所述基底电连接；
阻挡层，位于所述铜互连和所述介电层之间、以及所述铜互连和所述基底之间，所述阻挡层中掺杂有Ge离子。
15.如权利要求14所述的半导体结构，其特征在于，所述阻挡层的材料为掺杂有Ge离子的TaN。
16.如权利要求15所述的半导体结构，其特征在于，Ge在所述阻挡层材料中所占原子百分比含量为3％至6％。
17.如权利要求14所述的半导体结构，其特征在于，所述阻挡层的厚度为至
18.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：粘附层，位于所述阻挡层和所述铜互连之间。
19.如权利要求18所述的半导体结构，其特征在于，所述粘附层的材料为Ta。
20.如权利要求18所述的半导体结构，其特征在于，所述粘附层的厚度为至
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW376569B (en) * 1998-03-31 1999-12-11 Taiwan Semiconductor Mfg Co Ltd Method of increasing the adhesion power of Cu and dielectric layer
US6015749A (en) * 1998-05-04 2000-01-18 Taiwan Semiconductor Manufacturing Company Method to improve adhesion between copper and titanium nitride, for copper interconnect structures, via the use of an ion implantation procedure
US20040115407A1 (en) * 2002-12-16 2004-06-17 International Business Machines Corporation Diffusion barrier with low dielectric constant and semiconductor device containing same
CN1592964A (zh) * 2001-11-26 2005-03-09 先进微装置公司 在铜晶种沉积后的植入方法
US20050250328A1 (en) * 2001-12-25 2005-11-10 Nec Electronics Corporation Copper interconnection and the method for fabricating the same
US20100087059A1 (en) * 2007-10-12 2010-04-08 Panasonic Corporation Method for forming inlaid interconnect
CN103959443A (zh) * 2011-12-01 2014-07-30 应用材料公司 用于铜阻挡层应用的掺杂的氮化钽
CN104022075A (zh) * 2014-06-10 2014-09-03 四川大学 一种可控自形成Cu3Ge/TiN双层扩散阻挡层制备方法
CN106558531A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW376569B (en) * 1998-03-31 1999-12-11 Taiwan Semiconductor Mfg Co Ltd Method of increasing the adhesion power of Cu and dielectric layer
US6015749A (en) * 1998-05-04 2000-01-18 Taiwan Semiconductor Manufacturing Company Method to improve adhesion between copper and titanium nitride, for copper interconnect structures, via the use of an ion implantation procedure
CN1592964A (zh) * 2001-11-26 2005-03-09 先进微装置公司 在铜晶种沉积后的植入方法
US20050250328A1 (en) * 2001-12-25 2005-11-10 Nec Electronics Corporation Copper interconnection and the method for fabricating the same
US20040115407A1 (en) * 2002-12-16 2004-06-17 International Business Machines Corporation Diffusion barrier with low dielectric constant and semiconductor device containing same
US20100087059A1 (en) * 2007-10-12 2010-04-08 Panasonic Corporation Method for forming inlaid interconnect
CN103959443A (zh) * 2011-12-01 2014-07-30 应用材料公司 用于铜阻挡层应用的掺杂的氮化钽
CN104022075A (zh) * 2014-06-10 2014-09-03 四川大学 一种可控自形成Cu3Ge/TiN双层扩散阻挡层制备方法
CN106558531A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

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