CN109213694B - 用于缓存管理的方法和设备 - Google Patents

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Abstract

本公开的实施例涉及用于缓存管理的方法和设备。该方法包括：接收与处理器核相关联的I/O请求；响应于在缓存中未命中该I/O请求所针对的第一数据，确定该第一数据的第一目标地址是否被记录在多个缓存历史列表之一中；响应于确定该第一目标地址未被记录在该多个缓存历史列表中，将该第一目标地址和该第一目标地址的初始访问计数存储在第一空闲缓存历史列表的第一节点中，该第一空闲缓存历史列表与该处理器核相关联地被预先确定；以及将该第一节点添加到该多个缓存历史列表中与该I/O请求相关联的第一缓存历史列表。

Description

用于缓存管理的方法和设备
技术领域
本公开的实施例涉及数据存储领域，并且更具体地，涉及用于缓存管理的方法、设备及计算机程序产品。
背景技术
随着数据存储技术的发展，各种数据存储设备已经能够向用户提供越来越高的数据存储能力，并且数据访问速度也有了很大程度的提高。在提高数据存储能力的同时，用户对于数据可靠性和存储系统的响应时间也提出了越来越高的需求。
目前，常通过缓存历史列表确定数据是否足够热以被写入到缓存。由于系统可能同时接收到多个并行的I/O请求，当在缓存中未命中I/O请求所针对的数据时，每个I/O请求都需要对缓存历史列表进行访问，每次访问都需要对缓存历史列表进行锁定，使得无法并行进行多个I/O请求，从而影响缓存的效率。因而，如何解决多个I/O请求之间对于历史列表的访问冲突以提高并发度成为一个关注焦点。
发明内容
本公开的实施例提供一种用于缓存管理的方案。
根据本公开的第一方面，提出了一种用于缓存管理的方法。该方法包括：接收与处理器核相关联的I/O请求；响应于在缓存中未命中该I/O请求所针对的第一数据，确定该第一数据的第一目标地址是否被记录在多个缓存历史列表之一中；响应于确定该第一目标地址未被记录在该多个缓存历史列表中，将该第一目标地址和该第一目标地址的初始访问计数存储在第一空闲缓存历史列表的第一节点中，该第一空闲缓存历史列表与该处理器核相关联地被预先确定；以及将该第一节点添加到该多个缓存历史列表中与该I/O请求相关联的第一缓存历史列表。
根据本公开的第二方面，提出了一种缓存管理器。该缓存管理器包括：至少一个处理单元；至少一个存储器，该至少一个存储器被耦合到该至少一个处理单元并且存储用于由该至少一个处理单元执行的指令，该指令当由该至少一个处理单元执行时，使得该设备执行动作，该动作包括：接收与处理器核相关联的I/O请求；响应于在缓存中未命中该I/O请求所针对的第一数据，确定该第一数据的第一目标地址是否被记录在多个缓存历史列表之一中；响应于确定该第一目标地址未被记录在该多个缓存历史列表中，将该第一目标地址和该第一目标地址的初始访问计数存储在第一空闲缓存历史列表的第一节点中，该第一空闲缓存历史列表与该处理器核相关联地被预先确定；以及将该第一节点添加到该多个缓存历史列表中与该I/O请求相关联的第一缓存历史列表。
在本公开的第三方面，提供了一种计算机程序产品。该计算机程序产品被存储在非瞬态计算机存储介质中并且包括机器可执行指令，该机器可执行指令在设备中运行时使该设备执行根据本公开的第一方面所描述的方法的任意步骤。
附图说明
通过结合附图对本公开示例性实施例进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施例中，相同的参考标号通常代表相同部件。
图1示出了传统缓存管理系统的示意图；
图2示出了传统的缓存历史列表更新过程的示意图；
图3示出了根据本公开的实施例的缓存管理架构的示意图；
图4示出了根据本公开的实施例的用于缓存管理的方法的流程图；
图5示出了根据本公开的实施例的确定数据的写入缓存的方法的流程图；
图6示出了根据本公开的实施例的分配节点的示意图；
图7示出了根据本公开的实施例的释放节点的示意图；以及
图8示出了可以用来实施本公开内容的实施例的示例设备的示意性框图。
具体实施方式
下面将参照附图更详细地描述本公开的示例实施例。虽然附图中显示了本公开的优选实施例，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。
如上文所述，传统的缓存管理存在对于缓存历史列表的冲突。图1示出了传统缓存管理系统架构100的示意图。如图1所示，缓存管理系统100可以包括缓存110以及多个独立冗余阵列RAID(RAID 160、RAID 162)。缓存110中可以包括缓存页面映射表120、缓存历史列表130以及多个存储器(存储器140、存储器150)。存储器140可以包括缓存页面142和历史页面144。缓存页面142用于记录从RAID 160写入到缓存存储器140中的数据；历史页面144用于记录RAID 160中的每个地址被访问的次数。缓存页面映射表120中存储了缓存页面142到RAID 160中的地址之间的映射关系。缓存历史列表130则将缓存中所有的历史页面(历史页面144、历史页面154等)信息链接到一个列表中，以进行缓存的管理。
在系统接收到在缓存110中未命中多个I/O请求所针对的数据时，每个I/O请求都需要访问并锁定缓存历史列表130，从而造成多个I/O请求之间的访问冲突，影响系统的性能。同时传统缓存历史列表的更新还存在更新过程复杂的问题。图2A-图2B示出了基于传统缓存系统架构的缓存历史列表的更新过程的示意图200。
如图2A所示，当在缓存110中未命中I/O请求所针对的数据时，且该I/O请求所针对的目标地址未被缓存历史列表210，此时则可以在缓存历史列表210的尾部节点220中写入与该I/O请求所针对的目标地址以及初始计数信息，并将经更新后的节点220’写入到缓存历史列表210的头部。如图2B所示，当在缓存110中未命中I/O请求所针对的数据时，且该I/O请求所针对的目标地址记录缓存历史列表210的节点230中时，此时则可以更新节点230中所记录的访问计数，并将经更新后的节点230’添加至缓存历史列表210的头部。这样的更新过程需要寻找列表尾部节点、更新信息并移动到头部节点，需要较长的操作时间。
本公开的实施例提供了一种缓存管理的方案。根据本公开的各种示例实施例，传统方案中的单个缓存历史列表被分成多个缓存历史列表，每个I/O请求基于特定的映射规则可以被映射到对应的缓存历史列表中，从而可以支持多个I/O请求之间的并发进行。同时，还在每一个核中预先设置多个空闲缓存历史列表，当缓存列表中不存在I/O请求所针对的目标地址时，可以从空闲缓存历史列表中得到空闲节点并添加到对应缓存历史列表中。
基于这样的缓存管理方法，缓存系统可以支持多个I/O请求对缓存历史列表的并发访问，同时直接从空闲缓存历史列表中获得空闲节点，缩短了获取空闲节点所需要的时间，从而解决了传统缓冲管理中存在冲突的问题，提高了系统的响应速度。
下面将结合图3-图7详细描述根据本公开的实施例的缓存管理的示例实施例。
图3示出了根据本公开的实施例的缓存管理架构300的示意图。如图3所示，缓存管理架构300包括多M个缓存历史列表312-318，以及与N个处理器核的每一个预先关联的多个空闲缓存历史列表组330-350，其中每个空闲缓存历史列表组(诸如空闲缓存历史列表组330)包括与M个缓存历史列表312-318相对应的M个空闲缓存历史列表332-338。在一些实施例中，为了能够将I/O请求更加均匀地分配到不同的空闲缓存历史列表，可以选择构建素数(例如，127)个缓存历史列表，从而能够保证各缓存历史列表之间的负载均衡。基于这样的缓存管理架构，缓存最多能够支持M个不同I/O请求的并发执行。
图4示出了基于图3所示出的缓存管理架构的缓存管理方法400的流程图。在框402，系统接收与处理器器核相关联的I/O请求。在一些实施例中，例如，系统可以获取执行I/O请求的线程所在的处理器核的编号。
在框404，响应于在缓存中未命中系统确定I/O请求所针对的数据，确定I/O请求所针对的第一目标地址是否被记录在多个缓存历史列表之一之中。若是，则方法400进行到框414，即确定对数据的写入缓存，该过程将在下文中结合图5详细描述。否则，方法400进行到框406。
在框406，将第一目标地址和第一目标地址的初始访问计数存储在第一空闲缓存历史列表的第一节点中，第一空闲缓存历史列表与处理器核相关联地被预先确定。如图3所示，处理器核0预先与多个空闲缓存历史列表332-338相关联，每个空闲缓存历史列表332-338中可以包括一个或多个空闲节点。
在一些实施例中，针对每一个地址页，可以基于公式(1)为其分配一个独特的标识值。
Key＝(FLU#<<48)&(Starting LBA>>7)       (1)
其中，Key指示地址的标识值，FLU#指示该地址所对应的逻辑单元编号，StartingLBA标识该地址页的起始地址。
基于上述标识值Key，可以基于公式(2)通过模运算将每一个地址页对应到相应的缓存历史列表和/或处理器核内的空闲缓存历史列表。
i＝((Key&0xffffffffffff)+(Key>>33)*0x8000)mod M  (2)
其中i表示缓存历史列表和/或处理器核内的空闲缓存历史列表的编号。基于公式(2)的模计算，可以将不同的地址页平均地分配到各缓存历史列表和空闲缓存历史列表，从而实现I/O请求与特定的缓存历史列表以及空闲缓存历史列表的关联。本领域技术人员应当知晓，这样的关联机制及其中所使用的常量都仅是示例性的，本领域技术人员还可以通过其他的机制建立地址页与缓存历史列表以及空闲缓存历史列表之间的关联。
图6示出了根据本公开的实施例的方法400中的分配节点的示意图600。在图6所示的示例中，I/O请求与处理器核0关联，同时该I/O请求所针对的第一目标地址与编号为1的缓存历史列表622以及处理器核0中的空闲缓存历史列表612相关联。因此系统可以从空闲缓存历史列表612中获得空闲节点614，并将I/O请求所针对的第一目标地址以及初始计数(例如，1)写入到节点614中以得到经更新的节点614’。通过这样的获得空闲节点的方式，系统无需锁定空闲历史列表，这样能够支持多个I/O请求并发地获取空闲节点，相较于传统方案提高了系统的响应效率。
仍然参考图4，在框408，将第一节点添加到第一缓存历史列表。如图6所示，将经更新的节点614’添加到第一缓存历史列表622的头部。
此外，为了保证能够支持多个I/O请求同时申请空闲节点，在一些实施例中，在框410中，系统还可以确定第一空闲缓存历史列表的长度是小于阈值长度。若是，则方法400进行到框412，即将第一缓存历史列表的尾部节点移动至第一空闲缓存历史列表。例如，如图6所示，阈值长度可以设定为2，当节点614被分配后空闲缓存历史列表612的长度为1，即小于阈值长度。此时则可以将缓存历史列表622的尾部节点移动至空闲缓存历史列表612，以保证空闲缓存历史列表中有足够的空闲节点以支持并行。在一些实施例中，可以获取多个(例如，阈值数目减去现有数目)尾部节点。
上文已经结合图4和图6详细描述了在缓存历史列表中未记录目标地址的处理机制。下面将结合图5和图7详细描述图4中的框414所描述的确定对数据的写入缓存的过程。图5示出了根据本公开的实施例的确定数据的写入缓存的方法500的流程图，图7示出了根据本公开的实施例的释放节点的示意图700。
在框502，响应于第一目标地址被记录在第二缓存历史列表中，递增第二缓存历史列表中与第一目标地址相关联的第二节点中的访问计数。如图7所示，当I/O请求所针对的第一目标地址被记录在缓存历史列表712的第二节点714中时，可以递增第二节点714中所记录的访问计数。
在框504，确定访问计数是否达到预定的阈值计数。若是，则方法500进行到框506，将第二节点中所记录的地址中的数据写入到缓存中。在一些实施例中，例如，阈值计数可以被设定为3，即当该地址最近被访问达到3次时，则该地址中的数据可以被写入到缓存中。
在框508，确定与第二节点相关联的第二空闲历史列表的长度是否达到阈值长度。若是，则方法500进行到框510，即将第二节点移动至第二缓存历史列表的尾部。否则，则方法500进行到框512，即将第二节点添加至第二空闲缓存历史列表。
如图7所示，完成将第二节点714中所记录的地址的数据写入到缓存后，可以获取与第二节点714相关联的第二空闲历史列表。在一些实施例中，可以基于I/O请求的处理器核编号以及基于公式(2)所确定的节点所记录的地址所对应的空闲历史列表编号获得对应的空闲历史列表。例如，在图7所示的示例中，第二节点714所对应的空闲缓存历史列表为处理器核0中的空闲缓存历史列表722。为了防止空闲历史列表的长度不断地增加并保证缓存历史列表有足够长度以记录访问信息，可以对空闲缓存历史列表设置阈值长度(例如，4)，当超出该长度时，不再向空闲缓存历史列表中添加新的节点。例如，若第二空闲缓存历史列表722长度已经达到阈值长度4，节点714将被直接移动到第二缓存历史列表712的尾部(图中未示出)。若第二空闲缓存历史列表722的长度小于阈值长度4，则节点714如图7所示将被添加到第二缓存历史列表722。通过对空闲缓存历史列表设置上限阈值以及下限阈值，既保证了对多个I/O请求并发申请空闲节点的支持，同时还保证缓存历史列表有足够的长度以记录足够长时间内的访问信息，实现了并发度和记录有效性的平衡。
图8示出了可以用来实施本公开内容的实施例的缓存管理器的示例设备800的示意性框图。如图所示，设备800包括中央处理单元(CPU)801，其可以根据存储在只读存储器(ROM)802中的计算机程序指令或者从存储单元808加载到随机访问存储器(RAM)803中的计算机程序指令，来执行各种适当的动作和处理。在RAM 803中，还可存储设备800和/或设备800操作所需的各种程序和数据。CPU 801、ROM 802以及RAM 803通过总线804彼此相连。输入/输出(I/O)接口805也连接至总线804。
设备800中的多个部件连接至I/O接口805，包括：输入单元806，例如键盘、鼠标等；输出单元807，例如各种类型的显示器、扬声器等；存储单元808，例如磁盘、光盘等；以及通信单元809，例如网卡、调制解调器、无线通信收发机等。通信单元809允许设备800通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。
上文所描述的各个过程和处理，例如方法400，可由处理单元801执行。例如，在一些实施例中，方法400可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元808。在一些实施例中，计算机程序的部分或者全部可以经由ROM 802和/或通信单元808而被载入和/或安装到设备800上。当计算机程序被加载到RAM 803并由CPU 801执行时，可以执行上文描述的方法400的一个或多个动作。
本公开可以是方法、装置、系统和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于执行本公开的各个方面的计算机可读程序指令。
计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质例如可以是--但不限于--电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式压缩盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输媒介传播的电磁波(例如，通过光纤电缆的光脉冲)、或者通过电线传输的电信号。
这里所描述的计算机可读程序指令可以从计算机可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接收计算机可读程序指令，并转发该计算机可读程序指令，以供存储在各个计算/处理设备中的计算机可读存储介质中。
用于执行本公开操作的计算机程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式编程语言—诸如“C”语言或类似的编程语言。计算机可读程序指令可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。在一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子电路，例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)，该电子电路可以执行计算机可读程序指令，从而实现本公开的各个方面。
这里参照根据本公开实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本公开的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。
这些计算机可读程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理单元，从而生产出一种机器，使得这些指令在通过计算机或其它可编程数据处理装置的处理单元执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置和/或其他设备以特定方式工作，从而，存储有指令的计算机可读介质则包括一个制造品，其包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的各个方面的指令。
也可以把计算机可读程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机、其它可编程数据处理装置、或其它设备上执行的指令实现流程图和/或框图中的一个或多个方框中规定的功能/动作。
附图中的流程图和框图显示了根据本公开的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
以上已经描述了本公开的各实施方式，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施方式。在不偏离所说明的各实施方式的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施方式的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其他普通技术人员能理解本文披露的各实施方式。

Claims (17)

1.一种用于缓存管理的方法，所述方法包括：
接收与处理器核相关联的I/O请求；
响应于在缓存中未命中所述I/O请求所针对的第一数据，确定所述第一数据的第一目标地址是否被记录在多个缓存历史列表之一中；
响应于确定所述第一目标地址未被记录在所述多个缓存历史列表中，将所述第一目标地址和所述第一目标地址的初始访问计数存储在第一空闲缓存历史列表的第一节点中，所述第一空闲缓存历史列表与所述处理器核相关联地被预先确定；
将所述第一节点添加到所述多个缓存历史列表中与所述I/O请求相关联的第一缓存历史列表；
响应于所述第一目标地址被记录在所述多个缓存历史列表中的第二缓存历史列表中，递增所述第二缓存历史列表中与所述第一目标地址相关联的第二节点中的访问计数；以及
将所述第二节点移动至所述第二缓存历史列表的头部。
2.根据权利要求1所述的方法，还包括：
确定所述第一空闲缓存历史列表的长度是否小于预定的阈值长度；以及
响应于确定所述长度小于所述预定的阈值长度，将所述第一缓存历史列表的尾部节点移动到所述第一空闲缓存历史列表。
3.根据权利要求1所述的方法，还包括：
确定所述访问计数是否达到预定的阈值计数；以及
响应于确定所述访问计数达到所述预定的阈值计数，将所述第二节点所记录的第一目标地址中的所述第一数据写入到所述缓存中。
4.根据权利要求3所述的方法，还包括：
响应于将所述第一数据写入到所述缓存中，从所述第二缓存历史列表释放所述第二节点。
5.根据权利要求4所述的方法，所述释放包括：
确定与所述第二节点相关联的第二空闲缓存历史列表的长度是否达到预定的阈值长度；以及
响应于确定所述长度达到所述预定的阈值长度，将所述第二节点移动至所述第二缓存历史列表的尾部。
6.根据权利要求5所述的方法，还包括：
响应于确定所述长度小于所述预定的阈值长度，将所述第二节点移动至与所述第二空闲缓存历史列表。
7.一种缓存管理器，包括：
至少一个处理单元；
至少一个存储器，所述至少一个存储器被耦合到所述至少一个处理单元并且存储用于由所述至少一个处理单元执行的指令，所述指令当由所述至少一个处理单元执行时，使得设备执行动作，所述动作包括：
接收与处理器核相关联的I/O请求；
响应于在缓存中未命中所述I/O请求所针对的数据，确定所述数据的第一目标地址是否被记录在多个缓存历史列表之一中；
响应于确定所述第一目标地址未被记录在所述多个缓存历史列表中，将所述第一目标地址和所述第一目标地址的初始访问计数存储在第一空闲缓存历史列表的第一节点中，所述第一空闲缓存历史列表与所述处理器核相关联地被预先确定；
将所述第一节点添加到所述多个缓存历史列表中与所述I/O请求相关联的第一缓存历史列表；
响应于所述第一目标地址被记录在所述多个缓存历史列表中的第二缓存历史列表中，递增所述第二缓存历史列表中与所述第一目标地址相关联的第二节点中的访问计数；以及
将所述第二节点移动至所述第二缓存历史列表的头部。
8.根据权利要求7所述的缓存管理器，所述动作还包括：
确定所述第一空闲缓存历史列表的长度是否小于预定的阈值长度；以及
响应于确定所述长度小于所述预定的阈值长度，将所述第一缓存历史列表的尾部节点移动到所述第一空闲缓存历史列表。
9.根据权利要求7所述的缓存管理器，所述动作还包括：
确定所述访问计数是否达到预定的阈值计数；以及
响应于确定所述访问计数达到所述预定的阈值计数，将所述第二节点所记录的所述第一目标地址中的数据写入到所述缓存中。
10.根据权利要求9所述的缓存管理器，所述动作还包括：
响应于完成将所述第一目标地址中的所述数据写入到所述缓存中，从所述第二缓存历史列表释放所述第二节点。
11.根据权利要求10所述的缓存管理器，所述释放包括：
确定与所述第二节点相关联的第二空闲缓存历史列表的长度是否达到预定的阈值长度；以及
响应于确定所述长度达到所述预定的阈值长度，将所述第二节点移动至所述第二缓存历史列表的尾部。
12.根据权利要求11所述的缓存管理器，所述动作还包括：
响应于确定所述长度小于所述预定的阈值长度，将所述第二节点移动至与所述第二空闲缓存历史列表。
13.一种非瞬态计算机可读存储介质，其上存储有机器可执行指令，所述机器可执行指令在被执行时使机器执行方法，所述方法包括：
接收与处理器核相关联的I/O请求；
响应于在缓存中未命中所述I/O请求所针对的第一数据，确定所述第一数据的第一目标地址是否被记录在多个缓存历史列表之一中；
响应于确定所述第一目标地址未被记录在所述多个缓存历史列表中，将所述第一目标地址和所述第一目标地址的初始访问计数存储在第一空闲缓存历史列表的第一节点中，所述第一空闲缓存历史列表与所述处理器核相关联地被预先确定；
将所述第一节点添加到所述多个缓存历史列表中与所述I/O请求相关联的第一缓存历史列表；
响应于所述第一目标地址被记录在所述多个缓存历史列表中的第二缓存历史列表中，递增所述第二缓存历史列表中与所述第一目标地址相关联的第二节点中的访问计数；以及
将所述第二节点移动至所述第二缓存历史列表的头部。
14.根据权利要求13所述的非瞬态计算机可读存储介质，其中所述方法还包括：
确定所述第一空闲缓存历史列表的长度是否小于预定的阈值长度；以及
响应于确定所述长度小于所述预定的阈值长度，将所述第一缓存历史列表的尾部节点移动到所述第一空闲缓存历史列表。
15.根据权利要求13所述的非瞬态计算机可读存储介质，其中所述方法还包括：
确定所述访问计数是否达到预定的阈值计数；以及
响应于确定所述访问计数达到所述预定的阈值计数，将所述第二节点所记录的第一目标地址中的所述第一数据写入到所述缓存中。
16.根据权利要求15所述的非瞬态计算机可读存储介质，其中所述方法还包括：
响应于将所述第一数据写入到所述缓存中，从所述第二缓存历史列表释放所述第二节点。
17.根据权利要求16所述的非瞬态计算机可读存储介质，其中所述释放包括：
确定与所述第二节点相关联的第二空闲缓存历史列表的长度是否达到预定的阈值长度；以及
响应于确定所述长度达到所述预定的阈值长度，将所述第二节点移动至所述第二缓存历史列表的尾部。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111768329B (zh) * 2019-04-01 2024-03-15 维塔科技(北京)有限公司 采集内核执行时间的方法、装置、存储介质及电子设备
CN111831473B (zh) * 2019-04-19 2024-05-10 伊姆西Ip控股有限责任公司 备份管理的方法、设备和计算机程序产品
CN111857558B (zh) * 2019-04-30 2024-04-09 伊姆西Ip控股有限责任公司 用于存储管理的方法、设备和计算机程序产品
CN112835740A (zh) * 2019-11-22 2021-05-25 伊姆西Ip控股有限责任公司 用于管理数据备份的方法、电子设备和计算机程序产品
CN111683163A (zh) * 2020-06-11 2020-09-18 杭州安恒信息技术股份有限公司 代理ip地址分配方法、装置、计算机设备和可读存储介质
CN112231243B (zh) * 2020-10-29 2023-04-07 海光信息技术股份有限公司 一种数据处理方法、处理器及电子设备
CN113760178A (zh) * 2021-01-29 2021-12-07 北京京东拓先科技有限公司 缓存数据处理方法、装置、电子设备和计算机可读介质
CN112988755B (zh) * 2021-04-14 2024-06-11 北京商越网络科技有限公司 关联数据的自动选值方法和装置、设备
CN113326214B (zh) * 2021-06-16 2023-06-16 统信软件技术有限公司 一种页缓存管理方法、计算设备及可读存储介质
CN115639949A (zh) * 2021-07-20 2023-01-24 伊姆西Ip控股有限责任公司 用于管理存储系统的方法、设备和计算机程序产品
CN113343045B (zh) * 2021-07-29 2021-11-05 阿里云计算有限公司 一种数据缓存方法及网络设备
WO2024036498A1 (en) 2022-08-17 2024-02-22 Micron Technology, Inc. Host rate adjustment using free space values
CN116644006B (zh) * 2023-07-27 2023-11-03 浪潮电子信息产业股份有限公司 一种内存页面管理方法、系统、装置、设备及计算机介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5822759A (en) * 1996-11-22 1998-10-13 Versant Object Technology Cache system
CN105512052A (zh) * 2014-10-20 2016-04-20 伊姆西公司 用于处理输入输出操作请求的方法和装置
CN105612499A (zh) * 2013-10-29 2016-05-25 华中科技大学 混合高速缓存管理

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732253A (en) 1994-10-18 1998-03-24 Cyrix Corporation Branch processing unit with target cache storing history for predicted taken branches and history cache storing history for predicted not-taken branches
WO1999045463A1 (fr) 1998-03-04 1999-09-10 Hitachi, Ltd. Processeur de donnees
US6609177B1 (en) 1999-11-12 2003-08-19 Maxtor Corporation Method and apparatus for extending cache history
JP2002032265A (ja) 2000-07-14 2002-01-31 Hitachi Ltd キャッシュ・アクセス制御方式およびデータ処理システム
US7130967B2 (en) * 2003-12-10 2006-10-31 International Business Machines Corporation Method and system for supplier-based memory speculation in a memory subsystem of a data processing system
US7808975B2 (en) 2005-12-05 2010-10-05 International Business Machines Corporation System and method for history driven optimization of web services communication
US8332587B2 (en) 2009-05-28 2012-12-11 International Business Machines Corporation Cache line use history based done bit modification to I-cache replacement scheme
US8291169B2 (en) 2009-05-28 2012-10-16 International Business Machines Corporation Cache line use history based done bit modification to D-cache replacement scheme
US8949529B2 (en) 2009-12-30 2015-02-03 International Business Machines Corporation Customizing function behavior based on cache and scheduling parameters of a memory argument
US9330736B2 (en) * 2012-11-09 2016-05-03 Qualcomm Incorporated Processor memory optimization via page access counting
US9146678B2 (en) * 2013-04-29 2015-09-29 International Business Machines Corporation High throughput hardware acceleration using pre-staging buffers
US9298626B2 (en) * 2013-09-26 2016-03-29 Globalfoundries Inc. Managing high-conflict cache lines in transactional memory computing environments
CN106155575A (zh) * 2015-04-17 2016-11-23 伊姆西公司 用于扩展存储系统的高速缓存的方法和装置
US9824030B2 (en) * 2015-10-30 2017-11-21 International Business Machines Corporation Adjusting active cache size based on cache usage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5822759A (en) * 1996-11-22 1998-10-13 Versant Object Technology Cache system
CN105612499A (zh) * 2013-10-29 2016-05-25 华中科技大学 混合高速缓存管理
CN105512052A (zh) * 2014-10-20 2016-04-20 伊姆西公司 用于处理输入输出操作请求的方法和装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Letian Yi .etc.Design and Implemetation of an Asymmetric Block-Based Parallel File System.《IEEE Transactions on Computers》.2013,第63卷(第7期),1723-1735. *

Also Published As

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