CN109155077A

CN109155077A - 渐进渲染的体积光线追踪

Info

Publication number: CN109155077A
Application number: CN201780031316.9A
Authority: CN
Inventors: I·沃德; J·D·阿姆斯特茨
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2016-06-20
Filing date: 2017-05-10
Publication date: 2019-01-04
Anticipated expiration: 2037-05-10
Also published as: US20170365087A1; US10121277B2; CN109155077B; DE112017003056T5; WO2017222663A1

Abstract

沿着通过体积光线定位与第一帧关联的第一组N个样本。存储第一组N个样本。沿着所述光线定位与第二帧关联的第二组N个附加样本。然后累积第一和第二组样本。

Description

渐进渲染的体积光线追踪

背景技术

本申请涉及图形处理，并且具体地涉及体积光线追踪的渐进细化渲染。

许多渲染技术需要采集多个“样本”以用于超采样、用于在照片般真实渲染的情境中直接或间接照明效果的蒙特卡罗积分，或者用于在体积渲染的情境中沿光线进行不透明度和发射率的体积积分。通常，样本越多，结果的准确性越好，但渲染时间越长。尽管有更快的硬件和更高效的算法，但是特别是对于交互式应用来说，不可能在每帧可用的时间内根据需要计算尽可能多的样本。

用于攻破此问题的现有技术方法是执行“渐进细化”渲染。渐进细化不是计算每个帧中的所有样本，而是每帧仅采集可被提供用于维持交互性的尽可能多的样本。该方法以图像质量换取交互性，然后通过合并连续帧的部分结果(通常通过累积/平均那些帧的像素值)来“固定”降低的图像质量。

这种渐进细化的形式通常对于各种蒙特卡罗积分(其中个体样本是独立的(并且因此可以在多个批次中被平均)而言效果很好。然而，一种其效果不好的重要算法是体积积分。

在体积渲染或体积积分中，体积被建模为可以发射、传输和吸收光的介质。可以通过光线投射来求解体积渲染积分。由于沿着每条光线的多个样本在体积渲染中不是独立的，因此对多个单独积分光线的结果(每个具有少量样本)求平均与将单条光线与许多样本进行积分并不相同。因此，体积渲染的情境中的渐进细化一般不会收敛得到与参考技术(其中，大量样本全都是在单个帧中拍摄的)相同的图像。

附图说明

参照以下附图描述一些实施例：

图1是一个实施例的流程图；

图2是根据一个实施例的针对第一帧(n)和第二帧(n+1)对体积中光线的描绘；

图3A和3B是另一实施例的流程图；

图4是根据一个实施例的处理系统的框图；

图5是根据一个实施例的处理器的框图；

图6是根据一个实施例的图形处理器的框图；

图7是根据一个实施例的图形处理引擎的框图；

图8是图形处理器的另一实施例的框图；

图9是根据一个实施例的线程执行逻辑的描绘；

图10是根据一些实施例的图形处理器指令格式的框图；

图11是图形处理器的另一实施例的框图；

图12A是根据一些实施例的图形处理器命令格式的框图；

图12B是示出了根据一些实施例的图形处理器命令序列的框图；

图13是根据一些实施例的示例性图形软件架构的描绘；

图14是示出了根据一些实施例的IP核开发系统的框图；

图15是示出了根据一些实施例的示例性芯片上系统集成电路的框图；

图16是根据一个实施例的芯片上系统中的图形处理器的框图；并且

图17是根据一个实施例的另一图形处理器的框图。

具体实施方式

在体积积分的情境中，性能瓶颈不是多个样本的积分，而是采集这些样本，这通常发生在多次(并且常常是不连贯的)存储器访问期间。不是通过累积先前帧的易于积分的像素值，而是通过累积来自先前帧的所有个体样本来执行渐进细化。可以渐进添加每帧的附加样本。在计算给定帧的像素颜色时，所有样本(甚至是来自先前帧的那些样本)都完全重新积分。

该技术累积样本，并最终产生与非渐进技术(其中，在单个帧中采集所有样本)相同的输出。就这种方法每帧采集仅几个新的样本的意义而言，这种技术是渐进式的。因此，它实现了与基于图像累积的传统渐进细化大致相同的性能，但在一些实施例中仍然收敛于与非渐进技术相同的结果。

在体积渲染中，就沿着光线的每个样本都具有颜色和透明度/不透明度值两者(均来自传递函数)的意义而言，使用“累积”一词。因此，“第一个”(如“最近”或“最接近相机”的)样本的不透明度将决定较远的样本可以贡献多少。如果它们完全不透明，则较为后面的样本根本不重要。如果它们是50％不透明，则所有更远的样本将仅贡献50％，等等。类似地，第二个样本(本身通过第一个样本的透明度而被加权)影响第三个、第四个等样本被加权程度等。通常而言，第N个样本的权重取决于在其之前所有样本“累积”的透明度。当实现体积渲染器时，收集从前到后的所有样本，并且跟踪相应下一样本被加权的“累积的不透明度”。通常，从前到后地处理样本。如果样本是从前到后进行采集的，则颜色和权重按正确顺序被累积。此处，样本来自不同的帧，并且虽然这两个帧的样本集两者各自都被排序，但是在累积不透明度等之前有一个读取将它们“合并”到单个经排序的集合中。同样，如果这些样本来自不同的节点或不同的帧也没关系。在一个实施例中，从前到后地处理样本。

不是使用仅累积最终颜色值的累积缓冲器，而是存储先前已经为该像素的(多条)光线采集的所有体积的列表。重置累积缓冲器意味着清除样本列表。图1中所示的序列10如下进行：

1)对于每个像素，

a.如框12中所指示的，为该像素生成主光线；

b.沿着该光线生成N个新的体积样本(使用不同的随机数来生成与先前帧中使用的光线/体积入口点偏移的样本起始位置)，如框14中所指示的，其中N是每光线期望样本数量的子集；

c.如框16中所指示的，将新生成的N个体积样本添加到先前帧样本的像素列表中；

d.如框18中的所指示的，确保体积样本的列表被排序；以及

e.如框20中所指示的，使用存储的样本执行体积积分(包括体积着色，如果需要的话)。

图2示出了两个连续的帧，帧n和帧n+1。被示成与帧n关联(in connection with)的光线进入体积，如在一个点处所指示的，并在第一点右侧的第二点退出，如图2中所示。然后对于第一帧，以规则的间隔在体积/光线入口点处开始采集样本。针对每个连续帧采集的样本数量N可以是可变的。在这种情况下，仅处于说明目的，N为6。

在一些实施例中，从帧到连续帧渐进采集越来越多的样本。然而，存储并累积在先前帧中采集的所有样本。

然后对于帧n+1，将图2中由空心圆圈所指示的样本添加到帧n中采集的样本。在帧n+1中采集的样本不是从体积光线入口点处开始，而是偏移一偏移量，如图2中所指示的。在一些实施例中，该偏移量是随机确定的。注意，针对帧n所采集的样本保留与帧n+1关联，但帧n+1中采集的样本现在由帧n中采集的样本增强。

有许多方法来安排渲染图像的工作。在某些情况下，使用单个节点或工作站。在其他情况下，可以使用多个节点，例如与分布式计算机或超级计算机关联。在使用多个节点的情况下，可以通过跨多个节点分配工作来完成渲染。在一些情况下，可以细分图像，使得每个节点仅需要渲染一片(a piece of)图像，然后由不同节点渲染的各个片被合成在一起。因此，体积的子集由节点集群中的多个节点中的每一个来处理，然后组合来自各个节点的结果。

在并行渲染中，使用多个节点进行渲染。可以在每个节点上放置整个数据集的副本，然后让每个节点完成一部分工作。

在数据并行渲染中，数据遍布在不止一个节点上。数据和工作两者都可以跨多个节点分成几部分。然后每个节点仅完成一部分工作，并且仅具有一部分数据。在数据并行渲染中，每个节点为其部分的数据渲染图像的一部分。然后合成各个片以处理整个图像。

由于每个节点将其结果发送到另一个节点以进行累积，因此唯一改变的是样本可能来自多个节点。然后，有必要确定哪些样本部分映射到存储在特定节点上的数据。这样节点就可以为它必须处理的样本提供正确的数据。

因此再次参考图2，体积(仅在图2中示部分地出)可以是盒子或其他形状，并且通过该体积追踪光线。沿着体积中的每条光线存在数个样本N(例如，如所示的六个)。假设一个节点具有如由样本零所指示的体积的左半部分，而另一节点具有如由样本1所指示的体积的右半部分。因此，一些样本位于具有体积的左半部分的节点上，而沿同一光线的其他样本位于不同节点上。每个节点必须确定什么样的样本落入该节点拥有的数据中，并且然后该节点生成这些样本(该节点拥有这些样本的数据并将这些数据发送到这些样本上)，以用于最终合成。

图3A和3B中所示的序列22可用于数据并行渲染，如下：

1)静态地创建给节点的像素分配，使得每个像素具有固定且明确定义的节点所有者，如框24中所指示的。

2)在每个节点上：

a.对于每个像素(甚至那些不在此节点上拥有的像素)

i.如框26中所指示的，生成针对该像素的主光线；

ii.如框28中所指示的，沿该光线生成N个新的体积样本位置(使用与先前帧中不同的随机数)；

iii.确定哪些样本位置映射到存储在该节点上的数据，如菱形30中所指示的。如框32中所指示的，丢弃没有映射的那些样本。如框34中所指示的，评估进行了映射的那些样本。

iv.检查这是否是最后一个样本(菱形35)，并且如果不是最后一个样本，则返回菱形30；

v.如果这是最后一个样本，则将新生成样本位置发送到“拥有”当前像素的无论哪个节点(如果节点本身是拥有者，则发送给“自己”)，如框36中所指示的；

b.对于由该节点i拥有的每个像素(框38)，对于每个节点n：

1.如框40中所指示的，从节点n接收新样本；

2.如框42中所指示的，将新接收的体积样本添加到先前帧的样本的像素列表中；

3.如框44中所指示的，确保对体积样本的列表进行排序；

4.如框46中所指示的，执行体积积分；并且

5.如果这是最后一个像素(菱形18)，则结束，否则迭代返回到框40。

默认情况下可以对第一帧的样本进行排序(因为它们从前到后进行排序)，并且只有每当将新帧的样本添加到现有帧的样本时才需要排序(因为旧样本和新样本两者都是从前到后排序的，但是，为了获得单个从前到后排序列表，必须要合并这两个排序列表)。在数据并行渲染中，甚至第一帧的样本列表也必须被放入排序顺序中，因为给定像素的样本来自不同的节点。在第一帧之后进行排序，因为沿着光线的样本的起始点针对每个连续帧移位或偏移。排序在数据并行渲染中重要的原因是，由于在连续帧之间开始采集样本的地方的偏移(如图2中所示)，在连续帧中样本从前到后将不处于同一顺序中。这是因为在帧n+1中添加的样本相对于在帧n中采样的样本是无序的，因为它们相对于前到后的顺序位于存储器中的不同位置中。通常，偏移的程度可以是随机的，因此它在帧与帧之间是未知的并且在连续帧之间是不同的。

另一个问题是将样本归类给正确的节点。换言之，必须将数据映射到实际保存正在被处理的样本的数据的对应节点。每个节点在数据并行渲染中仅具有一部分数据集，并因此每个节点只能对其具有数据的那些样本进行操作。每个节点确定哪些样本落在该节点拥有的数据集中，然后针对该节点拥有的数据生成这些样本。然后，针对所有节点累积来自每个节点的结果。

图1和3中所示的技术可用于不同的实施例中。在某些情况下，尝试图1中所示的技术，并且如果数据集太大，则可以使用图3中所示的技术。在其他情况下，可以仅使用图3中所示的技术。在一些实施例中，可以仅使用图1中所示的技术。

本文描述的技术将样本的产生与样本的最终存储和累积解耦(decouple)。因此，由于这些技术，使得各种模式成为可能。

在一些实施例中，这些方法不仅在数据并行上下文中工作，而且有越多的节点被添加，实际上工作效果就越好。更多节点可以意味着每个节点拥有更少的像素，这意味着更低的(每节点)像素样本的存储，用于接收新样本的更低(每节点)带宽，和/或更低的积分成本。

有多种可能的变型。样本的“分类”(即，使用传递函数将原始体积样本转换为着色所需的RGBA颜色和不透明度)可以作为1b的一部分(即，通过存储被容易地分类的RGBA样本的列表)来完成，或作为1e的一部分(即，通过存储原始体积样本并在积分期间在运行中(on-the-fly)执行分类)来完成。后者需要较少的存储空间来存储样本，并且允许在累积期间改变传递函数，而前者更快。

在数据并行的情境中，每个节点可以对其节点上的所有样本进行预分类和预混合，仅需要将单个分类值(即RGBA颜色)发送到主节点以用于最终混合。每个节点继续在多个帧的过程中聚集样本，但是沿着光线混合所有样本，其中所有节点将所有样本发送到主节点以按照从前到后的顺序进行混合，得到与主节点按照从前到后的顺序混合每个节点的预混合颜色相同的图像。在一些实施例中，这可以导致较少的通信开销而不影响最终结果。

不是每个节点将其所有新样本发送到拥有该像素的任何节点(这需要通过网络发送大量样本)，该节点也可以在本地累积其样本，然后执行其积分/累积节点的部分，并且仅发送其所有本地样本的最终累积权重和颜色(因此拥有该像素的节点将仅累积部分积分的结果，而不是对所有样本重新着色)。

该技术可能对于使用哪种方法来生成样本完全不可知(agnostic)。特别地，它对于采样昂贵的体数据(例如，非结构化或自适应网格细化(AMR)数据、基于径向基函数(RBF)的标量场等)是最强大的。

最终的样本积分步骤是相对简单、直接的计算，在一些实施例中，这种计算通过适当的数据布局使其自身适合于高度向量化的实现。

只要每个样本还存储体积梯度(可能是压缩形式)，该方法与体积照明就完全一致。

不是存储所有样本，而是在每帧结束时，可以执行数据减少或重新采样采样步骤，以确定哪些样本是重要的，以及哪些样本可以被丢弃。

有一点是，可以拣选(cull)一些样本组。例如，如果样本总是完全透明，则其根本不需要存储。如果在一些样本N之后其权重下降到太低的值，则不需要存储超过该样本的样本。如果适当地调整变化步长，则N个连续的“非常相似”的样本可以由适当加权的单个样本替换。

有一点是，如果被合并的两个样本集(例如，到目前为止生成的那些和新帧的那些)各自已经被排序，则可以更快地完成该“排序”。然后完全排序是不必要的。相反，可以合并两个经排序的集合，这在一些实施例中更快得多。

具有对先前样本的访问提示使用这些样本来指导当前帧的样本应放置的位置。

虽然该方法与“预积分”完全兼容，但是没有预积分的时候相同的益处同样适用。

图1和3中所示的序列可以用硬件、软件和/或固件来实现。在软件和固件实施例中，此序列可通过使用存储在一种或多种非瞬态计算机可读介质(诸如，磁、光或半导体存储)中的计算机实现的指令来实现。例如，存储可以是图形处理器的一部分或耦合到图形处理器。

图4是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102与处理器总线110耦合，以在处理器102与系统100中的其他部件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，系统100使用示例性“中枢”系统架构，所述示例性“中枢”系统架构包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130提供经由本地I/O总线至I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器操作，以存储数据122和指令121，以便在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116也与任选的外部图形处理器112耦合，所述任选的外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

在一些实施例中，ICH 30启动外围设备以经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)以及用于将传统(legacy)(例如，个人系统2(PS/2))设备耦合至系统的旧式传统I/O控制器。一个或多个通用串行总线(USB)控制器142连接输入设备(诸如，键盘和鼠标144的组合)。网络控制器134还可与ICH130耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线110耦合。应当理解，所示的系统100是示例性的而非限制性的，因为也可以使用不同方式配置的其他类型的数据处理系统。例如，I/O控制器总线130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立外部图形处理器中，例如外部图形处理器112。

图5是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI快速)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图6是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)格式(比如MPEG-2)、高级视频译码(AVC)格式(比如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(比如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图7是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图6所示的GPE 310的一个版本。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图6的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行图形核阵列414来处理所述命令和数据。

在各个实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同步执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图5的(多个)处理器核107或图5中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。

图8是图形处理器500的另一实施例的框图。图8的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537和图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元(包括其他图形处理器或一个或多个通用处理器核)。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器500经由环形互连502接收批量的命令。传入的命令由流水线前端504中的命令流转化器503解释。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A-580N来执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。对于至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端534与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自都生成用于由至少一个图形核580A提供的线程执行资源的执行线程。

在一些实施例中，图形处理器500包括可缩放线程执行资源，所述可缩放线程执行单元特征为模块化核580A-580N(有时称为核片(coreslice))，每一个模块化核都具有多个子核550A-550N、560A-560N(有时称为核子片(core sub-slice))。在一些实施例中，图形处理器500可具有任何数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核580A至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每一个图形核都包括第一子核的集合550A-550N以及第二子核的集合560A-560N。第一子核的集合550A-550N中的每一个子核都至少包括执行单元552A-552N和媒体/纹理采样器554A-554N的第一集合。第二子核的集合560A-560N中的每一个子核都至少包括执行单元562A-562N和采样器564A-564N的第二集合。在一些实施例中，每一个子核550A-550N、560A-560N都共享一组共享资源570A-570N。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可包括在图形处理器的各种实施例中。

图9示出线程执行逻辑600，所述线程执行逻辑600包括在GPE的一些实施例中采用的处理元件的阵列。图9的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算要求启用或禁用一个或多个执行单元(例如，执行单元608A、608B、608C、608D、至608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是能够为每一个线程并行地执行多个同时硬件线程同时处理多个数据元素的独立的可编程通用计算单元。在各种实施例中，执行单元608A-608N的阵列是可缩放的以包括任何数量的单独的执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图9的536)可以将顶点处理、曲面细分或几何着色器分派至线程执行逻辑600(图10)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口来高速缓存数据以供存储器访问。

图10是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图11是图形处理器800的另一个实施例的框图。图11的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A-852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A-852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A-852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A-852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片(patch))上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成它们的每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A-852B和相关联的(多个)高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A-852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图12A是展示了根据一些实施例的图形处理器命令格式900的框图。图12B是展示了根据实施例的图形处理器命令序列910的框图。图12A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图12A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的有关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图12B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组用于配置媒体流水线状态940的命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图13展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3DAPI、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图14是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

图15至图17展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图15是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

图16是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图15的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D、到1315N-1和1315N)。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理阶段，并生成图元和顶点数据。片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，片段处理器1315A-1315N被优化成执行如提供用于OpenGL API中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3D API中的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于集成电路1310的虚拟到物理地址映射，包括用于顶点处理器1305和/或片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，顶点处理器1305和/或片段处理器1315A-1315N还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1325A-1325B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图16的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。

图17是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图15的图形处理器1210的变体。图形处理器1410包括图16的集成电路1300的一个或多个MMU 1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。

图形处理器1410包括一个或多个着色器核1415A-1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F、到1415N-1、以及1415N)，该一个或多个着色器核1415A-1415N提供统一着色器核架构，其中单个核或单类型的核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以在各实施例和各实现方式之间变化。此外，图形处理器1410包括核间任务管理器1405和分块单元(tiling unit)1418，该核间任务管理器1405充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N，该分块单元1418用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中，例如，以此来利用场景内的局部空间一致性，或以此来优化内部高速缓存的使用。

以下条款和/或示例涉及进一步的实施例：

一个示例实施例可以是一种方法，该方法包括沿着通过体积的光线定位与第一帧关联的第一组N个样本，存储所述第一组N个样本，沿着所述光线定位与第二帧关联的第二组N个附加样本，以及将所述第一组样本和所述第二组样本组合。该方法可以包括改变沿着所述光线的点，在该点处在所述第二帧中采集所述第二组的第一样本。该方法可以包括随机地选择所述点，以开始沿着所述光线的与所述第二帧关联的采样。该方法可以包括使用多个节点来执行数据并行渲染。该方法可以包括将所述样本归类给节点，所述节点存储在所述节点上正被处理的样本的数据。该方法可以包括从前到后对样本列表进行排序。该方法可以包括沿着同一光线在不同的节点中处理样本。该方法可以包括其中每个节点仅发送所述节点的经混合样本的结果而不是所有采样样本的结果。

另一示例实施例可以是一种或多种非瞬态计算机可读介质，存储用于执行包括以下操作的序列的指令：沿着通过体积的光线定位与第一帧关联的第一组N个样本，存储所述第一组N个样本，沿着所述光线定位与第二帧关联的第二组N个附加样本，以及将所述第一组样本和所述第二组样本组合。所述介质可以进一步存储用于执行包括以下操作的序列的指令：改变沿着所述光线的点，在该点处在所述第二帧中采集所述第二组的第一样本。所述介质可以进一步存储用于执行包括以下操作的序列的指令：随机地选择所述点，以开始沿着所述光线的与所述第二帧关联的采样。所述介质可以进一步存储用于执行包括以下操作的序列的指令：使用多个节点来执行数据并行渲染。所述介质可以进一步存储用于执行包括以下操作的序列的指令：将所述样本归类给节点，所述节点存储在所述节点上正被处理的样本的数据。所述介质可以进一步存储用于执行包括以下操作的序列的指令：从前到后对样本列表进行排序。所述介质可以进一步存储用于执行包括以下操作的序列的指令：沿着同一光线在不同的节点中处理样本。所述介质可以进一步存储用于执行序列的指令，其中每个节点仅发送所述节点的经混合样本的结果而不是所有采样样本的结果。

在另一示例中，实施例可以是一种装置，所述装置包括：处理器，所述处理器用于沿着通过体积的光线定位、与第一帧关联的第一组N个样本，存储所述第一组N个样本，沿着所述光线定位与第二帧关联的第二组N个附加样本，以及将所述第一组样本和所述第二组样本组合；以及存储器，所述存储器被耦合至所述处理器。所述处理器的装置用于改变沿着所述光线的点，在该点处在所述二帧中采集所述第二组的第一样本。所述处理器的装置用于随机地选择所述点，以开始沿着所述光线的与所述第二帧关联的开始采样。所述处理器的装置用于使用多个节点来执行数据并行渲染。所述处理器的装置用于将所述样本归类给节点，所述节点存储在所述节点上正被处理的样本的数据。所述处理器的装置用于从前到后对样本列表进行排序。所述处理器的装置用于沿着同一光线在不同的节点中处理样本。所述处理器的装置，其中每个节点仅发送所述节点的经混合样本的结果而不是所有采样样本的结果。

本文中所描述的图形处理技术可在各种硬件架构中实现。例如，图形功能可被集成在芯片组内。替代地，可使用分立的图形处理器。作为又一实施例，图形功能可由包括多核处理器的通用处理器来实现。

在本说明书通篇中对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本公开包含的至少一个实现内。因此，短语“一个实施例”或“在实施例中”的出现不一定指代同一实施例。此外，特定的特征、结构或特性可按照与所示特定实施例不同的其他适当形式来创立，而且所有此类形式可涵盖在本申请的权利要求中。

尽管已经描述了有限数量的实施例，但是本领域技术人员将认识到从其得出的许多修改和变型。所附权利要求书旨在涵盖落入本公开的真实精神和范围内的所有此类修改和变型。

Claims

1.一种方法，包括：

沿着通过体积的光线定位与第一帧关联的第一组N个样本；

存储所述第一组N个样本；

沿着所述光线定位与第二帧关联的第二组N个附加样本；以及

将所述第一组样本和所述第二组样本组合。

2.如权利要求1所述的方法，其特征在于，包括：改变沿着所述光线的点，在该点处在所述第二帧中采集所述第二组中的第一样本。

3.如权利要求2所述的方法，其特征在于，包括随机地选择所述点，以开始沿着所述光线的与所述第二帧关联的采样。

4.如权利要求3所述的方法，其特征在于，包括使用多个节点来执行数据并行渲染。

5.如权利要求4所述的方法，其特征在于，包括将所述样本归类给节点，所述节点存储在所述节点上正被处理的样本的数据。

6.如权利要求4所述的方法，其特征在于，包括从前到后对样本列表进行排序。

7.如权利要求4所述的方法，其特征在于，包括沿着同一光线在不同的节点中处理样本。

8.如权利要求4所述的方法，其特征在于，每个节点仅发送所述节点的经混合样本的结果而不是所有采样样本的结果。

9.一种或多种非瞬态计算机可读介质，存储用于执行包括以下操作的序列的指令：

沿着通过体积的光线定位与第一帧关联的第一组N个样本；

存储所述第一组N个样本；

沿着所述光线定位与第二帧关联的第二组N个附加样本；以及

将所述第一组样本和所述第二组样本组合。

10.如权利要求9所述的介质，其特征在于，进一步存储用于执行包括以下操作的序列的指令：改变沿着所述光线的点，在该点处在所述第二帧中采集所述第二组的第一样本。

11.如权利要求10所述的介质，其特征在于，进一步存储用于执行包括以下操作的序列的指令：随机地选择所述点，以开始沿着所述光线的与所述第二帧关联的采样。

12.如权利要求11所述的介质，其特征在于，进一步存储用于执行包括以下操作的序列的指令：使用多个节点来执行数据并行渲染。

13.如权利要求11所述的介质，其特征在于，进一步存储用于执行包括以下操作的序列的指令：将所述样本归类给节点，所述节点存储在所述节点上正被处理的样本的数据。

14.如权利要求12所述的介质，其特征在于，进一步存储用于执行包括以下操作的序列的指令：从前到后对样本列表进行排序。

15.如权利要求12所述的介质，其特征在于，进一步存储用于执行包括以下操作的序列的指令：沿着同一光线在不同的节点中处理样本。

16.如权利要求12所述的介质，其特征在于，进一步存储用于执行序列的指令，其中每个节点仅发送所述节点的经混合样本的结果而不是所有采样样本的结果。

17.一种装置，包括：

处理器，用于沿着通过体积的光线定位与第一帧关联的第一组N个样本，存储所述第一组N个样本，沿着所述光线定位与第二帧关联的第二组N个附加样本，以及将所述第一组样本和所述第二组样本组合；以及

存储器，所述存储器被耦合至所述处理器。

18.如权利要求17所述的装置，其特征在于，所述处理器用于改变沿着所述光线的点，在该点处在所述第二帧中采集所述第二组的第一样本。

19.如权利要求17所述的装置，其特征在于，所述处理器用于随机地选择所述点，以开始沿着所述光线的与所述第二帧关联的采样。

20.如权利要求19所述的装置，其特征在于，所述处理器用于使用多个节点来执行数据并行渲染。

21.如权利要求20所述的装置，其特征在于，所述处理器用于将所述样本归类给节点，所述节点存储在所述节点上正被处理的样本的数据。

22.如权利要求20所述的装置，其特征在于，所述处理器用于从前到后对样本列表进行排序。

23.如权利要求20所述的装置，其特征在于，所述处理器用于沿着同一光线在不同的节点中处理样本。

24.如权利要求20所述的装置，其特征在于，所述处理器，其中每个节点仅发送所述节点的经混合样本的结果而不是所有采样样本的结果。