CN109104175A - 用于数字电路的信号选通电路及其方法 - Google Patents

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Abstract

公开了用于数字电路的信号选通电路及其方法。信号选通电路包括接收停止信号和输入信号并提供中间信号作为响应的逻辑电路、以及脉冲展宽器。当中间信号的脉冲的宽度小于第一量时，脉冲展宽器提供没有脉冲的输出信号，当中间信号的脉冲宽度大于第一量但小于第二量时，脉冲展宽器提供具有第一脉冲宽度的脉冲，该具有第一脉冲宽度的脉冲在中间信号的脉冲开始之后开始，并在之后的预定延迟处结束，当中间信号的脉冲宽度大于第二量时，脉冲展宽器提供具有第二脉冲宽度的脉冲，该具有第二脉冲宽度的脉冲在中间信号的脉冲的开始之后开始，并在中间信号的脉冲结束之后结束。

Description

用于数字电路的信号选通电路及其方法
技术领域
本公开总体涉及数字电路，更具体而言，涉及具有异步选通控制的数字电路。
背景技术
诸如微控制器(MCU)的某些数字设备支持低功率模式，该低功率模式中，设备的一部分被有效地禁用以降低功耗。用于禁用数字设备的一部分的一种方法是使该部分的某部分与其电源断开(从而降低有功功率和泄漏功率)，同时保持该部分的另一部分被供电以维持逻辑状态。例如，该数字设备可断开对所有非时序逻辑门(例如，NAND、NOR等)和时序逻辑门(例如触发器)的某些部分的供电，但保持对该触发器的另一部分的供电以保持它们的状态。这种状态保持允许该数字设备的被禁用部分从该保持状态开始快速继续操作。
通常，在从逻辑上断开供电之前，该设备的要被禁用的部分的状态必须被冻结。通常通过首先通过将提供给逻辑部分的时钟信号设置为固定的“高”或“低”状态来停止该时钟信号从而完成这种状态冻结。停止时钟通常以不会对逻辑产生无效时钟脉冲(例如，小于逻辑中使用的各种触发器所需的时间的时钟“高”或“低”时间)的方式进行。否则，逻辑的状态可能被破坏。
附图说明
通过参照所附附图，能更好地理解本发明，而且使本发明的多个特征和优点对本领域技术人员显而易见，在附图中：
图1以方框图形式示出现有技术已知的信号选通电路；
图2以框图形式示出根据本发明的实施例的信号选通电路；
图3示出图2的信号选通电路的操作的时序图；
图4以局部框图和局部示意图形式示出可用作图2的脉冲展宽器的脉冲展宽器；
图5示出图4的脉冲展宽器的操作的时序图；
图6以局部框图和局部示意图形式示出可用于图4的脉冲展宽器的延迟电路中的加速延迟电路；并且
图7示出图6的加速延迟电路的操作的时序图。
在不同附图中，相同的附图标记的使用指示相似或完全相同的项。除非另有说明，否则词“耦合”及其相关联的动词形式包括通过本领域已知的方式的直接连接和间接电连接，并且除非另有说明，否则对直接连接的任何描述也暗示使用合适形式的间接电连接的替代实施例。
具体实施方式
在一种形式中，一种用于选通输入信号的信号选通电路包括逻辑电路和脉冲展宽器。逻辑电路具有用于接收停止信号的第一输入端、用于接收输入信号的第二输入端以及用于响应于停止信号的激活而以第一预定逻辑状态提供中间信号的输出端。脉冲展宽器具有耦合到逻辑电路的输出端的输入端和用于提供输出信号的输出端。当中间信号的脉冲的宽度小于第一量时，脉冲展宽器提供没有脉冲的输出信号。当中间信号的脉冲宽度大于第一量但小于第二量时，脉冲展宽器向输出信号提供具有第一脉冲宽度的脉冲，所述具有第一脉冲宽度的脉冲在中间信号的脉冲开始之后开始并且在中间信号的脉冲开始之后的预定延迟处结束。当中间信号的脉冲宽度大于第二量时，脉冲展宽器向输出信号提供具有第二脉冲宽度的脉冲，所述具有第二脉冲宽度的脉冲在中间信号的脉冲开始之后开始并且在中间信号的脉冲结束之后结束。
在另一种形式中，一种脉冲展宽器包括选择性驱动电路、静态锁存器、亚稳态电路、动态锁存器和延迟电路。选择性驱动电路具有用于接收输入信号的输入端、用于接收控制信号的控制输入端、以及用于在控制信号有效时以与输入信号对应的逻辑状态提供输出信号并且在控制信号无效时处于高阻抗状态的输出端。静态锁存器具有耦合到选择性驱动电路的输出端的输入端、以及输出端。亚稳态滤波器具有分别耦合到静态锁存器的输入端和输出端的第一和第二输入端、以及第一和第二输出端。该亚稳态滤波器响应于至少第一输入端和第二输入端之间的预定的电压差，以互补的逻辑状态在第一输出端和第二输出端上提供信号，其它情况下以预定的逻辑状态提供信号。动态锁存器具有分别耦合到亚稳态滤波器的第一和第二输出端的第一和第二输入端、以及输出端。当亚稳态滤波器的第一和第二输出端处于互补逻辑状态时，动态锁存器在其输出端上以第一和第二逻辑状态中的对应逻辑状态提供信号，并且当亚稳态滤波器的第二和第二输出端处于预定的逻辑状态时，动态锁存器在其输出端上处于高阻抗状态。延迟电路具有耦合到动态锁存器的输出端的输入端、以及耦合到选择性驱动电路的控制输入端以提供控制信号的输出端。
在又一种形式中，一种用于选通输入信号的方法包括接收输入信号和停止信号。响应于输入信号和停止信号之间的预定逻辑操作，提供中间信号。当中间信号的脉冲的宽度小于第一量时，提供没有脉冲的输出信号。当中间信号的脉冲宽度大于第一量但小于第二量时，向输出信号提供具有第一脉冲宽度的脉冲，所述具有第一脉冲宽度的脉冲在中间信号的脉冲开始之后开始并且在中间信号的脉冲开始之后的预定延迟处结束。当中间信号的脉冲宽度大于第二量时，向输出信号提供具有第二脉冲宽度的脉冲，所述具有第二脉冲宽度的脉冲在中间信号的脉冲开始之后开始并且在中间信号的脉冲结束之后结束。
图1以方框图形式示出现有技术中已知的信号选通电路100。信号选通电路100包括触发器110和120以及与(AND)门130。触发器110是D型触发器，其具有用于接收标记为“STOP”的控制信号的D输入端、用于接收标记为“CLK_IN”的时钟信号的真实时钟输入端、以及Q输出端。触发器120是D型触发器，其具有连接到触发器110的输出端的D输入端、用于接收CLK_IN信号的互补时钟输入端、以及Q输出端。与门130具有连接到触发器120的Q输出端的低电平有效输入端、用于接收CLK_IN信号的高电平有效输入端、以及用于提供标记为“CLK_OUT”的选通时钟信号的输出端。
信号选通电路100试图通过等待CLK_IN信号的下一个下降沿来避免产生无效时钟信号，并且一旦检测到下降沿，用与门130强制使CLK_OUT信号为低。STOP(停止)信号在逻辑高电平被激活以请求CLK_OUT信号停止。由于假定STOP信号与CLK_IN和CLK_OUT信号异步，所以信号选通电路100使用触发器110和120来产生与CLK_IN信号的下降沿同步的STOP信号的版本。
虽然信号选通电路100使时钟信号的停止在不太显著的低时段期间发生同步，但它还有另一个缺点：在CLK_OUT信号实际停止之前，该设备必须等待直到STOP信号已经传播并通过两个触发器。对于使用相对低频率时钟信号(例如32kHz)的某些应用电路，信号选通电路100可显著延迟进入低功率状态，从而浪费功率。
图2以方框图形式示出根据本发明的实施例的信号选通电路200。信号选通电路200包括与门210和脉冲展宽器220。与门210具有用于接收STOP信号的低电平有效输入端、用于接收CLK_IN信号的高电平有效输入端以及用于提供标记为“X”的中间信号的输出端。脉冲展宽器220具有连接至与门210的输出端的输入端以及用于提供CLK_OUT信号的输出端。
信号选通电路200通常选通输入信号(CLK_IN)以如下提供输出信号(CLK_OUT)。没有任何显着的附加延迟，信号选通电路200首先(并且通常异步地)将输入信号选通到期望的逻辑状态。在信号选通电路200中，响应于STOP信号的激活，与门210异步地选通CLK_IN信号来以逻辑低状态提供中间信号X，并且当STOP信号在逻辑低状态无效时，在CLK_IN信号的逻辑状态下提供中间信号。在其它实施例中，可以使用例如或门来对输入信号进行选通来以逻辑高状态提供中间信号。信号选通电路200然后使用脉冲展宽器220来保证由与门210的选通操作产生的任何无效时钟脉冲被移除或展宽以形成有效时钟脉冲。
当与门210提供具有小于第一量的脉冲宽度的中间信号时，脉冲展宽器220提供没有脉冲的CLK_OUT信号，即脉冲展宽器220抑制任何短到使得脉冲展宽器220无法可靠地展宽脉冲以在其输出端产生有效的时钟脉冲的脉冲。
当与门210提供具有大于第一量但小于第二量的脉冲宽度的中间信号时，脉冲展宽器220向CLK_OUT信号提供脉冲，该脉冲在(且响应于)中间信号的脉冲开始之后开始，并在中间信号脉冲开始之后的预定延迟处结束。以这种方式，脉冲展宽器220例如通过提供足以满足时钟电路的时序要求的宽度来确保其输出端处的脉冲宽度足够长以防止任何故障。
当与门210提供具有大于第二量的脉冲宽度的中间信号时，脉冲展宽器220向CLK_OUT信号提供脉冲，该脉冲在(且响应于)中间信号的脉冲开始之后开始，并在(且响应于)中间信号的脉冲结束之后结束。
因此，信号选通电路200快速且有效地停止CLK_IN信号，而不对时钟控制逻辑产生无效时钟脉冲。在其它实施例中，信号选通电路200可以用于将除了具有相同有利效果的周期性时钟信号之外的其它类型的控制信号(诸如复位信号和控制信号)选通到对输入的控制信号的宽度敏感的电路。后者的示例包括一些模拟振荡器电路，该模拟振荡器电路可能需要其启用控制信号上的最小无效周期以保证当该模拟振荡器下次启用时的确定性启动行为。
图3示出图2的信号选通电路200的操作的时序图300。在时序图300中，横轴代表以纳秒(ns)为单位的时间，纵轴代表以伏特为单位的各种信号的幅度。时序图300示出四个关注波形，包括CLK_IN信号的波形310、STOP信号的波形320、中间信号的波形330以及CLK_OUT信号的波形340。
在所示的时序图中，CLK_IN信号是具有大约50％占空比的周期性时钟信号。在目标应用中，CLK_IN信号的低到高转变频繁地用在时钟控制逻辑电路中。波形310示出了CLK_IN信号的三个低到高转变311-313。类似地，波形320示出了STOP信号的三个从低到高的转变321-323，每个转变具有与CLK_IN信号的对应的从低到高的转变不同的偏移。注意，图3通过说明在CLK_IN信号的连续脉冲之后三次激活STOP信号来简化讨论，但在实际的实施例中，在STOP信号的连续激活之间可能会有相当长的时间段。
STOP信号的第一个低到高转变321在CLK_IN信号的相应的低到高转变311之后很短的时间内发生。与门210将中间信号X提供为非常短的脉冲331，该脉冲331的上升沿由低到高转变311触发，并且其下降沿由STOP信号的低到高转变321触发。在这种情况下，脉冲展宽器220抑制用虚线示出的CLK_OUT信号的脉冲341。因此，脉冲展宽器220直到CLK_IN信号的下一个低到高转变(假设STOP信号无效)之后才提供没有脉冲的CLK_OUT信号，因为中间信号的宽度对于脉冲展宽器220来说太短以致无法可靠地展宽到有效宽度。如本领域技术人员所理解的，由于电路脉冲展宽器220的响应时间有限，所以可能导致由脉冲展宽器220对这种脉冲的这种抑制。
与STOP信号的低到高转变321相对于CLK_IN信号的低到高转变311发生的时间量相比，STOP信号的第二个低到高转变322在CLK_IN信号的相应的低到高转变312之后以更长的时间量发生。与门210提供中间信号X作为中间持续时间的脉冲332，即脉冲332的宽度大于第一量但小于第二量。脉冲展宽器220提供CLK_OUT信号的脉冲342，其具有由低到高转变312触发的上升沿以及在该上升沿之后以一定延迟发生的下降沿。在这种情况下，脉冲展宽器220将脉冲342的高到低转变延伸来超过STOP信号的低到高转变322并且超过中间信号X的高到低转变。因此，脉冲展宽器220提供具有第二脉冲宽度的CLK_OUT信号的脉冲342，该脉冲342在(并且响应于)中间信号X的低到高转变之后开始，并且在CLK_OUT信号的脉冲342开始之后的预定延迟处结束。
与STOP信号的第二个低到高转变322相对于CLK_IN信号的低到高转变312发生的时间相比，STOP信号的第三个低到高转变323在CLK_IN信号的相应的低到高转变313之后以甚至更长的时间发生。与门210将中间信号X提供为相对较长持续时间的脉冲，即中间信号X的脉冲宽度大于第二量。脉冲343的上升沿由(并且响应于)低到高转变313触发，而下降沿由(并且响应于)STOP信号的低到高转变触发。在这种情况下，由于中间信号X的宽度足够长，即大于第二量，所以脉冲展宽器200允许STOP信号几乎立即禁用CLK_OUT信号。
因此，信号选通电路200允许STOP信号停止CLK_OUT信号的产生，同时防止可能引起电路故障的短CLK_OUT脉冲的传播，但同时允许STOP信号在STOP信号的激活之后几乎立即停止CLK_OUT脉冲，当这样做时，不会导致产生短到可能导致电路故障的脉冲。
如上所述，时序图300示出在中间信号X处生成各种持续时间的高通行(high-going)脉冲的情形。然而，根据其它实施例的信号选通电路也可以执行关于低通行脉冲(即以高到低转变开始并以低到高转变结束的脉冲)的类似功能。
图4以局部框图和局部示意图形式示出可用作图2的脉冲展宽器200的脉冲展宽器400。脉冲展宽器400通常包括选择性驱动电路410、静态锁存器420、亚稳态滤波器430、动态锁存器440、延迟电路450和输出反相器460。
选择性驱动电路410包括晶体管411-414。晶体管411是P沟道MOS晶体管，其具有连接到正电源电压端子的源极、连接到标记为“N6”的节点的栅极、以及漏极。晶体管412是P沟道MOS晶体管，其具有连接到晶体管411的漏极的源极、用于接收标记为“IN”的输入信号的栅极、以及连接到标记为“N1”的节点的漏极。晶体管413是N沟道MOS晶体管，其具有连接到节点N1的漏极、用于接收IN信号的栅极、以及源极。晶体管414是N沟道MOS晶体管，其具有连接到晶体管413的源极的漏极、连接到节点N6的栅极以及连接到地的源极。
静态锁存器420包括反相器421和422。反相器421具有连接到节点N1的输入端以及连接到标记为“N2”的节点的输出端。反相器422具有连接到节点N2的输入端以及连接到节点N1的输出端。
亚稳态滤波器430包括晶体管431-434。晶体管431是P沟道MOS晶体管，其具有连接到节点N1的源极、连接到节点N2的栅极和连接到标记为“N3”的节点的漏极。晶体管432是N沟道MOS晶体管，其具有连接到节点N3的漏极、连接到节点N2的栅极以及连接到地的源极。晶体管433是P沟道MOS晶体管，其具有连接到节点N2的源极、连接到节点N1的栅极和连接到标记为“N4”的节点的漏极。晶体管434是N沟道MOS晶体管，其具有连接到节点N4的漏极、连接到节点N1的栅极以及连接到地的源极。
动态锁存器440包括反相器441以及晶体管442和443。反相器441具有连接到节点N3的输入端、以及输出端。晶体管442是P沟道MOS晶体管，其具有连接到正电源电压端子的源极、连接到反相器441的输出端的栅极、以及连接到标记为“N5”的漏极。晶体管443是N沟道MOS晶体管，其具有连接到节点N5的漏极、连接到节点N4的栅极以及连接到地的源极。
延迟电路450包括反相器451、电阻器452、电容分压器453和迟滞反相器456。反相器451具有连接到节点N5的输入端、以及输出端。电阻器452具有连接到反相器451的输出端的第一端子、以及第二端子。电容分压器453包括电容器454和455。电容器454具有连接到正电源电压端子的第一端子和连接到电阻器452的第二端子的第二端子。电容器455具有连接到电阻器452的第二端子的第一端子、以及连接到地的第二端子。迟滞反相器456具有连接到电阻器453的第二端子的输入端以及连接到节点N6的输出端。
输出反相器460具有连接到节点N5的输入端以及用于提供标记为“OUT”的信号的输出端。
当在图2的信号选通电路200中使用脉冲展宽器400时，IN信号是中间信号X，OUT信号是CLK_OUT信号。脉冲展宽器400表现出脉冲展宽器220的上述行为，即，当IN信号的脉冲的宽度小于第一量时，提供没有脉冲的OUT信号，当IN信号的脉冲宽度大于第一量但少于第二量时，向OUT信号提供具有第一脉冲宽度的脉冲，该具有第一脉冲宽度的脉冲在IN信号的脉冲开始之后开始并且在IN信号的脉冲的开始之后的特定延迟处结束，当IN信号的脉冲宽度大于该第二量时，向OUT信号提供具有第二脉冲宽度的脉冲，该具有第二脉冲宽度的脉冲在IN信号的脉冲开始之后开始，并且在IN信号的脉冲结束之后结束。
第一量涉及脉冲展宽器的电路的响应时间和响应速度，而第二量是CLK_IN信号的周期的一部分，与用于所使用的处理技术中的电路的可靠操作的建立和保持时间的电学要求有关。
选择性驱动电路410是当IN信号为低并且节点N6上的电压也为低时选择性地将节点N1驱动为高、且当IN信号为高且节点N6上的电压也为高时选择性地将节点N1驱动为低、并在其它情况下将其输出端置于高阻抗状态的反相级。选择驱动电路410因此是反相级，但是在其它实施例中也可以是非反相的。栅极连接到节点N6的晶体管411和接收IN信号的晶体管412串联连接在正电源电压端子和节点N1之间，但是在其它实施例中，它们的顺序可以颠倒。类似地，接收IN信号的晶体管413和栅极连接到节点N6的晶体管414串联连接在节点N1和地之间，但是在其它实施例中，它们的顺序也可以颠倒。
静态锁存器420使用背靠背反相器421和422锁存并加强节点N1上的状态。静态锁存器420的输出端(即节点N1和N2)连接到亚稳态滤波器430，以防止由于在反相器421和422的开关点附近保留的节点N1和N2造成的非法逻辑状态传播到动态锁存器440。节点N3和N4驱动动态锁存器440，该动态锁存器440的状态决定脉冲展宽器400的输出状态。在节点N5处，动态锁存器440的输出端上的电压还通过延迟电路450提供反馈信号以在节点N6上产生电压。在所示实施例中，当锁存器处于其高阻抗状态时，输出反相器460的输入电容保持动态锁存器440的状态。在其它实施例中，可以为此使用明确的电容器。
延迟电路450提供决定脉冲展宽器400何时能够识别IN信号的下一个转变的适当延迟。而且，通过将所需电容分成两个电容器，例如电容器454和455，其中电容器充当电源电压的电容分压器，使得延迟电路450对电源电平上的转变较不敏感，因为迟滞反相器456的开关阈值也大致为电源电压的一半。其它实施例可以省略电容器454或455。
图5示出图4的脉冲展宽器400的操作的时序图500。在时序图500中，横轴代表以ns为单位的时间，纵轴代表以伏特为单位的各种信号的幅度。时序图500示出七个关注波形，包括IN信号的波形510、节点N1处的电压的波形520、节点N2处的电压的波形530、节点N3处的电压的波形540、节点N4处的电压的波形550、节点N5处的电压的波形560以及节点N6处的电压的波形570。时序图500还示出十个关注时间点，即时间t0、t1、t1'、t2、t3、t4、t5、t6、t7和t8。时序图500通过图示三个不同宽度的IN信号的三个激活来简化操作的描述。然而，在诸如时钟选通电路的实际实施例中，在STOP信号的连续激活期间可能会有相当长的时间段。而且，为了清楚起见，时序图500并不旨在说明由于给定技术的速度限制而导致的通过脉冲展宽器400的前向路径的相对较短的传播延迟。
首先考虑具有相对大的脉冲宽度的IN信号，例如是因为如果在信号选通电路200中使用脉冲展宽器400，则STOP信号是无效的。在脉冲展宽器400处于稳定状态的时间t0处，IN信号为低，节点N1、N3、N5和N6为高，并且节点N2和N4为低。节点N6上的高电平使得晶体管414导通，使得在时间t1处IN信号的低到高转变导致选择性驱动电路410将节点N1驱动为低。响应于节点N1变低，反相器421将节点N2驱动为高，并且反相器422将高电压反转以加强节点N1上的低电压。由于选择性驱动电路410通过晶体管413和414将节点N1快速放电到地并且反相器421快速反转低电压以将节点N2驱动为高，亚稳态滤波器430在此后不久使节点N3处于逻辑低并且使节点N4处于逻辑高。这些电压使得晶体管442不导通并且晶体管443导通，并且因此动态锁存器440将节点N5驱动为低。然而，延迟电路450延迟节点N6的下降沿直到时间t1'。在t1'的N6的下降沿禁用晶体管414，但不是在静态锁存器420捕获节点N1上的低电平并且通过反相器422加强它之前。在时间t2，IN信号返回到逻辑低，导致节点N1、N3、N5和(在延迟之后)N6再次变高，而节点N2和N4变低。在这种情况下，IN信号的脉冲宽度是时间t1与t2之间的时间段，并且其超过了t1与t1'之间的时间。因此，对于比从t1到t1'的时间更长的脉冲宽度，脉冲展宽器400向OUT信号提供脉冲，该脉冲在(并且响应于)IN信号的所述脉冲的开始之后开始，并且在(并且响应于)IN信号的脉冲结束之后结束。
接下来，考虑IN信号具有较短脉冲宽度的情况，例如是因为如果在信号选通电路中使用脉冲展宽器400，则STOP信号在IN信号的低到高转变之后变为激活，但在小于从t1到t1'的时间的时间段内。因此，例如，IN信号在t3处变高，然后在t4处变低。
在时间t3之前，IN信号为低，节点N1、N3、N5和N6为高，并且节点N2和N4为低。节点N6上的高电平使得晶体管414导通，使得在时间t3处IN信号的低到高转变导致选择性驱动电路410将节点N1驱动为低。响应于节点N1变低，节点N2和N4变高，节点N3和N5变低。然而，由于延迟电路450的延迟，节点N6直到时间t5才变低，这发生在时间t4处的IN信号的高到低转变之后。在节点N6变低之前，选择性驱动电路410未被配置为响应于在时间t4处IN信号的变低而将节点N1驱动为高。因此，在时间t4处IN信号的高到低转变的传播被延迟直到节点N6的下降沿之后，节点N6的下降沿本身出现在IN信号的上升沿之后的延迟时间之后。延迟时间主要由反相器451的驱动强度、电阻器452和电容器454、455的值以及迟滞缓冲器456的阈值确定。因此，对于比从t3到t5的时间短但比某一更小量长的脉冲宽度，脉冲展宽器400向OUT信号提供脉冲，该脉冲在(并且响应于)IN信号的所述脉冲的开始之后开始，并且在IN信号的脉冲开始之后的预定延迟处结束。
最后，考虑IN信号具有甚至更短的脉冲宽度的情况，例如由于如果在信号选通电路200中使用了脉冲展宽器400，则STOP信号几乎立即在IN信号的低到高转变之后变为激活。在这种情况下，IN信号在t6处变高，然后几乎立即变低。响应于IN信号的低到高转变，选择性驱动电路410开始将节点N1驱动至低。然而，正好在时间t6之后的IN信号的下降沿导致选择性驱动电路410停止驱动N1节点，使得N1节点处于非常接近反相器421的开关阈值的电压，该电压由在时间t6和t7之间的N1信号的中间电平表示。这进而使得节点N2处的反相器421的输出非常接近反相器422的开关阈值，也导致选择性驱动电路410在节点N1处的输出非常接近反相器421的开关阈值。这样，可以认为静态锁存器420在时间t6和t7之间处于亚稳态。亚稳态滤波器430通过检测到节点N1和N2处于几乎相等的电压来识别该亚稳态，导致亚稳态滤波器430将节点N3和N4两者驱动为逻辑低状态。节点N3和N4上的逻辑低电压保持晶体管442和443两者不导通，并且因此节点N5不被驱动为任何逻辑状态。由于是高阻抗节点，因此节点N5在此期间保持其电压。静态锁存器420保持在亚稳态直到t7，此时，其解析为N1低和N2高。此时，亚稳态滤波器430将静态锁存器420的新状态传播到动态锁存器440，导致节点N5在时间t7改变状态。
以上描述的图5示出了响应于高通行脉冲(即以低到高转变开始并以高到低转变结束的脉冲)的脉冲展宽器400的操作。脉冲展宽器400还为低通行脉冲(即以高到低转变开始并以低到高转变结束的脉冲)提供类似的互补操作。换言之，根据上述的一般原理，脉冲展宽器400或者拒绝或者展宽高通行脉冲和低通行脉冲两者。
如图4所示，当电容器454和455上的电压达到迟滞反相器456的开关阈值(大约电源电压的一半)时，延迟电路450生成触发在节点N6处生成其输出电压的RC延迟。在迟滞反相器456改变逻辑状态之后，取决于输入信号的极性，电容器上的电压继续朝着电源或地电位斜变。一旦电容器上的电压已经基本达到电源或地电位，则延迟电路450准备对与脉冲展宽器的输入脉冲相关联的下一个延迟周期进行计时。然而，如果如上所述在延迟电路的电容器电压仍朝向电源或地斜变时出现输入脉冲，则延迟电路不产生正确的延迟，并且脉冲展宽器可能无法正确地限制其输出脉冲宽度。为了解决这个潜在的问题，脉冲展宽器可以使用两个特殊延迟电路的级联，这两个特殊延迟电路在这里被称为加速延迟电路，每个加速延迟电路具有加速特征以在每个加速延迟电路的输出反相器跳变之后加速斜变速率。现在将描述级联的加速延迟电路之一的实施例。
图6以局部框图和局部示意图形式示出可用于图4的脉冲展宽器400的延迟电路450中的加速延迟电路600。加速延迟电路600通常包括反相器610、电阻器-电容器(RC)网络620、反相器630和反馈电路640。反相器610具有用于接收标记为“I”的输入信号的输入端、以及输出端。RC网络620包括电阻器622和电容器624。其它实施例可以将电容分压器替换为电容器624，类似于图4中所示的电容器454和455。电阻器622具有连接到反相器610的输出端的第一端子、以及第二端子。电容器624具有连接到电阻器622的第二端子的第一端子、以及连接到地的第二端子。反相器630具有连接到电阻器622的第二端子的输入端、以及用于提供标记为“O”的输出信号的第二端子。反馈电路640包括晶体管642、644、646和648。晶体管642是具有连接到正电源电压端子的源极、用于接收I信号的栅极、以及漏极的P沟道MOS晶体管。晶体管644是具有连接到晶体管642的漏极的源极、用于接收O信号的栅极、以及连接到电阻器622的第二端子的漏极的P沟道MOS晶体管。晶体管646是具有连接到电阻器622的第二端子的漏极、用于接收O信号的栅极、以及源极的N沟道MOS晶体管。晶体管648是具有连接到晶体管646的源极的漏极、用于接收I信号的栅极以及连接到地的源极的N沟道MOS晶体管。
加速延迟电路600类似于脉冲展宽器400中的延迟电路450，但包括反馈电路640，该反馈电路640将电容器624上的电压快速地拉到正电源端子，或者一旦反相器630触发就接地。
图7示出图6的加速延迟电路600的操作的时序图700。在时序图700中，横轴代表以ns为单位的时间，纵轴代表以伏特为单位的幅度。时序图700示出电容器624的第一端子上的电压相对于地的波形710。时序图700还示出关注的五个时间点t1、t2、t3、t4和t5以及两个关注的电压VDD和VDD/2。波形710始于电容器624完全放电在约0伏。响应于I信号的高到低转变，反相器610根据主要由电阻器622和电容器624的值确定的RC时间常数使电容器624的第一端子上的电压斜升。然而，当在时间t1电容器624的第一端子的电压达到VDD/2时，反相器630的输出变低，并且反馈电路640通过晶体管642和644将电容器622的第一端子迅速拉升至VDD，因此，由于晶体管642和644的相对较高的驱动能力，在时间t2处电容器624的第一端子上的电压迅速达到VDD。
响应于在时间t3附近I信号的低到高转变，反相器610根据主要由电阻器622和电容器624的值确定的RC时间常数使电容器624的第一端子上的电压下降。然而，当在时间t4该电压达到VDD/2时，反相器630的输出变高，并且反馈电路640通过晶体管646和648将电容器622的第一端子迅速拉至地，并且由于晶体管646和648的相对较高的驱动能力，电容器624的第一端子上的电压在时刻t5迅速达到地。
如果这些加速延迟电路中的两个级联以形成脉冲展宽器400中的反馈电路，则它们实现期望的总延迟，其中每个加速延迟电路实现所需总延迟的大约一半。第二级联加速延迟电路的延迟提供供第一加速延迟电路根据情况将其电容器电压稳定到电源电压或接地所需的时间，从而准备好对与脉冲展宽器的下一个输入脉冲相关的延迟进行计时。由于级联两个延迟电路，每个延迟电路都具有加速特性，所以脉冲展宽器确保其输出端处足够大的脉冲宽度，而不管输入脉冲之间的时间如何。
以上公开的主题旨在被认为是说明性而不是限制性的，并且所附权利要求旨在覆盖落入权利要求书的真实范围中的所有此类修改、加强以及其它实施例。例如，脉冲展宽器可以使用常规的延迟电路或避免脉冲过早出现的问题的特殊的加速延迟电路。提供给选择性驱动电路410和反馈电路640中的晶体管的上拉和下拉对的栅极的信号的顺序也可以颠倒。而且，用于在信号选通电路200中形成中间信号的逻辑电路可以响应于使用适当的逻辑门的STOP信号的激活而将输出设置为逻辑低或逻辑高。虽然信号选通逻辑是按照周期性时钟选通电路来描述的，但它可以用于选通其它类似的信号。而且，脉冲展宽器本身可以用于其它类型的电路。
因此，为了获得法律允许的最大范围，本发明的范围将由所附权利要求和它们的等价物所允许的最宽泛解释来确定，而且不应当受以上详细描述约束或限制。

Claims (20)

1.一种用于选通输入信号的信号选通电路，包括：
逻辑电路，该逻辑电路具有用于接收停止信号的第一输入端、用于接收输入信号的第二输入端以及用于响应于所述停止信号的激活而以第一预定逻辑状态提供中间信号的输出端；以及
脉冲展宽器，该脉冲展宽器具有耦合到所述逻辑电路的所述输出端的输入端以及用于提供输出信号的输出端，其中，所述脉冲展宽器：
在所述中间信号的脉冲的宽度小于第一量时，提供没有脉冲的所述输出信号；
当所述中间信号的脉冲宽度大于所述第一量但小于第二量时，向所述输出信号提供具有第一脉冲宽度的脉冲，所述具有第一脉冲宽度的脉冲在所述中间信号的所述脉冲开始之后开始，并且在所述中间信号的所述脉冲的所述开始之后的预定延迟处结束；并且
当所述中间信号的脉冲宽度大于所述第二量时，向所述输出信号提供具有第二脉冲宽度的脉冲，所述具有第二脉冲宽度的脉冲在所述中间信号的所述脉冲的所述开始之后开始并且在所述中间信号的所述脉冲的结束之后结束。
2.如权利要求1所述的信号选通电路，其特征在于，所述脉冲展宽器包括：
选择性驱动电路，该选择性驱动电路具有用于接收所述中间信号的输入端、用于接收控制信号的控制输入端、以及用于在所述控制信号有效时以与所述输入端对应的逻辑状态提供输出信号并且在所述控制信号无效时处于高阻抗状态的输出端；
静态锁存器，该静态锁存器具有耦合到所述选择性驱动电路的所述输出端的输入端、以及输出端；
亚稳态滤波器，该亚稳态滤波器具有分别耦合到所述静态锁存器的所述输入端和输出端的第一输入端和第二输入端、以及第一输出端和第二输出端，其中，所述亚稳态滤波器响应于至少所述第一输入端与所述第二输入端之间的预定的电压差来以互补逻辑状态在所述第一输出端和所述第二输出端上提供信号，并在其它情况下以第二预定逻辑状态在所述第一输出端和所述第二输出端上提供信号；
动态锁存器，该动态锁存器具有分别耦合到所述亚稳态滤波器的所述第一输出端和所述第二输出端的第一输入端和第二输入端、以及输出端，其中，当所述亚稳态滤波器的所述第一输出端和所述第二输出端处于所述互补逻辑状态时，所述动态锁存器以第一逻辑状态和第二逻辑状态中对应的逻辑状态在该动态锁存器的所述输出端上提供信号，并且当所述亚稳态滤波器的所述第一输出端和所述第二输出端处于所述第二预定逻辑状态时，所述动态锁存器以所述高阻抗状态在该动态锁存器的所述输出端上提供信号；以及
延迟电路，该延迟电路具有耦合到所述动态锁存器的所述输出端的输入端、以及耦合到所述选择性驱动电路的所述控制输入端以提供所述控制信号的输出端。
3.如权利要求2所述的信号选通电路，其特征在于，所述选择性驱动电路包括：
第一对晶体管，该第一对晶体管耦合在第一电源电压端子与所述选择驱动电路的所述输出端之间，其中所述第一对晶体管包括具有用于接收所述控制信号的控制电极的第一晶体管、以及与所述第一晶体管串联的第二晶体管，该第二晶体管具有用于接收所述输入信号的控制电极；以及
第二对晶体管，该第二对晶体管耦合在所述选择性驱动电路的所述输出端与第二电源电压端子之间，其中所述第二对晶体管包括具有用于接收所述输入信号的控制电极的第三晶体管、以及与所述第三晶体管串联的第四晶体管，该第四晶体管具有用于接收所述控制信号的控制电极。
4.如权利要求3所述的信号选通电路，其特征在于，所述第一电源电压端子相对于所述第二电源电压端子提供正电源电压，所述第一晶体管和所述第二晶体管包括P沟道金属氧化物半导体(MOS)晶体管，并且所述第三晶体管和所述第四晶体管包括N沟道MOS晶体管。
5.如权利要求2所述的信号选通电路，其特征在于，所述静态锁存器包括：
第一反相器，该第一反相器具有耦合到所述静态锁存器的所述输入端的输入端、以及耦合到所述静态锁存器的所述输出端的输出端；以及
第二反相器，该第二反相器具有耦合到所述静态锁存器的所述输出端的输入端、以及耦合到所述静态锁存器的所述输入端的输出端。
6.如权利要求2所述的信号选通电路，其特征在于，所述亚稳态滤波器包括：
第一晶体管，该第一晶体管具有耦合到所述亚稳态滤波器的所述第一输入端的第一电流电极、耦合到所述亚稳态滤波器的所述第二输入端的控制电极、以及耦合到所述亚稳态滤波器的所述第一输出端的第二电流电极；
第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、耦合到所述亚稳态滤波器的所述第二输入端的控制电极、以及耦合到第二电源电压端子的第二电流电极；
第三晶体管，该第三晶体管具有耦合到所述亚稳态滤波器的所述第二输入端的第一电流电极、耦合到所述亚稳态滤波器的所述第一输入端的控制电极、以及耦合到所述亚稳态滤波器的所述第二输出端的第二电流电极；以及
第四晶体管，该第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述亚稳态滤波器的所述第一输入端的控制电极、以及耦合到所述第二电源电压端子的第二电流电极。
7.如权利要求6所述的信号选通电路，其特征在于，所述第一晶体管和所述第三晶体管包括P沟道MOS晶体管，并且所述第二晶体管和所述第四晶体管包括N沟道MOS晶体管。
8.如权利要求2所述的信号选通电路，其特征在于，所述动态锁存器包括：
反相器，该反相器具有耦合到所述亚稳态滤波器的所述第一输出端的输入端、以及输出端；
第一晶体管，该第一晶体管具有耦合到第一电源电压端子的第一电流电极、耦合到所述反相器的所述输出端的控制电极、以及耦合到所述动态锁存器的输出端的第二电流电极；以及
第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、耦合到所述亚稳态滤波器的所述第二输出端的控制电极、以及耦合到第二电源电压端子的第二电流电极。
9.如权利要求2所述的信号选通电路，其特征在于，所述延迟电路包括至少一个加速延迟电路，每个加速延迟电路包括：
第一反相器，该第一反相器具有耦合到所述动态锁存器的所述输出端的输入端、以及输出端；
RC网络，该RC网络具有耦合到所述第一反相器的所述输出端的输入端、以及输出端；
第二反相器，该第二反相器具有耦合到所述RC网络的所述输出端的输入端、以及输出端；
第一对晶体管，该第一对晶体管耦合在第一电源电压端子与所述第二反相器的所述输入端之间，其中所述第一对晶体管包括具有用于接收所述输入信号的控制电极的第一晶体管、以及与所述第一晶体管串联的第二晶体管，该第二晶体管具有耦合到所述第二反相器的所述输出端的控制电极；以及
第二对晶体管，该第二对晶体管耦合在所述第二反相器的所述输入端与第二电源电压端子之间，其中所述第二对晶体管包括耦合到所述第二反相器的所述输出端的控制电极的第三晶体管、以及与所述第三晶体管串联的第四晶体管，该第四晶体管具有用于接收所述输入信号的控制电极。
10.一种脉冲展宽器，包括：
选择性驱动电路，该选择性驱动电路具有用于接收输入信号的输入端、用于接收控制信号的控制输入端、以及输出端，该输出端用于在所述控制信号有效时以与所述输入信号对应的逻辑状态提供输出信号，并且在所述控制信号无效时处于高阻抗状态；
静态锁存器，该静态锁存器具有耦合到所述选择性驱动电路的所述输出端的输入端、以及输出端；
亚稳态滤波器，该亚稳态滤波器具有分别耦合到所述静态锁存器的所述输入端和输出端的第一输入端和第二输入端、以及第一输出端和第二输出端，其中，所述亚稳态滤波器响应于至少所述第一输入端与所述第二输入端之间的预定的电压差来以互补逻辑状态在所述第一输出端和所述第二输出端上提供信号，并在其它情况下以预定逻辑状态在所述第一输出端和所述第二输出端上提供信号；
动态锁存器，该动态锁存器具有分别耦合到所述亚稳态滤波器的所述第一输出端和所述第二输出端的第一输入端和第二输入端、以及输出端，其中，当所述亚稳态滤波器的所述第一输出端和所述第二输出端处于所述互补逻辑状态时，所述动态锁存器以第一逻辑状态和第二逻辑状态中对应的逻辑状态在该动态锁存器的所述输出端上提供信号，并且当所述亚稳态滤波器的所述第一输出端和所述第二输出端处于所述预定逻辑状态时，所述动态锁存器以所述高阻抗状态在该动态锁存器的所述输出端上提供信号；以及
延迟电路，该延迟电路具有耦合到所述动态锁存器的所述输出端的输入端、以及耦合到所述选择性驱动电路的所述控制输入端以提供所述控制信号的输出端。
11.如权利要求10所述的脉冲展宽器，其特征在于，所述选择性驱动电路包括：
第一对晶体管，该第一对晶体管耦合在第一电源电压端子与所述选择驱动电路的所述输出端之间，其中所述第一对晶体管包括具有用于接收所述控制信号的控制电极的第一晶体管、以及与所述第一晶体管串联的第二晶体管，该第二晶体管具有用于接收所述输入信号的控制电极；以及
第二对晶体管，该第二对晶体管耦合在所述选择性驱动电路的所述输出端与第二电源电压端子之间，其中所述第二对晶体管包括具有用于接收所述输入信号的控制电极的第三晶体管、以及与所述第三晶体管串联的第四晶体管，该第四晶体管具有用于接收所述控制信号的控制电极。
12.如权利要求11所述的脉冲展宽器，其特征在于，所述第一电源电压端子相对于所述第二电源电压端子提供正电源电压，所述第一晶体管和所述第二晶体管包括P沟道金属氧化物半导体(MOS)晶体管，并且所述第三晶体管和所述第四晶体管包括N沟道MOS晶体管。
13.如权利要求10所述的脉冲展宽器，其特征在于，所述静态锁存器包括：
第一反相器，该第一反相器具有耦合到所述静态锁存器的所述输入端的输入端、以及耦合到所述静态锁存器的所述输出端的输出端；以及
第二反相器，该第二反相器具有耦合到所述静态锁存器的所述输出端的输入端、以及耦合到所述静态锁存器的所述输入端的输出端。
14.如权利要求10所述的脉冲展宽器，其特征在于，所述亚稳态滤波器包括：
第一晶体管，该第一晶体管具有耦合到所述亚稳态滤波器的所述第一输入端的第一电流电极、耦合到所述亚稳态滤波器的所述第二输入端的控制电极、以及耦合到所述亚稳态滤波器的所述第一输出端的第二电流电极；
第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、耦合到所述亚稳态滤波器的所述第二输入端的控制电极、以及耦合到电源电压端子的第二电流电极；
第三晶体管，该第三晶体管具有耦合到所述亚稳态滤波器的所述第二输入端的第一电流电极、耦合到所述亚稳态滤波器的所述第一输入端的控制电极、以及耦合到所述亚稳态滤波器的所述第二输出端的第二电流电极；以及
第四晶体管，该第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述亚稳态滤波器的所述第一输入端的控制电极、以及耦合到所述电源电压端子的第二电流电极。
15.如权利要求14所述的脉冲展宽器，其特征在于，所述第一晶体管和所述第三晶体管包括P沟道MOS晶体管，并且所述第二晶体管和所述第四晶体管包括N沟道MOS晶体管。
16.如权利要求10所述的脉冲展宽器，其特征在于，所述动态锁存器包括：
反相器，该反相器具有耦合到所述亚稳态滤波器的所述第一输出端的输入端、以及输出端；
第一晶体管，该第一晶体管具有耦合到第一电源电压端子的第一电流电极、耦合到所述反相器的所述输出端的控制电极、以及耦合到所述动态锁存器的输出端的第二电流电极；以及
第二晶体管，该第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、耦合到所述亚稳态滤波器的所述第二输出端的控制电极、以及耦合到第二电源电压端子的第二电流电极。
17.如权利要求10所述的脉冲展宽器，其特征在于，所述延迟电路包括至少一个加速延迟电路，每个加速延迟电路包括：
第一反相器，该第一反相器具有耦合到所述动态锁存器的所述输出端的输入端、以及输出端；
RC网络，该RC网络具有耦合到所述第一反相器的所述输出端的输入端、以及输出端；
第二反相器，该第二反相器具有耦合到所述RC网络的所述输出端的输入端、以及输出端；
第一对晶体管，该第一对晶体管耦合在第一电源电压端子与所述第二反相器的所述输入端之间，其中所述第一对晶体管包括具有用于接收所述输入信号的控制电极的第一晶体管、以及与所述第一晶体管串联的第二晶体管，该第二晶体管具有耦合到所述第二反相器的所述输出端的控制电极；以及
第二对晶体管，该第二对晶体管耦合在所述第二反相器的所述输入端与第二电源电压端子之间，其中所述第二对晶体管包括耦合到所述第二反相器的所述输出端的控制电极的第三晶体管、以及与所述第三晶体管串联的第四晶体管，该第四晶体管具有用于接收所述输入信号的控制电极。
18.一种用于选通输入信号的方法，包括：
接收所述输入信号；
接收停止信号；
响应于所述输入信号与所述停止信号之间的预定逻辑操作来提供中间信号；
在所述中间信号的脉冲的宽度小于第一量时，提供没有脉冲的输出信号；
当所述中间信号的脉冲宽度大于所述第一量但小于第二量时，向所述输出信号提供具有第一脉冲宽度的脉冲，所述具有第一脉冲宽度的脉冲在所述中间信号的所述脉冲开始之后开始，并且在所述中间信号的所述脉冲的所述开始之后的预定延迟处结束；并且
当所述中间信号的脉冲宽度大于所述第二量时，向所述输出信号提供具有第二脉冲宽度的脉冲，所述具有第二脉冲宽度的脉冲在所述中间信号的所述脉冲的所述开始之后开始并且在所述中间信号的所述脉冲的结束之后结束。
19.如权利要求18所述的方法，其特征在于，所述提供所述中间信号包括：
响应于所述输入信号与所述停止信号之间的逻辑与操作来提供所述中间信号。
20.如权利要求18所述的方法，其特征在于，提供所述输出信号包括：
响应于控制信号来选择性地使所述中间信号反相以提供选择性反相信号；
静态地锁存所述选择性反相信号来提供静态锁存信号；
使用亚稳态滤波器对所述选择性反相信号和所述静态锁存信号进行滤波，以响应于至少所述选择性反相信号与所述静态锁存信号之间的预定的电压差以互补逻辑状态提供第一输出和第二输出，并在其它情况下以预定的逻辑状态提供第一输出和第二输出；
动态地锁存所述第一输出和所述第二输出以提供所述输出信号；以及
延迟所述输出信号来形成所述控制信号。
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