CN109102830B - 半导体存储器设备、存储器模块和包括其的系统 - Google Patents

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Abstract

本发明提供一种半导体存储器设备，其可以包括第一存储器设备和第二存储器设备，并且可以执行各种操作模式。在第一操作模式中，第一存储器设备和第二存储器设备可以独立地执行写入操作和读取操作。在第二操作模式中，第一存储器设备可以执行写入操作和读取操作并且第二存储器设备可以执行写入操作。在第三操作模式中，第二存储器设备可以执行写入操作和读取操作。

Description

半导体存储器设备、存储器模块和包括其的系统
相关申请的交叉引用
本申请要求于2017年6月20日向韩国知识产权局提交的申请号为10-2017-0077692的韩国专利申请的优先权，其整体通过引用并入本文。
技术领域
各个实施例总体涉及一种半导体技术，并且更特别地，涉及一种半导体存储器设备、存储器模块以及系统。
背景技术
一般的计算机系统可以包括处理器和存储器。处理器和存储器可以被安装到包括信号传输线的主板上并且可以执行数据通信。多个存储器设备可以以模块类型被配置并且被安装到主板上。当存储器被用于诸如服务器的系统中时，存储器可以采用镜像模式以提高服务器的可靠性。在服务器中，由于系统应当被稳定地管理，因此操作可靠性被认为是非常重要的因素。作为用于提高服务器可靠性的RAS(可靠性、可用性和可服务性)特征中的一个，镜像模式是确保可靠性所需的必要操作中的一个。通常，为了执行镜像模式，由于应当在处理器和存储器之间使用附加通道或附加接口芯片，因此配置系统的成本不可避免地增加。并且，由于当执行镜像模式时，不能同时执行RAS特征中的另一种操作模式，因此存在限制。
发明内容
在实施例中，可以提供一种半导体存储器设备。半导体存储器设备可以包括第一存储器设备。半导体存储器设备可以包括第二存储器设备。在第一操作模式中，第一存储器设备和第二存储器设备可以独立地执行写入操作和读取操作。第一存储器设备可以执行写入操作和读取操作。在第二操作模式中，第二存储器设备可以利用第一存储器设备执行写入操作。在第三操作模式中，第二存储器设备可以代替第一存储器设备执行写入操作和读取操作。
在实施例中，可以提供一种系统。系统可以包括具有第一存储器设备和第二存储器设备的半导体存储器设备。系统可以包括可操作以访问半导体存储器设备以执行数据输入/输出操作的外部设备。在第一操作模式中半导体存储器设备可以通过第一存储器设备利用外部设备执行数据输入/输出操作。在第二操作模式中半导体存储器设备可以通过第一存储器设备和第二存储器设备利用外部设备执行数据输入/输出操作。在第三操作模式中半导体存储器设备可以通过第二存储器设备利用外部设备执行数据输入/输出操作。
在实施例中，可以提供一种半导体存储器设备。半导体存储器设备可以包括第一存储器设备。半导体存储器设备可以包括第二存储器设备。第一存储器设备可以包括第一命令电路，其基于命令信号和第一芯片选择信号来激活第一存储器设备以允许第一存储器设备执行数据输入/输出操作。第二存储器设备可以包括第二命令电路，其基于命令信号、第一芯片选择信号和第二芯片选择信号来激活第二存储器设备以允许第二存储器设备执行数据输入/输出操作。
附图说明
图1是示出根据实施例的系统配置示例的代表示图。
图2是示出根据实施例的半导体存储器设备配置示例的代表的示图。
图3A是示出图2所示的第二命令电路配置示例的代表的示图。
图3B是示出图2所示的第一命令电路配置示例的代表的示图。
图4A是示出图3A所示的芯片选择信号发生器配置示例的代表的示图。
图4B是示出图3B所示的芯片选择信号发生器配置示例的代表的示图。
图5A是示出图2所示的第二数据电路配置示例的代表的示图。
图5B是示出图2所示的第一数据电路配置示例的代表的示图。
具体实施方式
在下文中，以下将通过实施例的各种示例参照附图描述能够执行各种操作模式的半导体存储器设备、存储器模块和包括其的系统。
图1是示出根据实施例的系统1的示例性配置的代表的示图。参照图1，系统1可以包括存储器模块110和外部设备120。存储器模块110可以利用外部设备120执行数据输入和输出(输入/输出)操作。存储器模块110可以包括用于利用外部设备120执行数据输入/输出操作的至少一个半导体存储器设备。虽然在图1中示出存储器模块110包括四个半导体存储器设备101、102、103和104，但是其并不旨在限制半导体存储器设备的数量。半导体存储器设备101、102、103和104可以被安装到模块基板111，并且可以通过形成在模块基板111中的模块引脚112和信号线(未示出)与外部设备120电联接。半导体存储器设备101、102、103和104中的每一个可以通过形成独立的存储列(rank)或通道来与外部设备120通信，或者至少两个半导体器设备可以通过形成一个存储列或通道来与外部设备120通信。
外部设备120可以通过与存储器模块110通信来执行数据输入/输出操作。外部设备120可以通过访问半导体存储器设备101、102、103和104来执行数据输入/输出操作。外部设备120可以是用于控制存储器模块110和半导体存储器设备101、102、103和104的主机设备。主机设备可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器(DSP)或存储器控制器。进一步地，主机设备可以通过组合诸如应用处理器(AP)的具有各种功能的处理器芯片被实现为片上系统的形式。外部设备120可以是测试设备。外部设备120可以通过向存储器模块110提供各种信号来利用存储器模块110执行数据输入/输出操作。外部设备120可以将命令信号CA、地址信号、时钟信号CLK、芯片选择信号CS和数据DQ传输到存储器模块110，并且可以接收从存储器模块110输出的数据DQ。在实施例中，命令信号和地址信号可以被传输作为一个信号，并且在本说明书中，一个信号可以被称为命令信号CA。外部设备120可以通过多个通道与存储器模块110联接。外部设备120可以通过多个总线将命令信号CA、时钟信号CLK、芯片选择信号CS和数据DQ传输到存储器模块110或者从存储器模块110接收数据DQ。传输命令信号CA、时钟信号CLK和芯片选择信号CS的总线可以是单向通信总线，传输数据DQ的总线可以是双向通信总线。
参照图1，半导体存储器设备101、102、103和104中的每一个可以包括至少两个存储器设备。存储器设备中的每一个可以包括易失性存储器设备或非易失性存储器设备。易失性存储器设备可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，并且非易失性存储器设备可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、闪速存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电RAM)。通过代表性地描述半导体存储器设备101，半导体存储器设备101可以包括第一存储器设备IM和第二存储器设备DM。第一存储器设备IM可以是独立的存储器设备，并且第二存储器设备DM可以是从属的存储器设备。半导体存储器设备101可以执行各种操作模式。例如，半导体存储器设备101可以执行第一操作模式、第二操作模式和第三操作模式。第一操作模式可以是正常操作模式。在第一操作模式中，第一存储器设备IM和第二存储器设备DM中的每一个可以独立地执行数据输入/输出操作。在第一操作模式中外部设备120可以单独(individually)访问第一存储器设备IM和第二存储器设备DM。第二操作模式可以是镜像模式。在第二操作模式中，第一存储器设备IM可以独立地执行数据输入/输出操作，并且第二存储器设备DM可以不独立地执行数据输入/输出操作并且可以执行第一存储器设备IM的镜像操作。第二存储器设备DM可以用作第一存储器设备IM的镜像存储器设备。镜像操作是用于提高半导体存储器设备101的操作可靠性的操作。例如，第二存储器设备DM可以存储与存储在第一存储器设备IM中的数据相同的数据。为在第一存储器设备IM中发生意外错误并因此正确数据未被存储的情况做准备，第二存储器设备DM可以预先存储相同的数据。第三操作模式可以是备用模式。在第一存储器设备IM中发生无法通过冗余装置和ECC(错误检查和校正)装置修复的错误的情况下，半导体存储器设备101可以以第三操作模式操作。在第三操作模式中，第二存储器设备DM可以用作第一存储器设备IM的备用存储器设备。在第三操作模式中，第二存储器设备DM可以代替第一存储器设备IM利用外部设备120执行数据输入/输出操作。
其中数据从外部设备120被传输到半导体存储器设备101并被存储在其中的数据输入操作可以是写入操作，并且可以以混合方式使用具有基本上相同含义的数据输入操作和写入操作。其中存储在半导体存储器设备101中的数据被传输到外部设备120的数据输出操作可以是读取操作，并且可以以混合方式使用具有基本上相同含义的数据输出操作和读取操作。外部设备120可以提供芯片选择信号CS以访问半导体存储器设备101。作为能够激活半导体存储器设备101的存储器设备的信号的芯片选择信号CS可以是从外部设备120提供给半导体存储器设备101的信号。为了执行写入操作，外部设备120可以将命令信号CA和数据DQ提供给半导体存储器设备101。为了执行读取操作，外部设备120可以将命令信号CA提供给半导体存储器设备101，并且可以接收从半导体存储器设备101输出的数据DQ。外部设备120可以提供包括与半导体存储器设备101的各种操作模式有关的信息的命令信号CA以设置各种操作模式。命令信号CA可以包括关于第一操作模式至第三操作模式的信息。当接收到包括关于第一操作模式的信息的命令信号CA时，半导体存储器设备101可以执行正常模式，当接收到包括关于第二操作模式的信息的命令信号CA时，半导体存储器设备101可以执行镜像模式，并且当接收到包括关于第三操作模式的信息的命令信号CA时，半导体存储器设备101可以执行备用模式。
图2是示出根据实施例的半导体存储器设备200的示例性配置的代表的示图。半导体存储器设备200可以被应用为图1所示的半导体存储器设备101、102、103和104中的每一个。在图2中，半导体存储器设备200可以包括第一存储器设备210和第二存储器设备220。第一存储器设备210可以用作图1所示的第一存储器设备IM，并且第二存储器设备220可以用作图1所示的第二存储器设备DM。半导体存储器设备200可以通过由图1所示的外部设备120访问来执行数据输入/输出操作。为了执行数据输入/输出操作，半导体存储器设备200可以从外部设备120接收命令信号CA和芯片选择信号CS，并且可以从外部设备120接收数据DQ或者将数据DQ输出到外部设备120。第一存储器设备210和第二存储器设备220可以共同接收命令信号CA和数据DQ。
半导体存储器设备200可以以各种操作模式操作。半导体存储器设备200可以基于命令信号CA来执行第一操作模式、第二操作模式和第三操作模式。外部设备120可以将第一芯片选择信号CS1和第二芯片选择信号CS2提供给半导体存储器设备200。第一存储器设备210和第二存储器设备220可以形成彼此独立的存储列或通道。第一芯片选择信号CS1可以是由外部设备120提供给半导体存储器设备200以访问第一存储列或通道的芯片选择信号，并且第二芯片选择信号CS2可以是由外部设备120提供给半导体存储器设备200以访问第二存储列或通道的芯片选择信号。
半导体存储器设备200可以基于命令信号CA来执行第一操作模式至第三操作模式。在第一操作模式中，第一存储器设备210和第二存储器设备220可以彼此独立地配置存储列或通道，并且可以独立地执行写入操作和读取操作。外部设备120可以提供第一芯片选择信号CS1以利用第一存储器设备210执行数据输入/输出操作，并且可以提供第二芯片选择信号CS2以利用第二存储器设备220执行数据输入/输出操作。在第二操作模式中，第一存储器设备210可以利用外部设备120执行写入操作和读取操作，并且第二存储器设备220可以利用外部设备120执行写入操作。在第二操作模式中，第二存储器设备220可以不利用外部设备120执行读取操作。在第二操作模式中，外部设备120可以仅访问第一存储器设备210，并且可以仅提供第一芯片选择信号CS1。在第二操作模式中，外部设备120可以不提供第二芯片选择信号CS2。在第二操作模式中，即使外部设备120仅访问第一存储器设备210，半导体存储器设备200也使第二存储器设备220利用第一存储器设备210执行写入操作。在第三操作模式中，第二存储器设备220可以利用外部设备120执行写入操作和读取操作。在第三操作模式中，第二存储器设备220可以代替第一存储器设备210执行写入操作和读取操作。在第三操作模式中，外部设备120可以仅访问第一存储器设备210，并且可以仅提供第一芯片选择信号CS1。在第三操作模式中，外部设备120可以不提供第二芯片选择信号CS2。在第三操作模式中，即使外部设备120访问第一存储器设备210，半导体存储器设备200也使第二存储器设备220代替第一存储器设备210执行写入操作和读取操作。
参照图2，第一存储器设备210可以包括第一数据存储区域211、第一命令电路212和第一数据电路213。第二存储器设备220可以包括第二数据存储区域221、第二命令电路222和第二数据电路223。第一数据存储区域211和第二数据存储区域221可以是包括多个存储器单元的存储器单元阵列。第一数据存储区域211和第二数据存储区域221可以将从外部设备120传输的数据DQ存储在存储器单元阵列中。第一命令电路212和第二命令电路222可以分别接收命令信号CA和分配的芯片选择信号CS1和CS2。第一命令电路212可以接收命令信号CA和第一芯片选择信号CS1。第二命令电路222可以接收命令信号CA和第二芯片选择信号CS2。在实施例中，第二命令电路222可以进一步接收第一芯片选择信号CS1。第一命令电路212基于命令信号CA和第一芯片选择信号CS1来激活第一存储器设备210，使得第一存储器设备210可以执行数据输入/输出操作。第一命令电路212可以基于与操作模式相关的命令信号CA来设置第一操作模式至第三操作模式中的任何一个操作模式，并且可以基于命令信号CA和第一芯片选择信号CS1生成内部命令信号ICMD1。第二命令电路222基于命令信号CA、第一芯片选择信号CS1和第二芯片选择信号CS2来激活第二存储器设备220，使得第二存储器设备220可以执行数据输入/输出操作。第二命令电路222可以基于与操作模式相关的命令信号CA来设置第一操作模式至第三操作模式中的任何一个操作模式，并且可以基于命令信号CA、第一芯片选择信号CS1和第二芯片选择信号CS2生成内部命令信号ICMD2。
第一数据电路213和第二数据电路223可以与外部设备120联接，并且可以从外部设备120接收数据DQ或者将数据DQ输出到外部设备120。第一数据电路213和第二数据电路223可以基于内部命令信号ICMD1和ICMD2分别执行写入操作和读取操作。当内部命令信号ICMD1和ICMD2包括关于写入操作的信息时，第一数据电路213和第二数据电路223可以接收从外部设备120传输的数据DQ并且将接收的数据DQ存储在第一数据存储区域211和第二数据存储区域221中。当内部命令信号ICMD1和ICMD2包括关于读取操作的信息时，第一数据电路213和第二数据电路223可以输出存储在第一数据存储区域211和第二数据存储区域221中的数据，并且可以将输出的数据传输到外部设备120。
第一命令电路212可以基于命令信号CA生成开关控制信号SW1，并且第二命令电路222可以基于命令信号CA生成开关控制信号SW2。开关控制信号SW1可以被提供给第一数据电路213并且控制第一数据电路213的写入操作和读取操作。开关控制信号SW2可以被提供给第二数据电路223并且控制第二数据电路223的写入操作和读取操作。稍后将描述开关控制信号SW1和SW2以及数据电路213和223的操作。
图3A是示出图2所示的第二命令电路222的配置的示例的代表的示图，并且图3B是示出图2所示的第一命令电路212的配置的示例的代表的示图。参照图3A，第二命令电路222可以基于命令信号CA、第一芯片选择信号CS1和第二芯片选择信号CS2生成激活第二存储器设备220的第二内部芯片选择信号ICS2。在第一操作模式中第二命令电路222可以基于命令信号CA和第二芯片选择信号CS2生成第二内部芯片选择信号ICS2。在第二操作模式中第二命令电路222可以基于命令信号CA和第一芯片选择信号CS1生成第二内部芯片选择信号ICS2。在第三操作模式中第二命令电路222可以基于命令信号CA和第一芯片选择信号CS1生成第二内部芯片选择信号ICS2。例如，在第二操作模式和第三操作模式中第二命令电路222可以基于命令信号CA和第一芯片选择信号CS1使能(enable)第二内部芯片选择信号ICS2。
参照图3A，第二命令电路222可以包括控制电路310A、芯片选择信号发生器320A和命令解码器330A。控制电路310A可以从外部设备120接收命令信号CA。命令信号CA可以是包括与第一操作模式至第三操作模式相关的信息以设置半导体存储器设备200的操作模式的命令信号。控制电路310A可以基于命令信号CA生成芯片选择控制信号SEL<0:1>。控制电路310A可以包括寄存器311A。寄存器311A可以根据第一操作模式至第三操作模式存储芯片选择控制信号SEL<0:1>的逻辑电平。例如，在第一操作模式至第三操作模式中寄存器311A可以基于命令信号CA输出具有不同逻辑电平的芯片选择控制信号SEL<0:1>。芯片选择控制信号SEL<0:1>可以包括多个位，并且芯片选择控制信号SEL<0：1>的位数可以根据包括在半导体存储器设备中的存储器设备的数量而改变。例如，在半导体存储器设备包括两个存储器设备的情况下，芯片选择控制信号可以是2位信号。在半导体存储器设备包括至少三个存储器设备的情况下，芯片选择控制信号的位的数量可以至少为3。
芯片选择信号发生器320A可以接收芯片选择控制信号SEL<0:1>、第一芯片选择信号CS1和第二芯片选择信号CS2。芯片选择信号发生器320A可以基于芯片选择控制信号SEL<0:1>、第一芯片选择信号CS1和第二芯片选择信号CS2生成第二内部芯片选择信号ICS2。在第一操作模式中芯片选择信号发生器320A可以基于芯片选择控制信号SEL<0:1>从第二芯片选择信号CS2生成第二内部芯片选择信号ICS2。在第二操作模式中芯片选择信号发生器320A可以基于芯片选择控制信号SEL<0:1>从第一芯片选择信号CS1生成第二内部芯片选择信号ICS2。在第三操作模式中芯片选择信号发生器320A可以基于芯片选择控制信号SEL<0:1>从第一芯片选择信号CS1生成第二内部芯片选择信号ICS2。
控制电路310A可以基于命令信号CA进一步生成第一开关控制信号SW21和第二开关控制信号SW22。第一开关控制信号SW21和第二开关控制信号SW22可以控制第二数据电路223，并且稍后将对其进行详细描述。寄存器311A可以根据操作模式存储第一开关控制信号SW21的逻辑电平和第二开关控制信号SW22的逻辑电平。寄存器311A可以基于命令信号CA，根据第一操作模式至第三操作模式输出具有不同逻辑电平的第一开关控制信号SW21和第二开关控制信号SW22。
命令解码器330A可以接收第二内部芯片选择信号ICS2和命令信号CA。命令信号CA可以包括与半导体存储器设备200可执行的各种操作有关的信息。例如，命令信号CA不仅可以包括与写入操作和读取操作相关的信息，而且还包括与半导体存储器设备200的激活操作、预充电操作和刷新操作有关的信息。当第二内部芯片选择信号ICS2被使能时，命令解码器330A可以解码命令信号CA并且生成内部命令信号ICMD2。
参照图3B，第一命令电路212可以基于命令信号CA和第一芯片选择信号CS1来生成激活第一存储器设备210的第一内部芯片选择信号ICS1。在第一操作模式中第一命令电路212可以基于命令信号CA和第一芯片选择信号CS1生成第一内部芯片选择信号ICS1。在第二操作模式中第一命令电路212可以基于命令信号CA和第一芯片选择信号CS1生成第一内部芯片选择信号ICS1。在第三操作模式中第一命令电路212基于命令信号CA可以不生成第一内部芯片选择信号ICS1。在第三操作模式中即使第一芯片选择信号CS1被使能，第一命令电路212也可以去使能(disable)第一内部芯片选择信号ICS1。
参照图3B，第二命令电路212可以包括控制电路310B、芯片选择信号发生器320B和命令解码器330B。控制电路310B可以从外部设备120接收命令信号CA。命令信号CA可以是包括与第一操作模式至第三操作模式相关的信息以设置半导体存储器设备200的操作模式的命令信号。控制电路310B可以基于命令信号CA生成芯片选择控制信号SEL<0:1>。控制电路310B可以包括寄存器311B。寄存器311B可以根据第一操作模式至第三操作模式存储芯片选择控制信号SEL<0:1>的逻辑电平。例如，在第一操作模式至第三操作模式中寄存器311B可以基于命令信号CA输出具有不同逻辑电平的芯片选择控制信号SEL<0:1>。
芯片选择信号发生器320B可以接收芯片选择控制信号SEL<0:1>和第一芯片选择信号CS1。芯片选择信号发生器320B可以基于芯片选择控制信号SEL<0:1>和第一芯片选择信号CS1生成第一内部芯片选择信号ICS1。由于芯片选择信号发生器320B可以被制造为具有与图3A中所示的芯片选择信号发生器320A相同的结构，芯片选择信号发生器320B可以另外接收预定电压VSS以与芯片选择信号发生器320A接收第一芯片选择信号CS1相对应。当第一内部芯片选择信号ICS1处于去使能状态时，预定电压VSS可以具有对应于逻辑电平的电压电平，并且可以例如是接地电压。在第一操作模式中芯片选择信号发生器320B可以基于芯片选择控制信号SEL<0:1>从第一芯片选择信号CS1生成第一内部芯片选择信号ICS1。在第二操作模式中芯片选择信号发生器320B可以基于芯片选择控制信号SEL<0:1>从第一芯片选择信号CS1生成第一内部芯片选择信号ICS1。在第三操作模式中芯片选择信号发生器320B可以基于芯片选择控制信号SEL<0:1>从预定电压VSS生成第一内部芯片选择信号ICS1。
控制电路310B可以基于命令信号CA进一步生成第一开关控制信号SW11和第二开关控制信号SW12。第一开关控制信号SW11和第二开关控制信号SW12可以控制第一数据电路213，并且稍后将对其进行详细描述。寄存器311B可以根据操作模式存储第一开关控制信号SW11的逻辑电平和第二开关控制信号SW12的逻辑电平。基于命令信号CA，寄存器311B可以根据第一操作模式至第三操作模式输出具有不同逻辑电平的第一开关控制信号SW11和第二开关控制信号SW12。
命令解码器330B可以接收第一内部芯片选择信号ICS1和命令信号CA。命令信号CA可以包括与半导体存储器设备200可以执行的各种操作有关的信息。当第一内部芯片选择信号ICS1被使能时，命令解码器330B可以解码命令信号CA并且生成内部命令信号ICMD1。
图4A是示出图3A中所示的第二命令电路222的芯片选择信号发生器320A的配置的示例的代表的示图，并且图4B是示出图3B中所示的第一命令电路212的芯片选择信号发生器320B的配置的示例的代表的示图。参照图4A，芯片选择信号发生器320A可以包括执行逻辑操作的逻辑运算器。例如，芯片选择信号发生器320A可以包括AND运算器和OR运算器。在实施例中，例如，芯片选择信号发生器320A可以包括第一AND门411、第二AND门412和OR门413。然而，可以修改实施相同功能或操作所需的一个逻辑门或多个逻辑门的配置。即，根据具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一逻辑门配置可以彼此代替。如果需要，可以应用各种逻辑门来实施配置。再次参照图4A，第一AND门411可以接收芯片选择控制信号SEL<0:1>的第一位SEL<0>和第一芯片选择信号CS1。第二AND门412可以接收芯片选择控制信号SEL<0:1>的第二位SEL<1>和第二芯片选择信号CS2。OR门413可以接收第一AND门411和第二AND门412的输出并且生成第二内部芯片选择信号ICS2。因此，基于芯片选择控制信号SEL<0:1>的电平，芯片选择信号发生器320A可以从第一芯片选择信号CS1和第二芯片选择信号CS2生成第二内部芯片选择信号ICS2。参照图4B，芯片选择信号发生器320B可以包括执行逻辑操作的逻辑运算器。例如，芯片选择信号发生器320B可以包括AND运算器和OR运算器。在实施例中，例如，芯片选择信号发生器320B可以包括第一AND门421、第二AND门422和OR门423。然而，可以修改实施相同功能或操作所需的一个逻辑门或多个逻辑门的配置。即，根据具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一逻辑门配置可以彼此代替。如果需要，可以应用各种逻辑门来实施配置。再次参照图4B，第一AND门421可以接收芯片选择控制信号SEL<0:1>的第一位SEL<0>和预定电压VSS。第二AND门422可以接收芯片选择控制信号SEL<0:1>的第二位SEL<1>和第一芯片选择信号CS1。OR门423可以接收第一AND门421和第二AND门422的输出并且生成第一内部芯片选择信号ICS1。因此，基于芯片选择控制信号SEL<0:1>的电平，芯片选择信号发生器320B可以从第一芯片选择信号CS1和预定电压VSS生成第一内部芯片选择信号ICS1。
图5A是示出图2所示的第二数据电路223和第二数据存储区域221的配置的示例的代表的示图，并且图5B是示出图2所示的第一数据电路213和第一数据存储区域211的配置的示例的代表的示图。参照图5A，第二数据电路223可以包括数据输入路径510A和数据输出路径520A。作为用于执行第二存储器设备220的写入操作的路径的数据输入路径510A可以包括数据接收器(RX)511A和第一开关512A。作为用于执行第二存储器设备220读取操作的路径的数据输出路径520A可以包括数据传输器(TX)521A和第二开关522A。数据接收器511A可以与外部设备120联接并且接收从外部设备120传输的数据DQ。数据接收器511A可以将接收的数据提供给第二数据存储区域221并且将接收的数据存储在第二数据存储区域221中。数据传输器521A可以与外部装置120联接并且将数据DQ传输到外部设备120。数据传输器521A可以将从第二数据存储区域221输出的数据传输到外部设备120。第一开关512A可以根据操作模式来阻断数据输入路径510A。第一开关512A可以基于第一开关控制信号SW21而被导通。当第一开关控制信号SW21处于使能状态时，第一开关512A可以被导通并且激活数据输入路径510A。因此，第二存储器设备220可以执行数据输入操作和/或写入操作。当第一开关控制信号SW21处于去使能状态时，第一开关512A可以被关断并且阻断数据输入路径510A。因此，第二存储器设备220可以不执行数据输入操作和/或写入操作。第二开关522A可以根据操作模式来阻断数据输出路径520A。第二开关522A可以基于第二开关控制信号SW22而导通。当第二开关控制信号SW22处于使能状态时，第二开关522A可以被导通并且激活数据输出路径520A。因此，第二存储器设备220可以执行数据输出操作和/或读取操作。当第二开关控制信号SW22处于去使能状态时，第二开关522A可以被关断并且阻断数据输出路径520A。因此，第二存储器设备220可以不执行数据输出操作和/或读取操作。
第二数据电路223可以进一步包括比较器531和警报传输器(TX)532。比较器531和警报传输器532可以检测半导体存储器设备200中是否已经发生错误，并且可以将检测的信息传输到外部设备120。比较器531可以将数据输入路径510A上的数据和数据输出路径520A上的数据进行比较，并且当数据输入路径510A上的数据和数据输出路径520A上的数据彼此不同时可以生成检测信号MIS。警报传输器532可以输出检测信号MIS作为警报信号ALERT。警报信号ALERT可以被传输到外部设备120。当半导体存储器设备200以第二操作模式操作时，第一存储器设备210和第二存储器设备220中的每一个可以存储从外部设备120传输的数据DQ。半导体存储器设备200可以将存储在第一存储器设备210中的数据与存储在第二存储器设备220中的数据进行比较以验证可靠性。存储在第一存储器设备210中的数据可以被传输到第二存储器设备220并且通过数据接收器511A被输入到数据输入路径510A，并且从第二存储器设备220的第二数据存储区域221输出的数据可以存在于数据输出路径520A上。在数据输入路径510A上的数据和数据输出路径520A上的数据彼此相同的情况下，可以确定尚未发生错误。在数据输入路径510A上的数据和数据输出路径520A上的数据彼此不同的情况下，可以确定已经发生错误并且比较器531可以生成检测信号MIS。警报传输器532可以将警报信号ALERT传输到外部设备120，并且外部设备120可以识别已经发生半导体存储器设备200的可靠性问题。
参照图5B，第一数据电路213可以具有与图5A所示的第二数据电路223基本相同的配置。第一数据电路213可以包括数据输入路径510B和数据输出路径520B，其中数据输入路径510B包括数据接收器(RX)511B和第一开关512B，数据输出路径520B包括数据传输器(TX)521B和第二开关522B。第一开关512B可以基于第一开关控制信号SW11而导通。第一开关512B可以激活或阻断数据输入路径510B。第二开关522B可以基于第二开关控制信号SW12而导通。第二开关522B可以激活或阻断数据输出路径520B。与第二数据电路223不同，第一数据电路213可以不包括对应于比较器531和警报传输器532的部件。在半导体进程中，在第一数据电路213和第二数据电路223被制造为具有相同结构的情况下，可以被包括在第一数据电路213中的比较器和警报传输器的默认状态可以是停用状态。
下表表示根据待由半导体存储器设备200执行的操作模式的芯片选择控制信号SEL<0:1>的逻辑电平和内部芯片选择信号ICS1和ICS2的逻辑电平，以及开关控制信号SW11、SW12、SW21和SW22的逻辑电平。以下将参照下表和图1至图5B描述根据实施例的半导体存储器设备200的操作和系统1的操作。进一步地，信号的逻辑电平可以与所描述情况不同或相反。例如，被描述为具有逻辑“高”(即，H)电平的信号可以可选地具有逻辑“低”(即，L)电平，并且被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。
Figure BDA0001594330920000161
第一操作模式(正常模式)
半导体存储器设备200可以通过从外部设备120接收与第一操作模式相关的命令信号CA来执行第一操作模式。在作为正常模式的第一操作模式中，第一存储器设备210和第二存储器设备220中的每一个可以独立地执行数据输入/输出操作。基于与第一操作模式相关的命令信号CA，第一命令电路212的控制电路310B和第二命令电路222的控制电路310A可以在逻辑低电平输出芯片选择控制信号SEL<0:1>的第一位SEL<0>并且可以在逻辑高电平输出芯片选择控制信号SEL<0:1>的第二位SEL<1>。因此，第一命令电路212的芯片选择信号发生器320B可以基于芯片选择控制信号SEL<0:1>从第一芯片选择信号CS1生成第一内部芯片选择信号ICS1。第二命令电路222的芯片选择信号发生器320A可以基于芯片选择控制信号SEL<0:1>从第二芯片选择信号CS2生成第二内部芯片选择信号ICS2。第一命令电路212的控制电路310B可以在逻辑高电平输出第一开关控制信号SW11和第二开关控制信号SW12。第二命令电路222的控制电路310A可以在逻辑高电平输出第一开关控制信号SW21和第二开关控制信号SW22。因此，第一数据电路213的数据输入路径510B和数据输出路径520B可以被激活，并且第二数据电路223的数据输入路径510A和数据输出路径520A可以被激活。因此，第一存储器设备210和第二存储器设备220可以处于它们可以彼此独立地执行数据输入/输出操作的状态。外部设备120可以提供被使能的第一芯片选择信号CS1以访问第一存储器设备210，并且可以提供被使能的第二芯片选择信号CS2以访问第二存储器设备220。
第二操作模式(镜像模式)
半导体存储器设备200可以通过从外部设备120接收与第二操作模式相关的命令信号CA来执行第二操作模式。在作为镜像模式的第二操作模式中，第一存储器设备210可以执行数据输入/输出操作，而第二存储器设备220可以不独立地执行数据输入/输出操作。在第二操作模式中，第二存储器设备220可以执行存储与第一存储器设备210中存储的数据相同的数据的数据输入操作，并且可以不执行数据输出操作。基于与第二操作模式相关的命令信号CA，第一命令电路212的控制电路310B和第二命令电路222的控制电路310A可以在逻辑高电平输出芯片选择控制信号SEL<0:1>的第一位SEL<0>并且可以在逻辑高电平处输出芯片选择控制信号SEL<0:1>的第二位SEL<1>。虽然寄存器311B和311A在第一操作模式中保持芯片选择控制信号SEL<0:1>的逻辑电平，但是当接收到与第二操作模式相关的命令信号CA时，寄存器311B和311A可以将芯片选择控制信号SEL<0:1>的逻辑电平触发为逻辑高电平。因此，第一命令电路212的芯片选择信号发生器320B可以基于芯片选择控制信号SEL<0:1>从第一芯片选择信号CS1生成第一内部芯片选择信号ICS1。第二命令电路222的芯片选择信号发生器320A可以基于芯片选择控制信号SEL<0:1>从第一芯片选择信号CS1生成第二内部芯片选择信号ICS2。
第一命令电路212的控制电路310B可以在逻辑高电平输出第一开关控制信号SW11和第二开关控制信号SW12。第二命令电路222的控制电路310A可以在逻辑高电平输出第一开关控制信号SW21并且可以在逻辑低电平处输出第二开关控制信号SW22。因此，第一数据电路213的数据输入路径510B和数据输出路径520B可以被激活。第二数据电路223的数据输入路径510A可以被激活，但是第二数据电路223的数据输出路径520A可以被阻断。如果外部设备120提供被使能的第一芯片选择信号CS1以访问第一存储器设备210，则第一内部芯片选择信号ICS1和第二内部芯片选择信号ICS2均可被使能。当外部设备120提供与写入操作和数据DQ有关的命令信号CA以执行数据输入操作时，从外部设备120传输的数据DQ可以被同时提供给第一存储器设备210的数据输入路径510B和第二存储器设备220的数据输入路径510A，并且第一存储器设备210和第二存储器设备220可以将数据DQ一起存储。半导体存储器设备200可以将存储在第一存储器设备210中的数据输出到第二存储器设备220，并且第二存储器设备220的比较器531可以将从第一存储器设备210的第一数据存储区域211输出的数据和从第二存储器设备220的第二数据存储区域221输出的数据进行比较并且生成检测信号MIS。当从第一存储器设备210输出的数据和存储在第二存储器设备220中的数据彼此不同时，比较器531可以生成检测信号MIS，并且警报传输器532可以将检测信号MIS传输到外部设备120作为警报信号ALERT。
第三操作模式(备用模式)
半导体存储器设备200可以通过从外部设备120接收与第三操作模式相关的命令信号CA来执行第三操作模式。在作为备用模式的第三操作模式中，第二存储器设备220可以代替第一存储器设备210执行数据输入/输出操作。当在第一存储器设备210中已经发生无法通过冗余装置和ECC装置修复的严重错误时，半导体存储器设备200可以执行第三操作模式。在第三操作模式中，第二存储器设备220可以代替第一存储器设备210执行数据输入/输出操作。在第三操作模式中，由于不论外部设备120如何，半导体存储器设备200都执行存储器设备的备用操作，因此外部设备120不需要识别在半导体存储器设备200中的第一存储器设备210中是否已经发生错误，并且不论是否已经发生错误，外部设备120都足以访问第一存储器设备210。
基于与第三操作模式相关的命令信号CA，第一命令电路212的控制电路310B和第二命令电路222的控制电路310A可以在逻辑高电平输出芯片选择控制信号SEL<0:1>的第一位SEL<0>并且可以在逻辑低电平输出芯片选择控制信号SEL<0:1>的第二位SEL<1>。虽然寄存器311B和311A在第一操作模式或第二操作模式中保持芯片选择控制信号SEL<0:1>的逻辑电平，但是当接收到与第三操作模式相关的命令信号CA时，寄存器311B和311A可以将芯片选择控制信号SEL<0:1>的逻辑电平触发为逻辑高电平和逻辑低电平。因此，第一命令电路212的芯片选择信号发生器320B可以生成被去使能为逻辑低电平的第一内部芯片选择信号ICS1。第二命令电路222的芯片选择信号发生器320A可以基于芯片选择控制信号SEL<0:1>从第一芯片选择信号CS1生成第二内部芯片选择信号ICS2。
第一命令电路212的控制电路310B可以在逻辑低电平输出第一开关控制信号SW11和第二开关控制信号SW12。第二命令电路222的控制电路310A可以在逻辑高电平输出第一开关控制信号SW21和第二开关控制信号SW22。因此，第一数据电路213的数据输入路径510B和数据输出路径520B可以被阻断。第二数据电路223的数据输入路径510A和数据输出路径520A可以被激活。当外部设备120提供使能的第一芯片选择信号CS1以访问第一存储器设备210时，第一内部芯片选择信号ICS1可以保持去使能状态，并且第二内部芯片选择信号ICS2可以被使能。因此，第二存储器设备220可以利用外部设备120代替第一存储器设备210执行数据输入/输出操作。
虽然上面已经描述各个实施例，但是本领域技术人员将理解，描述的实施例仅是示例。因此，本文所述的能够执行各种操作模式的半导体存储器设备、存储器模块以及包括其的系统不应当基于描述的实施例而受到限制。

Claims (25)

1.一种半导体存储器设备，其包括：
第一存储器设备；以及
第二存储器设备，
其中在第一操作模式中所述第一存储器设备基于第一芯片选择信号执行写入操作和读取操作并且所述第二存储器设备基于第二芯片选择信号执行写入操作和读取操作，在第二操作模式中所述第一存储器设备基于所述第一芯片选择信号执行写入操作和读取操作并且所述第二存储器设备基于所述第一芯片选择信号利用所述第一存储器设备执行写入操作，并且在第三操作模式中所述第二存储器设备代替所述第一存储器设备基于所述第一芯片选择信号执行写入操作和读取操作。
2.根据权利要求1所述的半导体存储器设备，
其中所述第一存储器设备包括第一命令电路，其基于命令信号和所述第一芯片选择信号生成第一内部芯片选择信号并且当所述第一内部芯片选择信号被使能时基于所述命令信号生成内部命令信号，以及
其中所述第一命令电路在所述第一操作模式和所述第二操作模式中基于所述第一芯片选择信号生成所述第一内部芯片选择信号，并且在所述第三操作模式中去使能所述第一内部芯片选择信号。
3.根据权利要求2所述的半导体存储器设备，其中所述第一命令电路被配置为当处于所述第三操作模式中时，即使所述第一芯片选择信号被使能，也去使能所述第一内部芯片选择信号。
4.根据权利要求2所述的半导体存储器设备，其中所述第一命令电路包括：
控制电路，其被配置为基于所述命令信号生成芯片选择控制信号；
第一芯片选择信号发生器，其被配置为基于所述芯片选择控制信号从所述第一芯片选择信号和预定电压生成所述第一内部芯片选择信号；以及
命令解码器，其被配置为基于所述第一内部芯片选择信号和所述命令信号来生成所述内部命令信号。
5.根据权利要求4所述的半导体存储器设备，其中所述第一存储器设备包括：
数据输入路径，其被配置为通过从所述第一存储器设备外部地接收数据来执行数据输入操作；
第一开关，其被配置为基于第一开关控制信号来激活所述数据输入路径；
数据输出路径，其被配置为通过输出存储在数据存储区域中的数据来执行数据输出操作；以及
第二开关，其被配置为基于第二开关控制信号来激活所述数据输出路径。
6.根据权利要求5所述的半导体存储器设备，其中所述第一开关和所述第二开关在所述第一操作模式和所述第二操作模式中被导通，并且在所述第三操作模式中被关断。
7.根据权利要求5所述的半导体存储器设备，其中所述控制电路基于所述命令信号另外生成所述第一开关控制信号和所述第二开关控制信号。
8.根据权利要求1所述的半导体存储器设备，
其中所述第二存储器设备包括第二命令电路，其基于命令信号、所述第一芯片选择信号和所述第二芯片选择信号生成第二内部芯片选择信号，并且当所述第二内部芯片选择信号被使能时基于所述命令信号生成内部命令信号，以及
其中在所述第一操作模式中所述第二命令电路基于所述第二芯片选择信号生成所述第二内部芯片选择信号，并且在所述第二操作模式和所述第三操作模式中基于所述第一芯片选择信号生成所述第二内部芯片选择信号。
9.根据权利要求8所述的半导体存储器设备，其中所述第二命令电路包括：
控制电路，其被配置为基于所述命令信号生成芯片选择控制信号；
第二芯片选择信号发生器，其被配置为基于所述芯片选择控制信号从所述第一芯片选择信号和所述第二芯片选择信号生成所述第二内部芯片选择信号；以及
命令解码器，其被配置为基于所述第二内部芯片选择信号和所述命令信号来生成所述内部命令信号。
10.根据权利要求9所述的半导体存储器设备，其中所述第二存储器设备包括：
数据输入路径，其被配置为通过从所述第二存储器设备外部地接收数据来执行数据输入操作；
第一开关，其被配置为基于第一开关控制信号来激活所述数据输入路径；
数据输出路径，其被配置为通过输出存储在数据存储区域中的数据来执行数据输出操作；以及
第二开关，其被配置为基于第一开关控制信号来激活所述数据输出路径。
11.根据权利要求10所述的半导体存储器设备，其中在所述第一操作模式中所述第一开关和所述第二开关被导通，在所述第二操作模式中所述第一开关被导通并且所述第二开关被关断，并且在所述第三操作模式中所述第一开关和所述第二开关被导通。
12.根据权利要求10所述的半导体存储器设备，其中所述控制电路基于所述命令信号另外生成所述第一开关控制信号和所述第二开关控制信号。
13.一种半导体系统，其包括：
半导体存储器设备，其包括第一存储器设备和第二存储器设备；以及
外部设备，其可操作以向所述半导体存储器设备提供命令信号、用于访问所述第一存储器设备的第一芯片选择信号以及用于访问所述第二存储器设备的第二芯片选择信号以执行数据输入和输出操作，
其中所述半导体存储器设备基于所述命令信号、所述第一芯片选择信号以及所述第二芯片选择信号，在第一操作模式和第二操作模式中通过所述第一存储器设备和所述第二存储器设备利用所述外部设备执行数据输入和输出操作，并且在第三操作模式中通过所述第二存储器设备利用所述外部设备执行数据输入和输出操作，
其中，所述外部设备在所述第一操作模式中提供所述第一芯片选择信号和所述第二芯片选择信号，并且在第二操作模式和所述第三操作模式中仅提供所述第一芯片选择信号。
14.根据权利要求13所述的半导体系统，
其中所述第一存储器设备通过从所述外部设备接收所述命令信号和所述第一芯片选择信号来生成第一内部芯片选择信号，以及
其中所述第一存储器设备在所述第一操作模式和所述第二操作模式中基于所述第一芯片选择信号生成所述第一内部芯片选择信号，并且在所述第三操作模式中去使能所述第一内部芯片选择信号。
15.根据权利要求14所述的半导体系统，其中所述第一存储器设备在所述第一操作模式和所述第二操作模式中激活数据输入路径和数据输出路径，并且在所述第三操作模式中阻断所述数据输入路径和所述数据输出路径。
16.根据权利要求14所述的半导体系统，
其中所述第二存储器设备通过从所述外部设备接收所述命令信号、所述第一芯片选择信号和所述第二芯片选择信号来生成第二内部芯片选择信号，以及
其中所述第二存储器设备在所述第一操作模式中基于所述第二芯片选择信号生成所述第二内部芯片选择信号，并且在所述第二操作模式和所述第三操作模式中基于所述第一芯片选择信号生成所述第二内部芯片选择信号。
17.根据权利要求16所述的半导体系统，其中所述第二存储器设备在所述第一操作模式和所述第三操作模式中激活数据输入路径和数据输出路径，并且在所述第二操作模式中激活所述数据输入路径并且阻断所述数据输出路径。
18.一种半导体存储器设备，其包括：
第一存储器设备；以及
第二存储器设备，
其中所述第一存储器设备包括第一命令电路，其基于命令信号和第一芯片选择信号来激活所述第一存储器设备以允许所述第一存储器设备执行数据输入和输出操作，以及
其中所述第二存储器设备包括第二命令电路，其基于所述命令信号、所述第一芯片选择信号和第二芯片选择信号来激活所述第二存储器设备以允许所述第二存储器设备执行数据输入和输出操作。
19.根据权利要求18所述的半导体存储器设备，其中，在第一操作模式中，所述第一命令电路基于所述命令信号和所述第一芯片选择信号生成用于激活所述第一存储器设备的第一内部芯片选择信号，并且所述第二命令电路基于所述命令信号和所述第二芯片选择信号生成用于激活所述第二存储器设备的第二内部芯片选择信号。
20.根据权利要求18所述的半导体存储器设备，其中，在第二操作模式中，所述第一命令电路基于所述命令信号和所述第一芯片选择信号生成用于激活所述第一存储器设备的第一内部芯片选择信号，并且所述第二命令电路基于所述命令信号和所述第一芯片选择信号生成用于激活所述第二存储器设备的第二内部芯片选择信号。
21.根据权利要求18所述的半导体存储器设备，其中，在第三操作模式中，所述第一命令电路基于所述命令信号去使能用于激活所述第一存储器设备的第一内部芯片选择信号，并且所述第二命令电路基于所述命令信号和所述第一芯片选择信号生成用于激活所述第二存储器设备的第二内部芯片选择信号。
22.根据权利要求18所述的半导体存储器设备，其中所述第一命令电路包括：
控制电路，其被配置为基于所述命令信号生成芯片选择控制信号；
第一芯片选择信号发生器，其被配置为基于所述芯片选择控制信号从所述第一芯片选择信号和预定电压生成第一内部芯片选择信号；以及
命令解码器，其被配置为基于所述第一内部芯片选择信号和所述命令信号来生成内部命令信号。
23.根据权利要求22所述的半导体存储器设备，
其中所述第一存储器设备进一步包括第一数据电路，其包括数据输入路径和数据输出路径，并且当所述第一内部芯片选择信号被使能时通过所述数据输入路径和所述数据输出路径执行数据输入和输出操作，以及
其中所述第一命令电路在第一操作模式和第二操作模式中激活所述数据输入路径和所述数据输出路径，并且在第三操作模式中阻断所述数据输入路径和所述数据输出路径。
24.根据权利要求18所述的半导体存储器设备，其中所述第二命令电路包括：
控制电路，其被配置为基于所述命令信号生成芯片选择控制信号；
第二芯片选择信号发生器，其被配置为基于所述芯片选择控制信号从所述第一芯片选择信号和所述第二芯片选择信号生成第二内部芯片选择信号；以及
命令解码器，其被配置为基于所述第二内部芯片选择信号和所述命令信号来生成内部命令信号。
25.根据权利要求24所述的半导体存储器设备，
其中所述第二存储器设备进一步包括第二数据电路，其包括数据输入路径和数据输出路径，并且当所述第二内部芯片选择信号被使能时通过所述数据输入路径和所述数据输出路径执行数据输入和输出操作，以及
其中所述第二命令电路在第一操作模式和第三操作模式中激活所述数据输入路径和所述数据输出路径，并且在第二操作模式中激活所述数据输入路径并且阻断所述数据输出路径。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078994A (ko) * 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 터미네이션을 수행하는 반도체 장치 및 이를 포함하는 반도체 시스템
CN111045955B (zh) * 2019-12-16 2023-09-22 瓴盛科技有限公司 架构动态配置的存储装置及其操作方法及电子设备
KR20220001370A (ko) * 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 액티브동작을 수행하기 위한 전자장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101697285A (zh) * 2009-09-30 2010-04-21 曙光信息产业(北京)有限公司 存储设备硬件调试的方法及系统
CN104143352A (zh) * 2014-07-25 2014-11-12 吉林大学 一种优盘及其工作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003140963A (ja) * 2001-11-07 2003-05-16 Mitsubishi Electric Corp 半導体記憶システム
US7444540B2 (en) 2005-06-21 2008-10-28 Hewlett-Packard Development Company, L.P. Memory mirroring apparatus and method
US8619452B2 (en) * 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
KR100891333B1 (ko) * 2007-04-11 2009-03-31 삼성전자주식회사 파일 시스템에 무관하게 데이터를 기입/독출할 수 있는하드 디스크 드라이브 및 이를 이용한 데이터 기입/독출방법
US20090006793A1 (en) * 2007-06-30 2009-01-01 Koichi Yamada Method And Apparatus To Enable Runtime Memory Migration With Operating System Assistance
US20100162037A1 (en) 2008-12-22 2010-06-24 International Business Machines Corporation Memory System having Spare Memory Devices Attached to a Local Interface Bus
TWI417893B (zh) * 2009-05-06 2013-12-01 Silicon Motion Inc 資料存取裝置及資料存取方法
JP2012003644A (ja) * 2010-06-21 2012-01-05 Fujitsu Ltd メモリエラー箇所検出装置、及びメモリエラー箇所検出方法。
TWI461913B (zh) * 2011-11-30 2014-11-21 Silicon Motion Inc 快閃記憶裝置及其資料讀取方法
JP5942512B2 (ja) * 2012-03-19 2016-06-29 富士通株式会社 ストレージ制御装置およびストレージシステム
US8869007B2 (en) * 2012-06-14 2014-10-21 International Business Machines Corporation Three dimensional (3D) memory device sparing
WO2015011825A1 (ja) * 2013-07-26 2015-01-29 株式会社日立製作所 ストレージシステムおよびストレージシステムの制御方法
US9218861B2 (en) 2013-10-09 2015-12-22 Micron Technology, Inc. Apparatuses and methods including selectively providing a single or separate chip select signals
KR20160104387A (ko) * 2015-02-26 2016-09-05 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101697285A (zh) * 2009-09-30 2010-04-21 曙光信息产业(北京)有限公司 存储设备硬件调试的方法及系统
CN104143352A (zh) * 2014-07-25 2014-11-12 吉林大学 一种优盘及其工作方法

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