CN109075029B - 具有减小弓曲的半导体结构的工业制造方法 - Google Patents

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Abstract

一种用于制造在电力电子学、光子学、光电子学、太阳能转换等领域中应用的具有减小弓曲的半导体结构的方法，包括：‑提供第一半导体材料的至少第一层的步骤，所述第一层包括沿着第一基准平面延伸的所述第一半导体材料的基板，以及相互间隔并且沿着垂直于所述第一基准平面的轴从所述基板抬高地延伸的所述第一半导体材料的多个第一部分，所述第一部分在相对于所述基板的远端位置具有末端；‑提供第二半导体材料的至少第二层的步骤，所述第二层包括所述第二半导体材料的第二部分，第二部分每个接合到多个所述第一部分的末端，所述第二部分相互间隔并且沿着平行于所述第一基准平面的第二基准平面而延伸。生产第一层的第一部分，具有取决于沿着所述第二基准平面测量的所述第二部分的维度的纵横比。在其另一方面，本发明涉及用于在电力电子学、光子学、光电子学、太阳能转换等领域中应用的半导体结构。

Description

具有减小弓曲的半导体结构的工业制造方法
技术领域
本发明涉及用于在电力电子学、光子学、光电子学、太阳能转换等领域中应用的半导体结构的工业制造方法，尤其是制造电力电子器件(例如晶体管、二极管、晶闸管等)、光子器件(例如激光器、光放大器等)、光电子器件(例如光电晶体管、光电二极管、光敏电阻器、光电闸流管等)、光电池等的方法。
背景技术
如所知的，用于在电力电子学、光子学、光电子学、太阳能转换等领域中应用的电子器件的工业制造规定注定将要进行适当处理以制造前述电子器件的半导体结构的使用。
这些半导体结构又借助于半导体材料处理技术，诸如物理气相沉积(PVD)、化学气相沉积(CVD)、分子束外延(MBE)、晶片键合、选择性蚀刻、光刻等从半导体材料的晶片中制造。
通常，前述半导体结构包括给定半导体材料，例如硅(Si)的块体层(bulk layer)，涂覆有另一种半导体材料，例如碳化硅(SiC)的厚膜，厚度大约为数十或者数百μm，并且注定将要进行进一步处理以制造期望的电子器件。
这些半导体结构的典型问题在于当前述结构在制造(通常可能在非常高的温度，例如，400-1000℃下发生)之后返回到室温时，起源于各种叠加层之间的界面区域中的残余热应力的发生。
由形成叠加层的半导体材料的不同热膨胀系数导致的这些残余热应力可以容易地引起结构的弓曲(bowing)，这阻止厚膜的进一步处理或者导致层中，特别是厚膜中大量微裂纹的成核现象。
现有技术水平，例如专利申请US2006/0202209A1提出“三明治”类型的半导体结构，其中给定半导体材料(例如Si)的块体层由另一种半导体材料(例如SiC)的厚膜涂覆在相对侧上，以便获得在相对界面区域处发生的残余热应力的补偿。
虽然这种类型的半导体结构具有由残余热应力引起的有限弓曲的优点，但是它们特征在于非常易碎，这使得它们处置起来以及实现进一步的处理非常困难。
专利申请WO2013/061047A2描述一种半导体结构，其中Si的块体层由氧化硅(SiO2)或者氮化硅(SiN)掩蔽层部分地涂覆，掩蔽层为厚膜的沉积限定适当的窗口。
已经看到，当前述窗口相对大(例如几个mm2)并且所沉积的材料的厚度超过几微米时(代替在许多工业应用所需的，例如在用于制造电子电力器件中)，这些结构如何经历由残余热应力引起的过度弓曲。
已知半导体结构，其中借助于光学光刻和选择性蚀刻技术处理块体层，以便获得脊或者柱从其垂直延伸的基板，具有厚膜借助于适当外延沉积或者晶片键合技术提供在其上的自由端。
这些半导体结构的示例例如在下面的文献中描述：
-专利申请US2006/0216849A1；
-专利申请WO2011/135432A1；
-Falub,C.V.；von Kaenel,H.；Isa,F.；等人，“Scaling Hetero-Epitaxy fromLayers to Three-Dimensional Crystals”-科学，335卷，6074期，1330-1334页，2012年3月16日出版；
-Salvalaglio,M.；Bergamaschini,R.；Isa,F.；等人，“Engineered Coalescenceby Annealing 3D Ge Microstructures into High-Quality Suspended Layers on Si”-ACS应用材料&界面，7卷，34期，19219-19225页，2015年9月2日出版；
-von H.，Miglio,L.，Crippa,D.，Kreiliger,T.，Mauceri,M.，PuglisiM.，Mancarella,F.，Anzalone,R.，Piluso,N.，La Via,F.，“Defect reduction inepitaxial 3C-SiC on Si(001)and Si(111)by deep substrate patterning(CONFERENCEPAPER)”-材料科学论坛，821-823卷，2015年，193-196页，关于碳化硅和相关材料的欧洲会议，ECSCRM 2014；格勒诺布尔；法国；2014年9月21日至2014年9月25日。
已经充分地看到，这种类型的半导体结构如何原则上以由残余热应力引起的减小弓曲以及微裂纹在厚膜中发生的减小概率为特征，尤其是在前述脊或者柱的纵横比(截面的高度维度/底部维度)相对高，例如大于2的情况下。
关于这一点，Z.Chen，H.Yan，Gan，S.Liu的公开-第59次IEEE电子元件和技术会议的会议记录，2009，1-4，1824页，指出在这种类型的半导体结构中，如果前述脊或者柱的纵横比具有甚至更高的值，例如在5-10的范围内，如何存在残余热应力的进一步显著降低。
不幸地，没有规定膜的横向尺寸的这种类型的半导体结构仍然没有提供关于弓曲的受控减小的实际令人满意的结果并且难以在工业级别应用。
因此，仍然存在对于在残余热应力的减小方面提供高性能的半导体结构(因此具有从基板延伸的脊或者柱的高的纵横比)的大需求，其可以在工业级别容易地复制并且可以便于期望电子器件的工业制造。
发明内容
根据随附陈述的权利要求1和相关从属权利要求，本发明打算通过提供制造在电力电子学、光子学、光电子学、太阳能转换等领域中应用的半导体结构的方法来解答这个需求。
在其一般限定中，根据本发明的方法包括：
-提供第一半导体材料的至少第一层的步骤，所述第一层包括沿着第一基准平面延伸的所述第一半导体材料的基板，以及相互间隔并且沿着垂直于所述第一基准平面的轴从所述基板抬高地延伸的所述第一半导体材料的多个第一部分，所述第一部分每个在相对于所述基板的远端位置具有末端；
-提供第二半导体材料的至少第二层的步骤，所述第二层包括所述第二半导体材料的第二部分，第二部分每个接合到多个所述第一部分的末端，所述第二部分相互间隔并且沿着平行于所述第一基准平面的第二基准平面而延伸。
根据本发明，生产所述第一部分，具有取决于沿着所述第二基准平面测量的所述第二部分的维度的纵横比。
在其另一方面，根据随附陈述的权利要求8以及相关从属权利要求，本发明涉及用于在电力电子学、光子学、光电子学、太阳能转换等领域中应用的半导体结构。
在其一般限定中，根据本发明的半导体结构包括：
-第一半导体材料的至少第一层，所述第一层包括沿着第一基准平面延伸的所述第一半导体材料的基板，以及相互间隔并且沿着垂直于第一基准平面的轴从所述基板抬高地延伸的所述第一半导体材料的多个第一部分，所述第一部分在相对于所述基板的远端位置具有末端；
-第二半导体材料的至少第二层，所述第二层包括所述第二半导体材料的第二部分，第二部分每个接合到多个所述第一部分的末端，所述第二部分相互间隔并且沿着平行于所述第一基准平面的第二基准平面而延伸。
根据本发明，生产所述第一部分，具有取决于沿着所述第二基准平面或者与其平行的平面测量的所述第二部分的维度的纵横比。
优选地，根据非线性类型，特别地子线性类型的函数，所述第一部分具有取决于沿着所述第二基准平面或者与其平行的平面而测量的所述第二部分的维度(w)的纵横比(RA)。
优选地，根据如下类型的函数，所述第一部分具有取决于沿着所述第二基准平面或者与其平行的平面而测量的所述第二部分的维度(w)的纵横比(RA)：
RA＝C(w/WR)k1
其中：
WR是所述第二部分的维度的基准值，并且WR＝1000μm；
k1是低于1的系数，并且0.5<＝k1<＝0.8；
C是取决于所述第一层和第二层的特性的系数，并且10<＝C<＝50，更优选地20<＝C<＝40。
优选地，根据如下类型的函数，所述第一部分具有取决于沿着所述第二基准平面或者与其平行的平面而测量的所述第二部分的维度(w)的纵横比(RA)：
RA＝-A+B(w/WR)k2
其中：
WR是所述第二部分的维度的基准值，并且WR＝1000μm；
k2是低于1的系数，并且0.5<＝k2<＝0.8；
A是取决于所述第一层和第二层的特性的系数，并且1<＝A<＝15；
B是取决于所述第一层和第二层的特性的系数，并且10<＝B<＝50。
优选地，所述基板包括多个边界区域，所述第一部分的相应分组排列在每个边界区域中，所述第二部分排列在所述边界区域处。
优选地，所述第一半导体材料是Si。
优选地，所述第二半导体材料是选自下面的半导体材料：SiC、GaN、Ge、GaAs或者III-V族中的另一种半导体材料。
优选地，所述第一半导体材料是Si并且所述第二半导体材料是3C-SiC结晶相中的SiC。
附图说明
本发明的更多特性和优点将参考纯粹为了解释性和非限制性目的而提供的、下面给出的描述和附随附图而变得更加明显，其中：
-图1-4通过示例例示根据本发明的方法的实施例，以及使用这种方法制造的半导体结构；
-图5-7通过示例例示根据本发明的方法的一些变体，以及使用这种方法制造的半导体结构；
-图8示意地例示在残余热应力存在的情况下，使用根据本发明的方法制造的半导体结构的行为；
-图9-10示意地例示关于根据本发明的方法，以及使用这种方法制造的半导体结构的一些实施例的一些数值数据。
具体实施方式
参考前述附图，在其一方面，本发明涉及以工业级别制造用于在电力电子学、光子学、光电子学、太阳能转换等领域中应用的半导体结构1的方法。
根据本发明，方法包括提供第一半导体材料的第一层2的第一步骤。
优选地，所述第一半导体材料是硅(Si)，例如(111)或者(100)型晶格取向的Si。
优选地，层2具有单片结构。
然而，根据本发明的一些实施例，根据多层类型的结构，层2可以由几个叠加的子层组成。
层2具有沿着垂直于基准平面P1的平面而测量的厚度t1。
优选地，层6的厚度t1在100μm与1000μm之间。
在半导体结构1中，第一层2适应于形成块体层以支撑注定将要进行进一步处理以制造期望的电子器件的另一种半导体材料的厚膜。
第一层2包括沿着第一基准平面P1延伸的所述第一半导体材料的基板3。
第一层2也包括所述第一半导体材料的多个第一部分4。
第一层2的第一部分4沿着相对于基准平面P1基本上垂直的轴A从基板3抬高地延伸，基板3沿着基准平面P1延伸。
层2的第一部分4在相对于基板3的远端位置提供有自由端41。
在实践中，层2的第一部分4优选地由从基板3垂直延伸，与其形成单个体的成形柱组成。
层2的第一部分4具有高度h，在本文中通常限定为沿着前述部分的延伸轴A(或者与其平行的轴)，部分4的自由端41与基板3分隔的距离的量度。
优选地，层2的所有第一部分4具有相同的高度h。
优选地，层2的第一部分4的高度h在3μm与50μm之间。
优选地，层2的第一部分4的高度h在8μm与40μm之间。
沿着基准平面P1(或者与其平行的平面)并且垂直于前述第一部分的延伸轴A，层2的第一部分4的横截面可以具有任何几何形状，例如多边形(三角形、矩形、正方形、六边形等)、圆形或者椭圆形几何形状。
层2的第一部分4可以全部具有拥有相同几何形状的横截面或者可以具有拥有不同几何形状的横截面。
如上面限定的，层2的第一部分4具有宽度b，在本文中通常限定为前述部分的横截面的最大维度的量度。
例如，在第一部分4的横截面具有三角形、正方形或者矩形的几何形状的情况下，宽度b是前述横截面的较长边的量度。
在第一部分4的横截面具有拥有多于四个边的任何规则多边形的几何形状的情况下，最大维度b是前述横截面的较长对角线的量度。
在第一部分4的横截面具有圆形形状的情况下，最大维度b是前述横截面的直径的量度。
在第一部分4的横截面具有椭圆形形状的情况下，最大维度b是前述横截面的较大直径的量度。
考虑到层2的第一部分4的横截面的形状，更多示例是可能的。
优选地，层2的第一部分4的宽度b在1μm与4μm之间。
优选地，层2的第一部分4的宽度b是2μm。
图2，4示出层2的第一部分4的横截面具有矩形形状的半导体结构1的实施例。
图5-6示出层2的第一部分4的横截面具有正方形形状的半导体结构1的实施例。
图7示出层2的第一部分4的横截面具有不同形状的半导体结构1的实施例。
层2的第一部分4具有纵横比RA，在本文中通常限定为前述部分的高度与宽度之间的比值。
换言之，层2的第一部分4的纵横比RA限定为：
RA＝(h/b)
其中h，b分别是层2的第一部分4的高度和宽度，如上面限定的。
层2的第一部分4以分隔距离d相互间隔。
优选地，层2的第一部分4之间的分隔距离d在2μm与6μm之间。
优选地，层2的第一部分4之间的分隔距离d是2μm。
优选地，第一层2的第一部分4排列在彼此分隔的多个分组中。
优选地，基板3包括相互间隔的多个边界区域5。
在每个边界区域5内，有利地排列层2的第一部分4的相应分组。
边界区域5的几何形状可以是任何例如多边形(三角形、矩形、正方形、六边形等)或者圆形几何形状。
基板3可以包括全部具有相同几何形状或者具有彼此不同几何形状的边界区域5。
图2，4示出基板3的边界区域5具有矩形形状的半导体结构1的实施例。
图5-6示出边界区域5具有正方形形状的半导体结构1的实施例。
优选地，每个边界区域5包括相同数量的层2的第一部分4。
优选地，在相同边界区域5内部，第一部分4彼此均匀地间隔。
层2的第一部分4可以在任何情况下在不同边界区域5内部彼此具有不同的间距。
优选地，提供由所述第一半导体材料制成的第一层2的步骤包括：
-提供所述第一半导体材料的晶片的步骤；
-处理所述第一半导体材料的所述晶片以便获得如上所述配置的第一层2的步骤。
可以使用半导体材料的已知平面处理技术，例如光学光刻技术、选择性蚀刻技术等处理所述第一半导体材料的晶片(例如，4”或者6”晶片)。
例如，为了获得如上面所指示配置的第一半导体材料的层2，有可能使用在通过引用合并至此的专利申请WO2011/135432A1中描述的技术和过程处理所述第一半导体材料的晶片。
根据本发明，方法包括提供不同于所述第一半导体材料的第二半导体材料的至少第二层6的第二步骤。
优选地，所述第二半导体材料选自：碳化硅(SiC)、氮化镓(GaN)、锗(Ge)、砷化镓(GaAs)或者III-V族中的另一种半导体材料。
优选地，第二层6具有单片结构。
然而，根据本发明的一些实施例，第二层6可以根据多层类型结构，由几个叠加子层组成。
第二层6包括相互间隔并且沿着基本上平行于第一基准平面P1的第二基准平面P2而延伸的所述第二半导体材料的第二部分7。
层6的第二部分7的每个接合到层2的多个第一部分4的末端41。
在半导体结构1中，第二层6适应于形成适合于涂覆上述第一层2(块体层)的厚膜。
层6划分成的每个部分7注定将要进行进一步处理以制造期望的电子器件。因此，层6的部分7的形状、维度和厚度有利地基于获得前述电子器件所必需的处理类型而限定。
指出相对于厚膜通常由连续层组成的现有技术解决方案，如何将第二层6划分成多个相互间隔的部分7允许残余晶格应力的相当大的减小是重要的。
优选地，层6的部分7以4μm与12μm之间的分隔间距s相互间隔。
优选地，层2的部分7之间的分隔距离s是6μm。
优选地，层6的部分7彼此均匀地间隔。
根据需求，层6的部分7的几何形状可以是任何例如多边形(三角形、矩形、正方形、六边形等)或者圆形几何形状。
层2的部分7具有宽度w，在本文中通常限定为沿着基准平面P2或者与其平行的平面(并且垂直于层2的第一部分的延伸轴A)的前述部分的横截面的较大维度。
例如，在第二部分7的横截面具有三角形、正方形或者矩形的几何形状的情况下，宽度w是前述横截面的较长边的量度。
在第二部分7的横截面具有拥有多于四个边的任何规则多边形的几何形状的情况下，宽度w是前述横截面的较长对角线的量度。
在第二部分4的横截面具有圆形形状的情况下，宽度w是前述横截面的直径的量度。
在第二部分4的横截面具有椭圆形形状的情况下，宽度w是前述横截面的较长直径的长度。
考虑到层6的第二部分7的横截面的形状，更多示例是可能的。
图4示出层6的第二部分7具有矩形横截面的半导体结构1的实施例。
图5-6示出层6的第二部分7具有正方形横截面的半导体结构1的实施例。
优选地，层6的第二部分7的宽度w在100μm与1000μm之间。
层6(以及相关第二部分7)具有沿着垂直于基准平面P2的平面而测量的厚度t2。
优选地，层6的第二部分7的厚度t2在2μm与50μm之间。
优选地，层6的第二部分7的厚度t2在10μm与25μm之间。
优选地，层6的部分7的每个位置叠加在基板3的各自边界区域5上以便接合到排列在前述边界区域5内部的层2的部分4的末端41。
优选地，第二层6的第二部分7的每个在各自边界区域5处连续地延伸，亦即，没有分隔间隔，以便在前述边界区域处产生第一层2的部分4的连续涂层。
根据本发明的方法的实施例，提供由所述第二半导体材料制成的第二层6的步骤包括：
-借助于外延沉积，在第一层2的第一部分4处(尤其在层2的第一部分4的末端41)沉积所述第二半导体材料的步骤；
-处理所沉积的第二半导体材料以便获得包括所述第二半导体材料的多个相互间隔的第二部分7的层6的步骤。
可以使用已知类型的外延沉积技术在第一层2的第一部分4处沉积所述第二半导体材料，例如专利申请WO2011/135432A1中描述的技术和过程。
可以使用半导体材料的已知平面处理技术，诸如光学光刻技术、选择性蚀刻技术等，处理沉积在第一层2的第一部分4处的第二半导体材料。
根据本发明的方法的实施例，提供由所述第二半导体材料制成的第二层6的步骤包括：
-提供所述第二半导体材料的晶片；
-将所述第二半导体材料的晶片键合到第一层2的第一部分4(尤其是层2的第一部分4的末端41)；
-处理键合的所述第二半导体材料的晶片，以便获得包括所述第二半导体材料的多个相互间隔的第二部分7的层6。
可以使用已知的热晶片键合技术键合第一层2的第一部分4的所述第二半导体材料的晶片(例如，4”或者6”晶片)。
可以使用半导体材料的已知平面处理技术，诸如光学光刻技术、选择性蚀刻技术等，处理键合在第一层2的第一部分4处的所述第二半导体材料的晶片。
根据本发明，产生具有纵横比RA的第一层2的第一部分4，纵横比RA取决于沿着第二基准平面P2或者与其平行的平面(并且垂直于层2的第一部分4的延伸轴A)而测量的层6的第二部分7的维度(特别是如上面限定的宽度w)。
特别地，根据非线性依赖函数，尤其是子线性类型，产生具有纵横比RA的第一层2的第一部分4，纵横比RA取决于层6的第二部分7的维度(尤其是如上限定的宽度w)。
为了清晰起见，这里指定，如广泛已知的，如果下面的条件发生则限定任何函数f(x)具有子线性类型。
优选地，产生具有纵横比RA的第一层2的第一部分4，根据如下类型的依赖函数，纵横比RA取决于层6的第二部分7的维度(尤其是如上面限定的宽度w)：
RA＝(h/b)＝C(w/WR)k1
其中：
h是如上面限定的，层2的第一部分4的高度；
b是如上面限定的，层2的第一部分4的宽度。
WR＝1000μm是所述第二部分的维度的基准值；
k1是低于1的系数，并且0.5<＝k1<＝0.8，更优选地，0.65<＝k1<＝0.8；C是取决于所述第一层和第二层的特性的系数。
上面指示的系数C例如取决于形成前述层2，6的材料，这些层的厚度，以及关于半导体结构1而获得的最小曲率半径R，以便确保这后一个的层6的加工性，以制造期望的电子器件。
关于期望的应用，系数C包括在范围[10，50]中，优选地范围[20，40]中。
作为示例，在限定半导体结构1的层2，6的材料以及这些层的厚度，以及关于将要获得的半导体结构可接受的最大弓曲(或者最小曲率半径R)之后，系数C可以有利地借助于关于有限元数值模拟的数据的插值而确定。
下面的表格例示关于根据第一层2和第二层6的所建立的物理特性以及所指示的可接受的最小曲率半径而制造的半导体结构1的不同实施例，系数C的值的一些示例。
在下面的表格中指示的半导体结构1的实施例中：
-第一层2包括具有正方形横截面并且以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形横截面并且以分隔距离s＝4μm均匀间隔的第二部分7。
优选地，产生具有纵横比RA的第一层2的第一部分4，根据如下类型的依赖函数，纵横比RA取决于层6的第二部分7的维度(尤其是如上面限定的宽度w)：
RA＝(h/b)＝-A+B(w/WR)k2
其中：
h是如上面限定的，层2的第一部分4的高度；
b是如上面限定的，层2的第一部分4的宽度。
WR＝1000μm是如上面限定的，层6的第二部分7的宽度的基准值；k2是低于1的系数，并且0.5<＝k2<＝0.8，更优选地，0.5<＝k2<＝0.7；A，B是取决于第一层2和第二层6的物理特性的系数。
上面指示的系数A，B取决于例如形成前述层2，6的材料，这些层的厚度，以及关于半导体结构1而获得的最小曲率半径R，以便确保这后一个的层6的加工性以制造期望的电子器件。
关于期望的应用，系数A包括在范围[1，15]中并且系数B包括在范围[10，50]，优选地范围[10，40]中。
作为示例，在限定半导体结构1的层2，6的材料以及这些层的厚度，以及关于将要获得的半导体结构可接受的最大弓曲(或者最小曲率半径R)之后，系数A，B可以有利地借助于关于有限元数值模拟的数据插值而确定。
下面的表格例示关于根据第一层2和第二层6的所建立的物理特性以及所指示的可接受的最小曲率半径而制造的半导体结构1的不同实施例，系数A，B的值的一些示例。
在上面表格中指示的半导体结构1的实施例中：
-第一层2包括具有正方形横截面并且以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形横截面并且以分隔距离s＝4μm均匀间隔的第二部分7。
如已经指出的，在借助于根据本发明的方法而获得的半导体结构1中，在第一层2的第一部分4的纵横比RA与第二层6的第二部分7的维度(特别是宽度w)之间存在关系。
有限元模拟分析惊人地示出，在关于电力电子器件的相关实例中，这种关系如何与前述结构的层6的厚度t2基本上无关，尤其是在该后一个层由具有高弹性刚度的材料制成的情况下，如在SiC的情况下。
图9-10示出关于根据本发明的半导体结构，表示层2的第一部分4的高度h与层6的第二部分7的宽度w之间的关系的曲线，其中第一层2由Si(111)制成，第二层6由具有不同厚度值t2的3C-SiC制成，并且预先确定层2的第一部分4的宽度b并且b＝2μm，同时预先确定它们之间的距离并且d＝2μm。
显然，因为预先限定层2的第一部分4的宽度b，图9-10的曲线图指示关于上面描述的半导体结构，层2的第一部分4的纵横比RA＝h/b与层6的第二部分7的宽度w之间存在的关系。
如在图9-10中所示，这个关系使得有可能关于前述结构分别获得期望曲率半径R≥10m(4”的晶片)和R≥25(6”的晶片)，以便确保其随后的加工性。
现在将描述根据本发明的半导体结构的实施例的一些示例。
示例#1
半导体结构的制造，其中：
-第一层2由Si(100)制成；
-第二层6由Ge制成；
-第一层的厚度是t1＝1000μm；
-第二层的厚度是t2＝10μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝-8.8+21.4(w/WR)0.66
其中h是层2的第一部分4的高度，并且8μm≤h≤40μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是层6的第二部分7的基准的宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝500μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的第一部分4的纵横比是RA＝8.1。
关于层2的第一部分4，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝16.2μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥30m。
示例#2
半导体结构的制造，其中：
-第一层2由Si(100)制成；
-第二层6由Ge制成；
-第一层的厚度是t1＝1000μm；
-第二层的厚度是t2＝15μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝-9.5+22.4(w/WR)0.66
其中h是层2的第一部分4的高度，并且8μm≤h≤40μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是层6的第二部分7的基准的宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝1000μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的每个第一部分4的纵横比是RA＝12.9。
关于层2的第一部分4，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝25.8μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥25m。
示例#3
半导体结构的制造，其中：
-第一层2由Si(100)制成；
-第二层6由Ge制成；
-第一层的厚度是t1＝500μm；
-第二层的厚度是t2＝15μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝-14.4+39(w/WR)0.66
其中h是层2的第一部分4的高度，并且8μm≤h≤50μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是层6的第二部分7的基准的宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝1000μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的第一部分4的纵横比是RA＝24.6。
关于层2的第一部分4，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝49.2μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥25m。
示例#4
半导体结构的制造，其中：
-第一层2由Si(111)制成；
-第二层6由3C-SiC制成；
-第一层的厚度是t1＝1000μm；
-第二层的厚度是t2＝15μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝-11.1+30(w/WR)0.66
其中h是层2的第一部分4的高度，并且8μm≤h≤40μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是关于层6的第二部分7所建立的最大宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝300μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的第一部分4的纵横比是RA＝9.6。
关于层2的第一部分4，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝19.2μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥25m。
示例#5
半导体结构的制造，其中：
-第一层2由Si(100)制成；
-第二层6由GaN(立方)制成；
-第一层的厚度是t1＝1000μm；
-第二层的厚度是t2＝15μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝-10+25.2(w/WR)0.66
其中h是层2的第一部分4的高度，并且3μm≤h≤40μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是层6的第二部分7的基准的宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝100μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的第一部分4的纵横比是RA＝1.6。
关于层2的第一部分4，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝3.2μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥10m。
示例#6
半导体结构的制造，其中：
-第一层2由Si(100)制成；
-第二层6由Ge制成；
-第一层的厚度是t1＝1000μm；
-第二层的厚度是t2＝15μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝-2.94+15.88(w/WR)0.57
其中h是层2的第一部分4的高度，并且3μm≤h≤40μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是层6的第二部分7的基准的宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝300μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的第一部分4的纵横比是RA＝5.0。
关于层2的第一部分4，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝15μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥25m。
示例#7
半导体结构的制造，其中：
-第一层2由Si(111)制成；
-第二层6由SiC(111)制成；
-第一层的厚度是t1＝1000μm；
-第二层的厚度是t2＝15μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝-2.07+21.27(w/WR)0.59
其中h是层2的第一部分4的高度，并且3μm≤h≤40μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是层6的第二部分7的基准的宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝1000μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的第一部分4的纵横比是RA＝19.2。
关于层2的第一部分，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝38.4μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥25m。
示例#8
半导体结构的制造，其中：
-第一层2由Si(100)制成；
-第二层6由立方结构的GaN制成；
-第一层的厚度是t1＝1000μm；
-第二层的厚度是t2＝15μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝-1.98+17.67(w/WR)0.61
其中h是层2的第一部分4的高度，并且3μm≤h≤40μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是层6的第二部分7的基准的宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝200μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的第一部分4的纵横比是RA＝4.66。
关于层2的第一部分4，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝9.13μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥25m。
示例#9
半导体结构的制造，其中：
-第一层2由Si(100)制成；
-第二层6由Ge制成；
-第一层的厚度是t1＝1000μm；
-第二层的厚度是t2＝15μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝13.03(w/WR)0.77
其中h是层2的第一部分4的高度，并且3μm≤h≤40μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是层6的第二部分7的基准的宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝1000μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的第一部分4的纵横比是RA＝13.03。
关于层2的第一部分4，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝26.06μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥25m。
示例#10
半导体结构的制造，其中：
-第一层2由Si(111)制成；
-第二层6由SiC(111)制成；
-第一层的厚度是t1＝1000μm；
-第二层的厚度是t2＝15μm；
-第一层2包括具有正方形形状横截面、以分隔距离d＝2μm均匀间隔的第一部分4；
-第二层6包括具有正方形形状横截面、以分隔距离s＝4μm均匀间隔的第二部分7；
-WR＝1000μm；
-纵横比由下面的关系限定：
RA＝(h/b)＝19.26(w/WR)0.69
其中h是层2的第一部分4的高度，并且3μm≤h≤40μm；
b是层2的第一部分4的宽度，并且2μm≤b≤6μm；
w是层6的第二部分7的宽度，并且100μm≤w≤1000μm；
WR是层6的第二部分7的基准的宽度，并且WR＝1000μm。
关于层6的第二部分7，选择宽度w＝1000μm(基于将要实现以制造期望电子器件的处理操作)。
基于上面的关系，层2的第一部分4的纵横比是RA＝19.26。
关于层2的第一部分4，选择宽度b＝2μm(基于可用的光刻处理限制)。
层2的第一部分4的高度h因此等于h＝38.52μm。
如此制造的半导体结构在残余晶格应力存在的情况下具有曲率半径R≥25m。
在根据本发明的方法获得的半导体结构1中，可以基于必须在其上实现以制造期望电子器件的随后处理操作，限定第二层6的第二部分7的维度(尤其是前述部分7的宽度w)。
给定第二层6的部分7的某个宽度w，可以容易地确定第一层2的第一部分4的纵横比RA的维度，使得第二层6的部分7的曲率不低于最小期望半径R，从而确保残余晶格应力的存在的充分减小。
关于这一点，(借助于有限元模拟)已经看到，在根据本发明的半导体结构1中，残余晶格应力的补偿如何作为层2的第一部分4的自由横向弯曲的结果而发生(图8中示意地示出)，根据非线性类型的关系，自由横向弯曲的量与上述层2的第一部分4的纵横比RA以及与层2和6的物理特性相关。
而且，给定第二层6的部分7的某个宽度w，也可以容易地确定第一层2的第一部分4的纵横比RA的维度，使得第一层2的第一部分4的维度与用于处理半导体材料的常见工业技术(例如，与在半导体工业中常见使用的光刻技术)相兼容。
而且，根据所描述的根据本发明的方法的优选实施例，使用非线性类型，尤其是子线性类型的依赖函数确定层2的第一部分4的纵横比RA的维度允许更好地适应于上述层2和6的物理特性。
使用根据本发明的方法，因此有可能获得在残余热应力的减小方面提供高性能的半导体结构(层2的第一部分4的高的纵横比)，这容易以工业级别复制并且便于期望电子器件的工业制造。
图6例示半导体结构1的实施例，其中层2的第一部分4具有矩形形状并且根据彼此垂直且平行于基准平面P1的轴而取向。
已经看到，使用这种解决方案，如何有可能进一步降低半导体结构的层2，6之间的残余晶格应力的发生。
图7例示半导体结构1的实施例，其中层2包括没有排列在相应边界区域5中而是相对于其他而隔离的层2的第一部分4。这些部分由层6的相应第三部分9个体地涂覆。
已经看到，这种解决方案如何使得有可能进一步降低半导体结构的层2，6之间的残余晶格应力的发生，同时允许可以用来制造期望电子器件的厚膜的减少。
根据本发明的方法相对于现有技术具有相当大的优点。
根据本发明的方法提供厚膜6由彼此分隔的部分7组成的半导体结构，并且其中这些分隔的部分具有维度w，维度w与注定支撑厚膜的前述部分7的块体层2的部分4的纵横比RA有关。
根据本发明的方法因此提供起源于不同半导体材料的层之间的界面区域中的任何残余热应力的作用相当大地减小的半导体结构。
同时，根据本发明的方法提供可以容易地处理以在工业级别制造用于在电力电子学、光子学、光电子学、太阳能转换等领域中应用的电子器件的半导体结构。
借助于已知类型的半导体材料的处理技术的使用，根据本发明的方法容易以工业级别实现，并且在限制工业制造成本方面具有相当大的优势。
基于所提供的描述，如此构思的本发明的其他特性、修改或者改进是可能的并且对于本领域技术人员是显然的。
因此，这些特性、修改和改进应当认为是本发明的部分。

Claims (12)

1.一种用于制造半导体结构(1)的方法，包括：
-提供第一半导体材料的至少第一层(2)的步骤，所述第一层包括沿着第一基准平面P1延伸的所述第一半导体材料的基板(3)，以及以2μm和6μm之间的分隔距离d相互间隔并且沿着垂直于所述第一基准平面P1的轴A从所述基板抬高地延伸的所述第一半导体材料的多个第一部分(4)，所述第一部分在相对于所述基板的远端位置具有末端(41)；
-提供第二半导体材料的至少第二层(6)的步骤，所述第二层包括所述第二半导体材料的第二部分(7)，每个第二部分在所述基板(3)的相应的边界区域(5)处连续地延伸并且接合到多个所述第一部分的所述末端(41)，所述第二部分以4μm和12μm之间的分隔距离s相互间隔并且沿着平行于所述第一基准平面P1的第二基准平面P2延伸；
其特征在于，所述第一部分(4)具有纵横比RA，所述纵横比RA根据以下类型的函数，取决于沿着所述第二基准平面P2或者平行平面的第二部分(7)的宽度w来计算：
RA＝(h/b)＝C(w/WR)k1
其中：
h和b分别是所述第一部分(4)的高度和宽度，h在3μm和50μm之间，b在1μm和4μm之间，
WR＝1000μm；
w是所述第二部分(7)的宽度，w在100μm和1000μm之间，
k1是低于1的系数，且0.5<＝k1<＝0.8；
C是取决于所述第一层(2)和第二层(6)的材料和厚度并且取决于针对所述半导体结构(1)所期望的最小曲率半径R而计算的系数，其中10<＝C<＝50。
2.根据权利要求1所述的方法，其特征在于所述第一部分(4)具有纵横比RA，所述纵横比RA根据如下类型的函数，取决于沿着所述第二基准平面P2或者平行平面的所述第二部分(7)的宽度w来计算：
RA＝(h/b)＝-A+B(w/WR)k2
其中：
h和b分别是所述第一部分(4)的高度和宽度，h在3μm和50μm之间，b在1μm和4μm之间；
WR＝1000μm；
w是所述第二部分(7)的宽度，w在100μm和1000μm之间；
k2是低于1的系数，且0.5<＝k2<＝0.8；
A、B是取决于所述第一层(2)和第二层(6)的材料和厚度并且取决于针对所述半导体结构(1)所期望的最小曲率半径R而计算的系数，其中1<＝A<＝15；且10<＝B<＝50。
3.根据权利要求1所述的方法，其特征在于所述系数C包括在如下范围内：20<＝C<＝40。
4.根据权利要求1-3中任一项所述的方法，其特征在于所述第一半导体材料是Si。
5.根据权利要求1-3中任一项所述的方法，其特征在于所述第二半导体材料选自：SiC、GaN、Ge、GaAs或者选自III-V族中的另一种半导体材料。
6.根据权利要求1-3中任一项所述的方法，其特征在于所述第一半导体材料是Si，并且所述第二半导体材料是3C-SiC相的SiC。
7.一种半导体结构(1)，包括：
-第一半导体材料的至少第一层(2)，所述第一层包括沿着第一基准平面P1延伸的所述第一半导体材料的基板(3)，以及以2μm和6μm之间的分隔距离d相互间隔并且沿着垂直于所述第一基准平面P1的轴A从所述基板抬高地延伸的所述第一半导体材料的多个第一部分(4)，所述第一部分在相对于所述基板的远端位置具有末端(41)；
-第二半导体材料的至少第二层(6)，所述第二层包括所述第二半导体材料的第二部分(7)，每个第二部分在所述基板(3)的相应的边界区域(5)处连续地延伸并且接合到多个所述第一部分的末端(41)，所述第二部分以4μm和12μm之间的分隔距离s相互间隔并且沿着平行于所述第一基准平面P1的第二基准平面P2延伸；
其特征在于，所述第一部分(4)具有纵横比RA，所述纵横比RA根据以下类型的函数，取决于沿着所述第二基准平面P2或者平行平面的第二部分(7)的宽度w来计算：
RA＝(h/b)＝C(w/WR)k1
其中：
h和b分别是所述第一部分(4)的高度和宽度，h在3μm和50μm之间，b在1μm和4μm之间，
WR＝1000μm；
w是所述第二部分(7)的宽度，w在100μm和1000μm之间，
k1是低于1的系数，且0.5<＝k1<＝0.8；
C是取决于所述第一层(2)和第二层(6)的材料和厚度并且取决于针对所述半导体结构(1)所期望的最小曲率半径R而计算的系数，其中10<＝C<＝50。
8.根据权利要求7所述的半导体结构，其特征在于所述第一部分(4)具有纵横比RA，所述纵横比RA根据如下类型的函数，取决于沿着所述第二基准平面P2或者平行平面的所述第二部分(7)的宽度w来计算：
RA＝(h/b)＝-A+B(w/WR)k2
其中：
h和b分别是所述第一部分(4)的高度和宽度，h在3μm和50μm之间，b在1μm和4μm之间；
WR＝1000μm；
w是所述第二部分(7)的宽度，w在100μm和1000μm之间；
k2是低于1的系数，且0.5<＝k2<＝0.8；
A、B是取决于所述第一层(2)和第二层(6)的材料和厚度并且取决于针对所述半导体结构(1)所期望的最小曲率半径R而计算的系数，其中1<＝A<＝15；且10<＝B<＝50。
9.根据权利要求7所述的半导体结构，其特征在于所述系数C包括在如下范围内：20<＝C<＝40。
10.根据权利要求7至9中任一项所述的半导体结构，其特征在于所述第一半导体材料是Si。
11.根据权利要求7至9中任一项所述的半导体结构，其特征在于所述第二半导体材料选自：SiC、GaN、Ge、GaAs或者选自III-V族中的另一种半导体材料。
12.根据权利要求7至9中任一项所述的半导体结构，其特征在于所述第一半导体材料是Si，并且所述第二半导体材料是3C-SiC相的SiC。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT202000026356A1 (it) 2020-11-05 2022-05-05 Pilegrowth Tech S R L Metodo per produrre uno strato epitassiale autoportante e privo di stress partendo da un substrato monouso modellato in forma di matrice di pilastri scavati

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008030960A2 (en) * 2006-09-06 2008-03-13 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
WO2014140082A1 (en) * 2013-03-13 2014-09-18 Pilegrowth Tech S.R.L. High efficiency solar cells on silicon substrates

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2855650B1 (fr) * 2003-05-30 2006-03-03 Soitec Silicon On Insulator Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat
US20060202209A1 (en) 2005-03-09 2006-09-14 Kelman Maxim B Limiting net curvature in a wafer
US20150004366A1 (en) * 2009-08-03 2015-01-01 National Tsing Hua University Substrate with high fracture strength
TWI562195B (en) 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
GB2495949B (en) 2011-10-26 2015-03-11 Anvil Semiconductors Ltd Silicon carbide epitaxy
ITMI20112273A1 (it) * 2011-12-15 2013-06-16 St Microelectronics Srl Metodo per la produzione di una fetta di carburo di silicio e relativa attrezzatura
US9312205B2 (en) * 2014-03-04 2016-04-12 International Business Machines Corporation Methods of forming a TSV wafer with improved fracture strength

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008030960A2 (en) * 2006-09-06 2008-03-13 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
WO2014140082A1 (en) * 2013-03-13 2014-09-18 Pilegrowth Tech S.R.L. High efficiency solar cells on silicon substrates

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