CN109065557A - 背照式cmos图像传感器及其形成方法 - Google Patents
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Abstract
本发明提供一种背照式CMOS图像传感器及其形成方法，该背照式CIS的形成方法包括：在半导体衬底上生长有P型外延层，在P型外延层中形成有用于定义像素单元有源区的隔离沟槽；在像素有源区的选定区域上形成有光电二极管的第一N型掺杂区；以图形化的掩模层为掩模，对P型外延层进行第一次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第一部分，P型插入掺杂区的第一部分位于第一N型掺杂区内；对P型外延层进行第二次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第二部分，P型插入掺杂区的第二部位于所述第一N型掺杂区内，以加深光电二极管的PN结的结深，有利于第一N型掺杂区的电荷的耗尽，从而提高了背照式CMOS图像传感器的满阱容量。
Description
技术领域
本发明涉及集成电路制造领域，特别涉及一种背照式CMOS图像传感器及其形成方法。
背景技术
CMOS图像传感器(CIS)产品是一种图形收集处理半导体器件，光电二极管(Photo-Diode，简称PD)作为光电转换器件应用于CIS产品中，使得CIS产品可以实现将光学信号转化成电学信号进行存储和显示。现有的CIS产品已经采用了背照式(Back-illuminated)的工艺，即半导体衬底完成MOS晶体管以及金属连线后会进行半导体衬底背面的研磨(目的是将半导体衬底的厚度减薄)，让半导体衬底背面作为光感应的窗口，而半导体衬底的正面会粘合在其他辅助半导体衬底上面以实现光线处理功能。CMOS图像传感器的基本单元称为像素，其由1个光电二极管和3个或4个MOS晶体管构成，其中，由1个光电二极管和3个MOS晶体管构成的像素结构通常称为3T像素单元电路，由1个光电二极管和4个MOS晶体管构成的像素结构通常称为4T像素单元电路。
目前，随着标准CMOS工艺水平的不断跃进，以及市场对小尺寸像素的需求，像素尺寸的不断缩减已跃然成为消费类影像技术的一大趋势，尤其受消费类智能终端的刺激，1.75μm及1.4μm尺寸的像素已经实现了工业界量产。在借助背照式技术的应用，像素尺寸得以向更小的尺寸不断迈进，使得0.7μm像素尺寸亦得以实现。然而，随着像素面积的不断减小，不期望的降低了光电二极管电荷收集的容积和量子效率。换言之，由于像素面积的不断减小，抑制了光电二极管中电荷收集的势阱中可容纳的最大信号电荷量即满阱容量。而在55nm的背照式CIS制造工艺中，光电二极管的满阱容量是非常重要的参数，满阱容量的大小会严重影响整个图像的质量。
发明内容
本发明的目的在于提供一种背照式CMOS图像传感器及其形成方法，以提升背照式CMOS图像传感器的满阱容量。
为了实现上述目的，本发明提供了一种背照式CMOS图像传感器的形成方法，包括以下步骤：
提供一P型的半导体衬底，在所述半导体衬底上生长有P型外延层，在所述P型外延层中形成有用于定义像素单元有源区的隔离沟槽；在所述像素有源区的选定区域上，对所述P型外延层进行第一次N型离子注入工艺，以形成光电二极管的第一N型掺杂区；在所述半导体衬底上形成所述图形化的掩模层；以所述图形化的掩模层为掩模，对所述P型外延层进行第一次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第一部分，所述P型插入掺杂区的第一部分位于所述第一N型掺杂区内，且所述P型插入掺杂区的第一部分的最深处与所述第一N型掺杂区的最深处在同一位置；以所述图形化的掩模层为掩模，对所述P型外延层进行第二次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第二部分，所述P型插入掺杂区的第二部位于所述第一N型掺杂区内，且所述P型插入掺杂区的第一部分位于所述P型插入掺杂区的第二部分底部，形成光电二极管的P型插入掺杂区；以及去除所述图形化的掩模层。
可选的，所述掩模层包括光刻胶层，所述光刻胶层的厚度为图形化的所述光刻胶层的掩模图形的开口尺寸为0.2～0.6μm，所述掩模图形在横向位置上位于所述第一N型掺杂区中间位置。
可选的，所述第一次P型离子注入工艺中的P型离子包括硼离子，所述第一次P型离子注入工艺中的P型离子的剂量为5E15～1E16，能量为1500Kev～2500Kev，所述P型离子的入射角度相对于所述半导体衬底的表面相垂直的角度呈-0.8°～-1.3°。
可选的，所述第二次P型离子注入工艺中的P型离子包括硼离子，所述第二次P型离子注入工艺中的P型离子的剂量为2E15～5E15，能量为200Kev～1400Kev，所述P型离子的入射角度相对于所述半导体衬底的表面相垂直的角度呈-0.8°～-1.3°。
可选的，所述隔离沟槽中以及所述P型外延层上还形成有一氧化层，用于填充所述隔离沟槽，还用于隔离P型外延层中各结构与P型外延层上后续工艺中的所形成的各结构。
可选的，在去除所述图形化的掩模层之后还包括以下步骤：
在所述P型外延层上形成有栅极结构，在沿所述半导体衬底水平向上，所述第一N型掺杂区位于所述隔离沟槽与所述栅极结构之间，且所述第一N型掺杂区的部分与所述栅极结构重叠；对所述P型外延层进行第二次N型离子注入工艺，以形成光电二极管的第二N型掺杂区，所述第二N型掺杂区位于所述第一N型掺杂区内，且位于所述P型插入掺杂区与所述P型外延层上表面之间；在所述栅极结构的两侧形成侧墙，以形成转移控制晶体管；以及对所述P型外延层进行第三次P型离子注入工艺，以形成光电二极管的顶部P型掺杂区，所述顶部P型掺杂区位于所述第一N型掺杂区内，其位于所述第二N型掺杂区上，且暴露所述顶部P型掺杂区。
可选的，所述第二N型掺杂区在横向上的尺寸小于所述第一N型掺杂区在横向上的尺寸，大于所述P型插入掺杂区在横向上的尺寸，且所述第二N型掺杂区在横向上未暴露在所述P型外延层中。
本发明还提供了一种背照式CMOS图像传感器，包括光电二极管，所述光电二极管包括第一N型掺杂区、P型插入掺杂区、第二N型掺杂区以及顶部P型掺杂区，所述P型插入掺杂区、第二N型掺杂区以及顶部P型掺杂区由下至上依次位于所述第一N型掺杂区内，所述P型插入掺杂区的最深度与所述第一N型掺杂区的最深度相同且暴露所述P型插入掺杂区的下表面，暴露出所述顶部P型掺杂区的上表面。
可选的，所述P型插入掺杂区包括所述P型插入掺杂区的第一部分和所述P型插入掺杂区的第二部分，所述P型插入掺杂区的第一部分位于所述P型插入掺杂区的第二部分的底部。
与现有技术相比，本发明所提供的一种背照式CMOS图像传感器的形成方法，通过在第一N型掺杂区中新增了P型插入掺杂区，以加深光电二极管的PN结的结深，有利于第一N型掺杂区的电荷的耗尽，从而提高了背照式CMOS图像传感器的满阱容量。
附图说明
图1为本发明一实施例中的背照式CMOS图像传感器的形成方法的流程示意图；
图2为本发明一实施例中的背照式CIS像素单元的简化截面图。
附图标记说明：
100-半导体衬底；
200-P型外延层；210-第一N型掺杂区；220-P型插入掺杂区；230-第二N型掺杂区；240-顶部P型掺杂区；250-N+漂浮节点；
300-隔离沟槽；
400-氧化层；
500-转移控制晶体管；510-栅极结构；520-侧墙。
具体实施方式
如背景技术所述，随着像素尺寸的不断缩减，像素面积也随着减小，使得光电二极管(Photo-Diode，简称PD)的电荷收集势阱中可容纳的最大信号电荷量即满阱容量(简称，阱容量)受到抑制，阱容量受到抑制使得小尺寸像素的动态范围、信噪比和灵敏度等指标恶化，而这些指标都将直接影响小尺寸像素的成像质量。
发明人研究发现，在像素尺寸减少时，光电二极管的PN结的结深变浅，而这一变化影响了光电二极管的阱容量与量子效率，从而影响图像传感器的像素性能。
基于上述研究，本发明提供一种背照式CMOS图像传感器及其形成方法，通过在第一N型掺杂区进行两次P型掺杂工艺，以形成位于第二N型掺杂区与P型外延层之间，且被第一N型掺杂区包裹的P型掺杂区，其增加光电二极管的纵向长度来增加对光的吸收效率，加深了PN结的结深，有利于第一N型掺杂区的电荷的耗尽，从而提高了背照式CMOS图像传感器的满阱容量。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
需要说明的是，在后续描述中将背照式CMOS图像传感器简称为背照式CIS，且本实施例中的背照式CIS以4T像素单元电路为例。
图2为本实施例中的背照式CIS像素单元的简化截面图。如图2所示，CMOS图像传感器(CIS)的主要工作机制体现在：在光照时，光电二极管在第一N型掺杂区210和第二N型掺杂区220处产生电荷，这个时候转移控制晶体管(TG)500是关闭状态。然后转移控制晶体管(TG)500被接通，将存储在光电二极管的第一N型掺杂区210和第二N型掺杂区220中的电荷通过导通的转移控制晶体管(TG)500传输到N+漂浮节点250也即浮置掺杂区，电荷传输到浮置掺杂区后，转移控制晶体管(TG)500被关断，并等待下一次光照的进入。在N+漂浮节点250也即浮置掺杂区处暂存的电荷信号随后利用放大晶体管(SF)进行放大，放大晶体管(SF)也是一个源极跟随器，它将光电二极管的高阻抗输出信号进行电流放大。行选择晶体管(RS)被用做选址模拟开关，当选通脉冲到来时选择晶体管(RS)导通，使通过放大晶体管(SF)被放大的光电信号藉由选择晶体管(RS)输送出去。在读出光电信号后，带有复位门的复位晶体管(RST)导通将N+漂浮节点250也即浮置掺杂区的电位复位到一个参考电压。
本实施例所提供的一种背照式CIS的形成方法。图1为本发明一实施例中的背照式CMOS图像传感器的形成方法的流程示意图。如图1所述，该形成方法包括以下步骤：
步骤S1:提供一P型的半导体衬底，在所述半导体衬底上生长有P型外延层，在所述P型外延层中形成有用于定义像素单元有源区的隔离沟槽；
步骤S2:在所述像素有源区的选定区域上，对所述P型外延层进行第一次N型离子注入工艺，以形成光电二极管的第一N型掺杂区；
步骤S3:在所述半导体衬底上形成所述图形化的掩模层；
步骤S4:以所述图形化的掩模层为掩模，对所述P型外延层进行第一次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第一部分，所述P型插入掺杂区的第一部分位于所述第一N型掺杂区内，且所述P型插入掺杂区的第一部分的最深处与所述第一N型掺杂区的最深处在同一位置；
步骤S5:以所述图形化的掩模层为掩模，对所述P型外延层进行第二次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第二部分，所述P型插入掺杂区的第二部位于所述第一N型掺杂区内，且所述P型插入掺杂区的第一部分位于所述P型插入掺杂区的第二部分底部，形成光电二极管的P型插入掺杂区；
步骤S6:去除所述图形化的掩模层；
步骤S7:在所述P型外延层上形成有栅极结构，在沿所述半导体衬底水平向上，所述第一N型掺杂区位于所述隔离沟槽与所述栅极结构之间，且所述第一N型掺杂区的部分与所述栅极结构重叠；
步骤S8:对所述P型外延层进行第二次N型离子注入工艺，以形成光电二极管的第二N型掺杂区，所述第二N型掺杂区位于所述第一N型掺杂区内，且位于所述P型插入掺杂区与所述P型外延层上表面之间；
步骤S9:在所述栅极结构的两侧形成侧墙，以形成转移控制晶体管；以及
步骤S10:对所述P型外延层进行第三次P型离子注入工艺，以形成光电二极管的顶部P型掺杂区，所述顶部P型掺杂区位于所述第一N型掺杂区内，其位于所述第二N型掺杂区上，且暴露所述顶部P型掺杂区。
下面结合图1和图2对本发明实施例所提供的一种背照式CIS的形成方法进行详细介绍。
请参阅图2，首先执行步骤S1，提供一P型的半导体衬底100，在所述半导体衬底100上生长有P型外延层200，在所述P型外延层200中形成有用于定义像素单元有源区的隔离沟槽300。
所述隔离沟槽300中以及所述P型外延层200上还形成有一氧化层400，其用于填充所述隔离沟槽300，还用于隔离P型外延层200中各结构与P型外延层200上后续工艺中的所形成的各结构。
该背照式CIS形成于在硅或等同材质的P型半导体衬底100上方的P型外延层200中，所述P型外延层200采用现有的工艺生长而成，例如是通过超高真空化学气相沉积而成，所述隔离沟槽300例如是环绕在像素单元有源区周围。
另外，本实施例所说的背照式CIS的像素单元尺寸一般小于1.4μm。
请继续参阅图2，接着执行步骤S2，在所述像素有源区的选定区域上，对所述P型外延层200进行第一次N型离子注入工艺，以形成光电二极管的第一N型掺杂区210。
其中，所述像素有源区的选定区域为形成光电二极管的区域，所述第一次N型离子注入工艺中的N型离子例如是磷离子，所述N型离子注入的剂量例如是2E15～5E15，能量例如是200Kev～1400Kev，所述N型离子的入射角度相对于所述半导体衬底的表面相垂直的角度例如是呈-0.8°～-1.3°。
请继续参阅图2，接着执行步骤S3，在所述半导体衬底100上形成图形化的掩模层(图中未示出)。
具体步骤如下：
在所述半导体衬底100上形成掩模层，对所述掩模层进行图像化处理，以形成所述图形化的掩模层，所述掩模层例如是光刻胶层，或者是由下至上的氧化层和氮化层。在本实施例中，所述掩模层例如是光刻胶层，所述光刻胶层的厚度例如是所述光刻胶的图形的开口尺寸例如是0.2～0.6μm，所述光刻胶的图形位于所述第一N型掺杂210的上方，较佳地，所述光刻胶的图形在横向位置上(即在平行于半导体衬底的方向上)位于所述第一N型掺杂区中间位置。
请继续参阅图2，接着执行步骤S4，以所述图形化的掩模层为掩模，对所述P型外延层200进行第一次P型离子注入工艺，以形成P型插入掺杂区220的第一部分，所述P型插入掺杂区220的第一部分位于所述第一N型掺杂区210内，且所述P型插入掺杂区220的第一部的最深处与所述第一N型掺杂区210的最深处在同一位置。
具体步骤如下：
以所述图形化的掩模层为掩模，对所述P型外延层200进行第一次P型离子注入工艺，以形成光电二极管的P型插入掺杂区220的第一部分，所述P型插入掺杂区220的第一部分位于所述第一N型掺杂区210内，且所述P型插入掺杂区220的第一部的最深处与所述第一N型掺杂区210的最深处在同一位置。
其中，所述第一次P型离子注入工艺中的P型离子硼离子，所述第一次P型离子注入的剂量例如是5E15～1E16，能量例如是1500Kev～2500Kev，所述P型离子的入射角度相对于所述半导体衬底的表面相垂直的角度例如是呈-0.8°～-1.3°。
由上可知，该P型插入掺杂区220的的第一部的最深处与所述第一N型掺杂区210的最深处在同一位置，实现了其与半导体衬底100充分的电学接触，使得整个P型插入掺杂区220的电势与型外延层200的电势相同，进一步的，使得整个P型插入掺杂区220的电势与半导体衬底100的电势相同，避免了P型插入掺杂区220的电势浮空。
请继续参阅图2，接着执行步骤S5，以所述图形化的掩模层为掩模，对所述P型外延层200进行第二次P型离子注入工艺，以形成光电二极管的P型插入掺杂区220的第二部分，所述P型插入掺杂区220的第一部分位于所述P型插入掺杂区220的第二部分底部，且所述P型插入掺杂区220的第二部位于所述第一N型掺杂区内，形成所述P型插入掺杂区。
具体步骤如下：
以所述图形化的掩模层为掩模，对所述P型外延层200进行第二次P型离子注入工艺，以形成光电二极管的P型插入掺杂区220的第二部分，所述P型插入掺杂区220的第二部位于所述第一N型掺杂区210内，所述P型插入掺杂区220的第一部分位于所述P型插入掺杂区220的第二部分底部，形成光电二极管的P型插入掺杂区220。
其中，在第二次P型离子注入工艺中的P型离子硼离子，所述第二次P型离子注入的剂量例如是2E15～5E15，能量例如是200Kev～1400Kev，所述P型离子的入射角度相对于所述半导体衬底的表面相垂直的角度例如是呈-0.8°～-1.3°。所述P型插入掺杂区220较佳地在横向上(即在平行于半导体衬底的方向上)将所述第一N型掺杂区210分为两部分，例如是左、右两部分，进一步较佳地，所述P型插入掺杂区220在横向上将所述第一N型掺杂区210分为完全相同的两部分，例如是完全相同的左、右两部分。
由上可知，通过在第一N型掺杂区210进行两次P型掺杂工艺，以形成P型插入掺杂区220，而该P型插入掺杂区220的最深处与所述第一N型掺杂区210的最深处在同一位置，其在P型光电二极管表面在横向的面积不变的情况下，加深了P型光电二极管的PN结的结深，即增加了第一N型掺杂区210深入P型外延层200的纵向面积，增加了P型光电二极管的总电荷的收集量，即，增加光电二极管的纵向长度来增加对光的吸收效率，从而提高背照式CMOS图像传感器的满阱容量。
进一步地，P型插入掺杂区220在横向位置上(即在平行于半导体衬底的方向上)将所述第一N型掺杂区210分为两部分，有利于改善光电二极管内部无法耗尽的问题，较佳地，所述P型插入掺杂区220在横向上将所述第一N型掺杂区210分为完全相同的两部分，其改善了光电二极管内部无法耗尽的问题。同时，在P型插入掺杂区220与第一N型掺杂区210之间形成耗尽区，增大光电二极管的接触面积，从而进一步的提高满阱容量。
请继续参阅图2，接着执行步骤S6，去除所述图形化的掩模层。
所述掩模层例如是光刻胶层，通过采用氧离子灰化的方式去除所述光刻胶层，所述掩模层例如由下至上的氧化层和氮化层，通过干法刻蚀去除所述氧化层和氮化层。
请继续参阅图2，接着执行步骤S7，在所述P型外延层200上形成有栅极结构510，在沿所述半导体衬底100水平向上，所述第一N型掺杂区210位于所述隔离沟槽300与所述栅极结构510之间，且所述第一N型掺杂区210的部分与所述栅极结构510重叠。
其中，所述栅极结构510包括栅极介质层和栅极，所述栅介质层的材料例如是氧化硅，所述栅极的材料例如是多晶硅，所述栅介质层和栅极的形成方法例如是化学气相沉积(CVD)。
请继续参阅图2，接着执行步骤S8，对所述P型外延层200进行第二次N型离子注入工艺，以形成光电二极管的第二N型掺杂区230，所述第二N型掺杂区230位于所述第一N型掺杂区210内，且位于所述P型插入掺杂区220与所述P型外延层200上表面之间。
其中，在第二次N型离子注入工艺中的N型离子例如是磷离子，所述N型离子注入的剂量例如是2E15～5E15，能量例如是200Kev～1400Kev，所述N型离子的入射角度相对于所述半导体衬底的表面相垂直的角度例如是呈-0.8°～-1.3°。所述第二N型掺杂区230在横向上的尺寸小于所述第一N型掺杂区210在横向上的尺寸，大于所述P型插入掺杂区220在横向上的尺寸，且所述第二N型掺杂区230在横向上未暴露在所述P型外延层200中。
请继续参阅图2，接着执行步骤S9，在所述栅极结构510的两侧形成侧墙520，以形成转移控制晶体管500。
其中，所述侧墙510的材料例如是氮化硅。
请继续参阅图2，接着执行步骤S10，对所述P型外延层200进行第三次P型离子注入工艺，以形成光电二极管的顶部P型掺杂区240，所述顶部P型掺杂区240位于所述第一N型掺杂区210内，其位于所述第二N型掺杂区230上，且暴露所述顶部P型掺杂区240。
其中，在第三次P型离子注入工艺中的P型离子硼离子，所述第三次P型离子注入的剂量例如是2E14～3E15，能量例如是100Kev～500Kev，所述P型离子的入射角度相对于所述半导体衬底的表面相垂直的角度例如是呈-0.8°～-1.3°。
在本实施例中，所述顶部P型掺杂区240位于所述氧化层400与所述第二N型掺杂区230之间。
请继续参阅图2，本实施例还提供了一种背照式CIS，所述背照式CIS包括光电二极管，所述光电二极管包括第一N型掺杂区210、P型插入掺杂区220、第二N型掺杂区230以及顶部P型掺杂区240，所述P型插入掺杂区220、第二N型掺杂区230以及顶部P型掺杂区240由下至上依次位于所述第一N型掺杂区内210，所述P型插入掺杂区220的最深度与所述第一N型掺杂区210的最深度相同且暴露所述P型插入掺杂区220的下表面，暴露出所述顶部P型掺杂区220的上表面。
所述P型插入掺杂区220包括所述P型插入掺杂区220的第一部分和所述P型插入掺杂区220的第二部分，所述P型插入掺杂区220的第一部分位于所述P型插入掺杂区220的第二部分的底部。所述P型插入掺杂区220的第一部分的P型离子注入工艺中的P型离子例如是硼离子，所述第一次P型离子注入的剂量例如是5E15～1E16，能量例如是1500Kev～2500Kev，所述P型离子的入射角度相对于所述半导体衬底的表面相垂直的角度例如是呈-0.8°～-1.3°。
所述P型插入掺杂区220的第二部分的P型离子注入工艺中的P型离子例如是硼离子，所述第二次P型离子注入的剂量例如是2E15～5E15，能量例如是200Kev～1400Kev，所述P型离子的入射角度相对于所述半导体衬底的表面相垂直的角度例如是呈-0.8°～-1.3°。
综上所述，本发明通过在第一N型掺杂区中新增了P型插入掺杂区，以加深光电二极管的PN结的结深，有利于第一N型掺杂区的电荷的耗尽，进而提高背照式CMOS图像传感器的满阱容量。同时所述P型插入掺杂区在横向上较佳地位于所述第一N型掺杂区的中间位置，进一步的增大光电二极管的接触面积，从而进一步的提高满阱容量。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (13)
1.一种背照式CMOS图像传感器的形成方法，其特征在于，包括以下步骤：
提供一P型的半导体衬底，在所述半导体衬底上生长有P型外延层，在所述P型外延层中形成有用于定义像素单元有源区的隔离沟槽；
在所述像素有源区的选定区域上，对所述P型外延层进行第一次N型离子注入工艺，以形成光电二极管的第一N型掺杂区；
在所述半导体衬底上形成所述图形化的掩模层；
以所述图形化的掩模层为掩模，对所述P型外延层进行第一次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第一部分，所述P型插入掺杂区的第一部分位于所述第一N型掺杂区内，且所述P型插入掺杂区的第一部分的最深处与所述第一N型掺杂区的最深处在同一位置；
以所述图形化的掩模层为掩模，对所述P型外延层进行第二次P型离子注入工艺，以形成光电二极管的P型插入掺杂区的第二部分，所述P型插入掺杂区的第二部位于所述第一N型掺杂区内，且所述P型插入掺杂区的第一部分位于所述P型插入掺杂区的第二部分底部，形成光电二极管的P型插入掺杂区；以及
去除所述图形化的掩模层。
2.如权利要求1所述的方法，其特征在于，所述掩模层包括光刻胶层，所述光刻胶层的厚度为
3.如权利要求2所述的方法，其特征在于，图形化的所述光刻胶层的掩模图形的开口尺寸为0.2～0.6μm。
4.如权利要求3所述的方法，其特征在于，所述掩模图形在横向位置上位于所述第一N型掺杂区中间位置。
5.如权利要求1所述的方法，其特征在于，所述第一次P型离子注入工艺中的P型离子包括硼离子。
6.如权利要求5所述的方法，其特征在于，所述第一次P型离子注入工艺中的P型离子的剂量为5E15～1E16，能量为1500Kev～2500Kev，所述P型离子的入射角度相对于所述半导体衬底的表面相垂直的角度呈-0.8°～-1.3°。
7.如权利要求1所述的方法，其特征在于，所述第二次P型离子注入工艺中的P型离子包括硼离子。
8.如权利要求7所述的方法，其特征在于，所述第二次P型离子注入工艺中的P型离子的剂量为2E15～5E15，能量为200Kev～1400Kev，所述P型离子的入射角度相对于所述半导体衬底的表面相垂直的角度呈-0.8°～-1.3°。
9.如权利要求1所述的方法，其特征在于，所述隔离沟槽中以及所述P型外延层上还形成有一氧化层，用于填充所述隔离沟槽，还用于隔离P型外延层中各结构与P型外延层上后续工艺中的所形成的各结构。
10.如权利要求1所述的方法，其特征在于，在去除所述图形化的掩模层之后还包括以下步骤：
在所述P型外延层上形成有栅极结构，在沿所述半导体衬底水平向上，所述第一N型掺杂区位于所述隔离沟槽与所述栅极结构之间，且所述第一N型掺杂区的部分与所述栅极结构重叠；
对所述P型外延层进行第二次N型离子注入工艺，以形成光电二极管的第二N型掺杂区，所述第二N型掺杂区位于所述第一N型掺杂区内，且位于所述P型插入掺杂区与所述P型外延层上表面之间；
在所述栅极结构的两侧形成侧墙，以形成转移控制晶体管；以及
对所述P型外延层进行第三次P型离子注入工艺，以形成光电二极管的顶部P型掺杂区，所述顶部P型掺杂区位于所述第一N型掺杂区内，其位于所述第二N型掺杂区上，且暴露所述顶部P型掺杂区。
11.如权利要求10所述的方法，其特征在于，所述第二N型掺杂区在横向上的尺寸小于所述第一N型掺杂区在横向上的尺寸，大于所述P型插入掺杂区在横向上的尺寸，且所述第二N型掺杂区在横向上未暴露在所述P型外延层中。
12.一种背照式CMOS图像传感器，其特征在于，包括光电二极管，所述光电二极管包括第一N型掺杂区、P型插入掺杂区、第二N型掺杂区以及顶部P型掺杂区，所述P型插入掺杂区、第二N型掺杂区以及顶部P型掺杂区由下至上依次位于所述第一N型掺杂区内，所述P型插入掺杂区的最深度与所述第一N型掺杂区的最深度相同且暴露所述P型插入掺杂区的下表面，暴露出所述顶部P型掺杂区的上表面。
13.如权利要求12所述的背照式CMOS图像传感器，其特征在于，所述P型插入掺杂区包括所述P型插入掺杂区的第一部分和所述P型插入掺杂区的第二部分，所述P型插入掺杂区的第一部分位于所述P型插入掺杂区的第二部分的底部。
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