CN109032968B - 包括逻辑到物理地址映射存储设备及其操作方法 - Google Patents

包括逻辑到物理地址映射存储设备及其操作方法 Download PDF

Info

Publication number
CN109032968B
CN109032968B CN201810265475.1A CN201810265475A CN109032968B CN 109032968 B CN109032968 B CN 109032968B CN 201810265475 A CN201810265475 A CN 201810265475A CN 109032968 B CN109032968 B CN 109032968B
Authority
CN
China
Prior art keywords
address
addresses
logical addresses
logical
physical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810265475.1A
Other languages
English (en)
Other versions
CN109032968A (zh
Inventor
李钟沅
D.什穆埃尔
M.特威托
E.埃雷兹
E.霍夫
孔骏镇
A.多尔
M.埃尔利森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109032968A publication Critical patent/CN109032968A/zh
Application granted granted Critical
Publication of CN109032968B publication Critical patent/CN109032968B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1008—Correctness of operation, e.g. memory ordering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages

Abstract

通过从主机接收包括用于要存储在非易失性存储器中的数据的改变逻辑地址的地址改变信息，可以提供操作包括非易失性存储器的存储设备的方法。物理地址可以被顺序分配给包含在地址改变信息中的改变逻辑地址，以提供第一日志。分配给改变逻辑地址的至少一个物理地址的一部分可以被移除以提供第二日志，并且第二日志可以被存储在非易失性存储器中。

Description

包括逻辑到物理地址映射存储设备及其操作方法
相关申请的交叉引用
本申请要求于2017年6月9日在韩国知识产权局提交的韩国专利申请第10-2017-0072721号的权益，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及固态存储器领域，更具体地，涉及固态存储设备中的地址映射。
背景技术
通常，存储设备可以包括将逻辑地址映射到存储设备的物理地址的闪存转换层(FTL)。包括关于逻辑地址和物理地址的映射信息的映射表可以被存储在存储设备中。为防止数据丢失，当映射表发生改变时，可以在运行改变之前使用日志记录对映射表的改变。
发明内容
根据本发明构思的实施例可以提供包括逻辑到物理地址映射的存储设备以及操作这种设备的方法。根据这些实施例，可以通过从主机接收包括用于将要存储在非易失性存储器中的数据的改变逻辑地址的地址改变信息，提供操作包括非易失性存储器的存储设备的方法。物理地址可以被顺序分配给包含在地址改变信息中的改变的逻辑地址，以提供第一日志。分配给改变的逻辑地址的至少一个物理地址的一部分可以被移除以提供第二日志，并且第二日志可以被存储在非易失性存储器中。
在一些实施例中，可以提供一种操作存储设备的方法，其中存储设备包括具有多个块的非易失性存储器，多个块中的每一个包括具有用于每个页面的相应的物理地址的多个页面。可以通过接收包括多个逻辑地址的至少一个地址单元并按照升序或降序对多个逻辑地址进行排序来提供多个经排序的逻辑地址来提供该方法。每个块中的第一级页面的物理地址可以被顺序地分配给第一映射表中的多个经排序的逻辑地址，直到分配了所有的第一级页面为止，然后可以将每个块中的第二级页面的物理地址顺序地分配给第一映射表中的多个经排序的逻辑地址。
在一些实施例中，存储设备可以包括具有分别对应于多个物理地址的多个页面的非易失性存储器，其中非易失性存储器可以被划分成存储地址的元区域(meta area)以及存储数据的用户区域。闪存转换层(FTL)可被配置为从外部源接收多个逻辑地址并被配置为将多个物理地址分配给多个逻辑地址，并且地址排序器可被配置为将多个逻辑地址以升序或降序排序以提供多个经排序的逻辑地址，并被配置为将多个经排序的逻辑地址输出到闪存转换层，其中FTL被配置为确定性地将多个物理地址地分配给经排序的多个逻辑地址。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的示例实施例的存储设备的框图；
图2是根据本发明构思的示例实施例的存储设备的框图；
图3是根据本发明构思的示例实施例的存储设备的操作方法的流程图；
图4是根据本发明构思的示例实施例的包括在非易失性存储器中的存储块的电路图；
图5是根据本发明构思的示例实施例的包括在存储单元阵列中的存储块的另一示例的电路图；
图6是图5的存储块的透视图；
图7是根据本发明构思的实施例的超级块的框图；
图8是根据本发明构思的示例实施例的用于说明存储设备的操作方法的图；
图9是根据本发明构思的示例实施例的存储设备的操作方法的流程图。
图10是根据本发明构思的示例实施例的用于解释存储设备的操作方法的图；
图11是根据本发明构思的示例实施例的地址排序器的框图；
图12是根据本发明构思的示例实施例的地址排序器的操作方法的流程图；
图13是根据本发明构思的示例实施例的存储设备的操作方法的流程图；
图14是根据本发明构思的示例实施例的用于解释存储设备的操作方法的图；
图15是根据本发明构思的示例实施例的存储设备的框图；
图16是根据本发明构思的实施例的存储设备的操作方法的流程图；
图17是根据本发明构思的实施例的用于解释存储设备的操作方法的图；
图18是根据本发明构思的示例实施例的存储设备的操作方法的流程图；
图19是根据本发明构思的实施例的用于解释存储设备的操作方法的图；以及
图20是根据本发明构思的示例实施例的示出固态驱动器(SSD)系统中的存储设备的应用的示例的框图。
具体实施方式
以下参考附图描述根据本发明构思的实施例。然而，本发明构思可以以许多不同的形式来体现，并且不应被解释为限于在此阐述的实施例。相反，提供这些实施例是为了使本公开透彻和完整，并将本发明的范围充分地传达给本领域技术人员。相似的数字始终指代相同的元素。
如本文所使用的，术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。诸如“至少一个”之类的表达当在元素列表之前时，修饰整个元素列表并且不是修饰列表的单个元素。
图1是根据示例实施例的存储系统的框图。
参考图1，存储系统1可以包括存储设备10和主机20。存储设备10可以包括非易失性存储器110和地址排序器120。当在存储设备10中执行写入操作时，主机20可以输出数据和包括对应于该数据的至少一个逻辑地址的地址单元(AU)。这里，从主机20连续输出到存储设备10的一组逻辑地址被称为地址单元(AU)。
如上所述，即使当电力供应中断时，非易失性存储器110也可以保留数据。非易失性存储器110可以包括连接到字线、串选择线、地选择线和位线的存储单元阵列。存储单元阵列可以包括多个NAND单元串。NAND单元串中的每一个可以通过串选择晶体管被连接到对应的位线。非易失性存储器110可以包括包含多个存储块的超级块。多个存储块可以包括多个页面。多个页面可以包括多个存储器单元。非易失性存储器110可以包括二维(2D)存储器阵列或三维(3D)存储器阵列。也可以使用其他类型的非易失性存储器。
3D存储器阵列可以包括布置在硅衬底中的有源区域(active area)和与存储器单元的操作相关联的电路，其中电路可以在具有储器单元阵列的至少一个物理层的硅衬底上或硅衬底中整体形成。术语“整体”可以指其中电路堆叠在存储器单元阵列的较低层的层上的结构。
在一些实施例中，3D存储器阵列可以包括在垂直方向上布置的单元串，使得至少一个存储器单元在另一个存储器单元上。该至少一个存储器单元可以包括电荷陷阱层(charge trap layer)。其公开通过引用并入本文的美国专利7679133、8553466、8654587、8559235和2011/0233648公开了具有共享字线和/或位线的多个层的3D存储器阵列的适当配置。美国专利2014-0334232和8488381也通过引用并入本文。参考例如图4至图8，描述了非易失性存储器110。
虽然在本发明构思的以下实施例中非易失性存储器110被描述为闪存设备，但是应理解，本发明构思不限于闪存设备并且可应用于任何类型的存储设备(例如，ROM、PROM、EEPROM、闪存设备、PRAM、MRAM、RRAM、FRAM等)。
非易失性存储器110可以包括存储实质(substantial)数据的用户区域和存储地址映射信息的元区域。用户区域可以存储从主机20接收到的数据。主机20可以发送数据和包括对应于该数据的多个逻辑地址的地址单元(AU)。非易失性存储器110的元区域可以存储关于其中实质上存储从主机20接收的数据的用户区域的物理地址的映射信息，以及与该数据相对应的逻辑地址。这里，存储在元区域中的包括逻辑地址和物理地址的映射信息的表格被称为映射表。
地址排序器120可以按照一定的规则对接收到的地址单元AU中包括的多个逻辑地址进行排序。例如，地址排序器120可以按照升序或降序对包括在地址单元AU中的多个逻辑地址进行排序。如稍后将描述的，由于地址排序器120对多个逻辑地址进行排序，关于分配给逻辑地址的物理地址的信息的至少一部分可以被省略，以减少用于映射表的存储器的量。尽管在此描述了地址排序器120以升序对多个逻辑地址进行排序的实施例，但是应理解，本发明构思不限于此，并且可以包括按降序或通过任何其他某些规则进行排序的实施例。
图2是根据本发明构思的示例实施例的存储设备10的框图。这里可以省略与图1重叠的图2的方面的描述。
参考图2，存储设备10可以包括非易失性存储器110、地址排序器120、闪存转换层(FTL)130和缓冲器140。由于在上面参考图1描述了非易失性存储器110和地址排序器120，这里可能不提供其重复的描述。
FTL 130可以从外部源(例如，图1的主机20)接收地址单元AU，并将接收到的地址单元AU存储在缓冲器140中。FTL 130可以从地址排序器120接收经排序的地址单元SAU并基于接收到的排序地址单元SAU创建第一映射表(MP1)。所创建的第一映射表(MP1)可以被存储在缓冲器140中。FTL 130可以基于第一映射表(MP1)创建第二映射表(MP2)。所创建的第二映射表MP2可以被存储在非易失性存储器110中。FTL 130可以独立地或者通过控制设备控制器来执行这些操作。
缓冲器140可以包括作为能够高速写入或读取数据的存储器的易失性存储器，例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)，锁存器、触发器或寄存器；或非易失性存储器，诸如NAND闪存、垂直NAND(VNAND)、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。尽管缓冲器140被描述为支持DRAM接口的DRAM，但是应理解，本发明构思不限于此。
地址排序器120可以从缓冲器140读取地址单元(AU)，并通过对包括在地址单元(AU)中的多个逻辑地址进行排序来创建经排序的地址单元(SAU)。地址排序器120可以将经排序的地址单元SAU输出到FTL 130。
在本发明构思的一些实施例中，FTL 130可以创建包括关于所有逻辑地址和物理地址的映射信息的第一映射表MP1，并且将第一映射表MP1存储在缓冲器140中。FTL 130还可以创建第二映射表MP2，其中关于包括在第一映射表MP1中的物理地址的信息的至少一部分的信息被省略，并将第二映射表MP2存储在非易失性存储器110中。在其中缓冲器140是诸如DRAM的易失性存储器的情况下，当电力供应中断时，关于逻辑地址和物理地址的映射信息可能丢失。因此，FTL 130可以将包括关于逻辑地址和物理地址的映射信息的映射表存储在即使当电力供应中断时也可以保留信息的非易失性存储器110中。
在本发明构思的一些实施例中，当地址排序器120对逻辑地址进行排序时，FTL130可以根据一定的规则将物理地址分配给逻辑地址。FTL 130可以省略存储在非易失性存储器110中的第二映射表MP2中物理地址的至少一部分信息。例如，如参照图7至图10所描述的示例，由于地址排序器120可以按照升序对逻辑地址进行排序，并且FTL 130可以顺序地将物理地址映射到逻辑地址，所以可以省略第二映射表MP2中的物理地址的通道和路径信息(way information)。
图3是根据本发明构思的实施例的存储设备的操作方法，具体地，涉及根据实施例的在存储设备中基于地址单元AU创建第二映射表MP2的方法的流程图。
参考图2和图3，根据实施例的存储设备10可以从外部源(例如，图1的主机20)接收包括多个逻辑地址的地址单元AU(S110)。地址排序器120可以按照一定的规则对包括在地址单元AU中的多个逻辑地址进行排序(S120)。例如，地址排序器120可以按升序或降序对多个逻辑地址进行排序。
FTL 130可以通过将物理地址顺序地映射到由地址排序器120排序的多个逻辑地址来创建第一映射表MP1(S130)。FTL 130可以基于第一映射表MP1来创建第二映射表MP2(S140)。例如，FTL 130可以通过省略关于第一映射表MP1中的物理地址的信息的至少一部分来创建第二映射表MP2。FTL 130可以将所创建的第二映射表MP2存储在非易失性存储器110的元区域中(S150)。
图4是根据本发明构思的示例实施例的非易失性存储器中的存储块的电路图。
参考图4，根据实施例的非易失性存储器(例如，图1的非易失性存储器110)可以包括水平NAND快闪存储器的存储器单元阵列和多个存储块。每个存储块BLKa可以包括其中多个存储单元MC在位线BL0至BLn-1的方向上串联连接的n个(n是等于或大于2的整数)单元串，以及分享字线WL1至WLn的页面PAGE。
具有图4所示结构的NAND快闪存储设备可以以块为单位运行擦除，并且可以以分别对应于字线WL0至WLn的页面为单位运行程序。图4示出了其中在一个存储块BLKa中提供了n个字线WL1至WLn的n个页面的示例。图1或图2的非易失性存储器110可以包括具有与上述相同的结构的执行相同操作的多个存储器单元阵列。
图5是根据本发明构思的示例实施例的包括在存储器单元阵列中的存储块BLK0的另一示例的电路图。
参考图5，非易失性存储器(例如，图1的非易失性存储器110)可以包括垂直NAND闪存的存储器单元阵列和多个存储块。每个存储块BLK0可以包括NAND单元串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个地选择线GSL1至GSL3、多个串选择线SSL1至SSL3和一个共同源极线CSL。根据实施例，NAND单元串的数量、字线的数量、位线的数量、地选择线的数量以及单元串选择线的数量可以不同地改变。
NAND单元串NS11、NS21和NS31可以在第一位线BL1和公共源极线CSL之间被提供，NAND单元串NS12、NS22和NS32可以在第二位线BL2和公共源极线CSL之间被提供，并且NAND单元串NS13、NS23和NS33可以在第三位线BL3和公共源极线CSL之间被提供。每个NAND单元串(例如，NS11)可以包括串联连接的单元串选择晶体管SST、存储单元MC1至MC8和地选择晶体管GST。
共同连接到单个位线的单元串可以构成一个列。例如，共同连接到第一位线的BL1单元串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的单元串NS12、NS22和NS32可以对应于第二列，共同连接到第三位线BL3的单元串NS13、NS23和NS33可以对应于第三列。
共同连接到单个串选择线的单元串可以构成一行。例如，连接到第一单元串选择线SSL1的单元串NS11、NS12和NS13可以对应于第一行，连接到第二单元串选择线SSL2的单元串NS21、NS22和NS23可以对应于第二行，连接到第三单元串选择线SSL3的单元串NS31、NS32和NS33可以对应于第三行。
单元串选择晶体管SST被连接到串选择线SSL1至SSL3之中的对应的串选择线。多个存储单元MC1到MC8被分别连接到字线WL1到WL8。地选择晶体管GST被连接到地选择线GSL1至GSL3之中的对应的地选择线。单元串选择晶体管SST被连接到位线BL1到BL3之中的对应位线，地选择晶体管GST被连接到公共源极线CSL。
具有相同高度的字线(例如WL1)相互连接。单元串选择线SSL1至SSL3彼此分离，并且地选择线GSL1至GSL3也彼此分离。例如，当对连接到第一字线WL1并属于单元串NS11、NS12和NS13的存储单元进行编程时，可以选择第一字线WL1和第一单元串选择线SSL1。地选择线GSL1至GSL3可以被共同地彼此连接。
图6是图5的存储块BLK0的透视图。
参考图6，可以在垂直于衬底SUB的方向上形成包括在非易失性存储器(例如，图2的非易失性存储器110)中的每个存储块。虽然图6示出存储块包括两条选择线GSL和SSL、八条字线WL1至WL8以及三条位线BL1至BL3，实际上这些元件中的每一个可以包括比这些更多或更少的数量。
衬底SUB可以具有第一导电类型(例如，p型)并且在第一方向(例如，Y方向)上延伸，并且可以提供掺杂有第二导电类型的杂质类型(例如，n型)的公共源极线CSL。沿着第一方向延伸的多个绝缘层IL可以在两个相邻公共源极线CSL之间的衬底SUB的区域中沿第三方向(例如，Z方向)顺序地提供。多个绝缘层IL可以沿着第三方向彼此间隔特定的距离。例如，多个绝缘层IL可以包括诸如氧化硅的绝缘材料。
在两个相邻公共源极线CSL之间的衬底SUB的区域中，可以提供沿第三方向通过多个绝缘层IL的在第一方向上顺序布置的多个柱P。例如，多个柱P可以穿过多个绝缘层IL以接触衬底SUB。例如，每个柱P的表面层S可以包括第一类型的硅材料并且可以用作通道区。每个柱P的内层I可以包括诸如氧化硅或气隙的绝缘材料。
在两个相邻公共源极线CSL之间的区域中，电荷存储层CS可以沿绝缘层IL、柱P和衬底SUB的暴露表面提供。电荷存储层CS可以包括栅极绝缘层(也称为隧穿绝缘层)、电荷陷阱层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。另外，在两个相邻公共源极线CSL之间的区域中，可以在电荷存储层CS的暴露表面上提供包括选择线GSL和SSL的栅极电极GE以及字线WL1至WL8。
漏极或漏极触点DR(drain contacts)可以分别在多个柱P上被提供。例如，漏极或漏极触点DR可以包括掺杂有第二导电类型的杂质的硅材料。可以在漏极DR上提供沿第二方向(例如，X方向)延伸且沿着第一方向彼此间隔一定距离的位线BL1至BL3。
图7是根据本发明构思的实施例的超级块的框图。
参考图7，第一超级块SBLKA可以包括多个块BLK11至BLK44。虽然图7示出了具有16个块BLK11至BLK44的实施例，但本发明构思的实施例并不如此提供，并且块的数量可以例如大于或小于16。
多个块BLK11至BLK44中的每一个可以是如上参考图4至图6描述的块，并且可以包括多个页面。多个块BLK11至BLK44可以根据通道CH1至CH4以及与其连接的路径Wy1至Wy4来划分。例如，连接到第二通道CH2的第二路径Wy2的块可以是第六块BLK22，连接到第三通道CH3的第三路径Wy3的块可以是第十一块BLK33。
包括在多个块BLK11至BLK44中的多个页面可以具有它们自己的物理地址PA111至PA44n。物理地址PA111至PA44n可以包括关于包括对应页面的第一超级块SBLKA的信息，关于块BLK11至BLK44的信息以及页号。关于块BLK11至BLK44的信息可以包括关于通道CH1至CH4以及连接到相应块BLK11至BLK44的路径Wy1至Wy4的信息。例如，在根据本文公开的实施例的物理地址PA111至PA44n的物理地址PA321中，“PA321”中的“A”可以指代关于包括对应页面的第一超级块SBLKA的信息，“32”可以指代关于第十个块BLK32的信息，并且“1”可以指代第十个块BLK32中的相应页号。在作为关于第10块BLK32的信息的“32”中，“3”可以指代关于连接到第10块BLK32的第三通道CH3的信息，“2”可以指代关于连接到第10块BLK32的第二路径Wy2的信息。因此，物理地址PA111至PA44n可以显示页面的位置。
根据实施例的存储设备可以将数据写入到多个块BLK11至BLK44的相同级别的页面，然后以相同的方式顺序地写入到其他级别的其他页面。也就是说，存储设备可以将数据顺序地写入到多个块BLK11至BLK44中的第一级的具有页号为1的页面PA111至PA441，然后到多个块BLK11至BLK44的第二级的具有页号为2的页面PA112至PA442。这种将数据顺序地写入到多个块的相同级别的页面的方式在本文被称为并行写入方法。然而，应理解，本发明构思不限于顺序分配。例如，在一些实施例中，分配可以以允许分配中没有改变的任何确定性方式完成，从而可以在没有任何信息损失的情况下恢复被省略的信息。
图8是用于解释根据本发明构思的示例实施例的存储设备的操作方法的图，并且具体地是根据实施例的利用地址单元AU在存储设备中创建第二映射表MP2的方法。
参照图2、图7和图8，存储设备10可以从外部源(例如，图1的主机20)接收包括多个逻辑地址的地址单元AU。地址排序器120可以按照升序对包括在地址单元AU中的多个逻辑地址进行排序，以创建经排序的地址单元SAU。也就是说，地址排序器120可以通过按照升序对逻辑地址L10、L16、L27、L5、L7、L32、L13和L20进行排序，即按照“L5，L7、L10、L13、L16、L20、L27和L32”的顺序，来创建经排序的地址单元SAU。
FTL 130可以通过将物理地址顺序地分配给经排序的地址单元SAU来创建第一映射表MP1。根据图7以及如上所述的并行写入方法，可以顺序地分配对应于第一级别的页面PA111至PA441的物理地址。也就是说，可以根据经排序的地址单元SAU的经排序的逻辑地址“L5、L7、L10、L13、L16、L20、L27和L32”的顺序分配页面“PA111至PA241”的物理地址。FTL130可以独立地或通过控制设备控制器将第一映射表MP1存储在缓冲器140中。
FTL 130可以通过从第一映射表MP1的物理地址省略关于通道CH1至CH4以及路径Wy1至Wy4的信息来创建第二映射表MP2。即，FTL 130可以通过从第一映射表MP1的物理地址“PA111至PA241”中省略关于通道CH1至CH4以及路径Wy1至Wy4的信息(即，“11”至“24”)，并且仅留下作为超级块的信息的“A”和作为页号的信息的“1”来创建第二映射表MP2。因此，与第一映射表MP1的物理地址相比，第二映射表MP2中的物理地址可以具有减少的数据量。FTL130可以独立地或者通过控制设备控制器将第二映射表MP2存储在非易失性存储器110中。
在根据本发明构思的一些实施例中，存储设备10可以对地址单元AU的逻辑地址进行排序并且将物理地址顺序地分配给排序的逻辑地址，并且可以创建第二映射表MP2，同时省略至少一部分关于物理地址的信息。因此，第二映射表MP2可以具有减少的数据量，并且可以节省用于第二映射表MP2的非易失性存储器110的存储空间。
图9是根据本发明构思的示例实施例的存储设备的操作方法，具体地，根据实施例的从存储设备中的第二映射表MP2创建第一映射表MP1的方法的流程图。
参考图2和图9，FTL 130可以独立地或通过控制设备控制器从非易失性存储器110读取第二映射表MP2(S210)。FTL 130可以基于第二映射表MP2创建第一映射表MP1(S220)。在本发明构思的一些实施例中，FTL 130可以通过根据特定规则将通道和路径信息添加到包括在第二映射表MP2中的物理地址来创建第一映射表MP1。在一些实施例中，FTL 130可以通过将通道和路径信息顺序地添加到物理地址来创建第一映射表MP1。FTL 130可以独立地或者通过控制设备控制器将所创建的第一映射表MP1写入缓冲器140(S230)。存储设备10可以使用写入到缓冲器140的第一映射表MP1高速处理来自主机(例如，图1的主机20)的命令。
图10是用于解释根据本发明构思的示例实施例的存储设备的操作方法，并且具体地是根据本发明实施例的使用存储设备中的第二映射表MP2创建第一映射表MP1的方法的图。
参照图2、图7和图10，FTL 130可以独立地或者通过控制设备控制器从非易失性存储器110读取第二映射表MP2。如以上参照图8所述，在第二映射表MP2中，可以顺序地存储逻辑地址，同时从物理地址省略至少一部分关于通道CH1至CH4以及路径Wy1至Wy4的信息。FTL130可以基于包括在第二映射表MP2中的物理地址顺序地分配通道CH1至CH4以及路径Wy1至Wy4。也就是说，FTL 130可以将与通道CH1至CH4以及路径Wy1至Wy4有关的信息顺序地添加到与逻辑地址L5、L7、L10、L13、L16、L20、L27和L32相对应的物理地址PA1、PA1、PA1、PA1、PA1、PA1、PA1和PA1。FTL 130可以按照上面参考图7描述的并行写入方法，依次分配通道CH1至CH4以及路径Wy1至Wy4。
例如，如图10所示，与根据并行写入方法首先写入数据的、分别从通道CH1至CH4以及路径Wy1至Wy4中选择的第一块的通道和路径相对应的“PA111”的物理地址可以分配给第二映射表MP2的“L5”的第一最小逻辑地址。然后，与根据并行写入方法其次将写入数据的、分别从通道CH1至CH4以及从路径Wy1至Wy4中选择的第二块的通道和路径相对应的“PA121”的物理地址可以分配给第二映射表MP2的第二最小逻辑地址“L7”。以这种方式，可以将“PA131”的物理地址分配给逻辑地址“L10”，将“PA141”的物理地址分配给逻辑地址“L13”，将“PA211”的物理地址分配给逻辑地址“L16”，将“PA221”的物理地址分配给逻辑地址“L20”，将“PA231”的物理地址分配到逻辑地址“L27”，然后将“PA241”的物理地址分配到逻辑地址“L32”。FTL 130可以通过以如上所述的方式将物理地址分配给第二映射表MP2的逻辑地址来创建第一映射表MP1。
FTL 130可以将所创建的第一映射表MP1存储在缓冲器140中。存储设备10可以使用存储在缓冲器140中的第一映射表MP1来高速处理来自主机(例如，图1的主机20)的命令。
图11是根据本发明构思的示例实施例的地址排序器的框图。
参照图2和图11，根据实施例的地址排序器120可以包括输入缓冲器121、排序单元122和合并单元123。地址排序器120可以从缓冲器140读取L个逻辑地址(在图11中表示为LLs，其中L是指示逻辑地址的数量的大于1的自然数)，并将逻辑地址存储在输入缓冲器121中。
作为能够以比非易失性存储器110更高的速度写入或读取数据的存储器的输入缓冲器121可以包括例如诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、锁存器、触发器或寄存器的易失性存储器。例如，输入缓冲器121可以包括诸如NAND闪存、垂直NAND闪存(VNAND)、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)的非易失性存储器(比非易失性存储器110更快))。在下文中，为了便于解释，输入缓冲器121被描述为SRAM，然而，本发明构思的实施例不限于此。
排序单元122可以从输入缓冲器121中读取L个逻辑地址中的M个逻辑地址(在图11中表示为M Ls，其中M是大于1且小于L的自然数)，并对所读取的M个逻辑地址进行排序。在本发明构思的一些实施例中，排序单元122可以按升序或降序对M个逻辑地址进行排序。排序单元122可以将经排序的M个逻辑地址(在图11中表示为M Ls_s)存储在合并单元123中。为此，合并单元123可以包括至少一个存储空间，诸如堆栈、队列、SRAM或DRAM。
当对M个逻辑地址(M Ls)的排序完成时，排序单元122可以从输入缓冲器121读取其他M个逻辑地址，并对所读取的M个逻辑地址进行排序。当所有L逻辑地址(L Ls)通过重复上述操作而完成排序时，地址排序器120可以从缓冲器140中读取其它的L个逻辑地址，并将所读取的L个逻辑地址存储在输入缓冲器121中。然后，排序单元122可以以如上所述的方式对存储在输入缓冲器121中的L个逻辑地址进行排序，并将经排序的L个逻辑地址存储在合并单元123中。
当由排序单元122存储在合并单元123中的逻辑地址的数量等于或大于N(其中N是大于或等于L的自然数)时，合并单元123可以输出经排序的N个逻辑地址(在图11中表示为NLs_s)给FTL 130。FTL 130可以使用如上所述的方式排序的N个逻辑地址(N Ls_s)来创建第一映射表MP1和第二映射表MP2。
图12是根据本发明构思的示例实施例的地址排序器的操作方法的流程图。
参照图2、图11和图12，根据实施例的地址排序器120可以从缓冲器140读取包括在地址单元AU中的第1至第L逻辑地址(其中L是大于1的自然数)(S310)。地址排序器120可以将所读取的L个逻辑地址(L Ls)存储在输入缓冲器121中(S320)。排序单元122可以读取第1至第L逻辑地址的第1至第M逻辑地址(其中M是大于1的自然数)(S330)。排序单元122可以对所读取的M个逻辑地址(在图11中表示为M Ls)进行排序(S340)。在本发明构思的一些实施例中，排序单元122可以按升序或降序对所读取的M个逻辑地址进行排序。排序单元122可以将经排序的M个逻辑地址(在图11中表示为M Ls_s)存储在合并单元123中(S350)。
地址排序器120可以确定是否已经读取了存储在输入缓冲器121中的所有L个逻辑地址(在图11中表示为L Ls)(S360)。当存储在输入缓冲器121中的所有L个逻辑地址还没有被读取时，排序单元122然后可以从尚未从输入缓冲器121读取的逻辑地址中读取M个逻辑地址(在图11中表示为M Ls)(S361)，对读取的M个逻辑地址进行排序(S340)，然后将经排序的M个逻辑地址存储在合并单元123中(S350)。
当读取了存储在输入缓冲器121中的所有L个逻辑地址时，地址排序器120可以确定是否已经从缓冲器140读取了地址单元AU中的所有逻辑地址(S370)。当地址单元AU中的所有逻辑地址还没有被读取时，地址排序器120可以从缓冲器140读取在地址单元AU中尚未读取的下一L个逻辑地址(S371)。地址排序器120可以对读取的L个逻辑地址进行排序，并将经排序的L个逻辑地址存储在合并单元123中(S320至S360)。当地址单元AU的全部逻辑地址被完全读取时，合并单元123可以将经排序的逻辑地址输出到FTL 130(S380)。
如图12所表示的，地址排序器120通过反复读取和排序存储在缓冲器140中的地址单元AU中的L个逻辑地址，可以有效地对地址单元AU进行排序。在一些实施例中，地址排序器120可以根据来自FTL 130的排序命令对地址单元AU进行排序。
图13是根据本发明构思的示例实施例的存储设备的操作方法，具体地，根据实施例的当在存储设备中从主机接收到多个地址单元时存储设备的操作方法的流程图。
参照图2和图13，根据实施例的存储设备10可以从主机(例如，图1的主机20)接收多个地址单元AU(S410)。在一些实施例中，主机可以运行多个线程。主机可以通过多个线程同时将多个地址单元AU输出到存储设备10。
地址排序器120可以根据特定规则对包括在地址单元AU中的多个逻辑地址进行排序(S420)。在本发明构思的一些实施例中，地址排序器120可以按照升序或降序对多个逻辑地址进行排序。FTL 130可以通过顺序地将物理地址分配给经排序的多个逻辑地址并添加关于地址单元AU的信息来创建第一映射表MP1(S430)。FTL 130可以通过省略来自第一映射表MP1的通道和路径信息来创建第二映射表MP2(S440)。FTL 130可以将创建的第二映射表MP2存储在非易失性存储器110中。
所接收的多个地址单元AU可以被同时写入到非易失性存储器110中并被管理，但是可以被一个一个地读取。因此，当从主机分别通过多个线程分别接收到多个地址单元AU时，存储设备10可以通过添加关于地址单元AU的信息到物理地址并省略通道和路径信息，来节省在用于第二映射表MP2的非易失性设备的元区域中的存储空间。通过将关于多个地址单元AU的信息添加到第二映射表MP2的物理地址，存储设备10可以有效地管理多个地址单元AU的映射表。
图14是用于解释根据本发明构思的示例实施例的存储设备的操作方法，具体地，根据实施例的当从主机接收到多个地址单元时，存储设备的操作方法的图。
参照图2和图14，根据实施例的存储设备10可以从主机(例如，图1的主机20)接收第一地址单元AU1和第二地址单元AU2。地址排序器120可以将接收到的第一地址单元AU1和第二地址单元AU2进行合并，并按照一定的规则对其中的逻辑地址进行排序，以生成经排序的地址单元SAU。图14示出了地址排序器120按照升序对第一地址单元AU1和第二地址单元AU2的逻辑地址进行排序的实施例。然而，本发明构思的实施例不限于此。
地址排序器120可以将第一地址单元AU1和第二地址单元AU2的标识信息并入经排序的地址单元SAU中。即，包括在第一地址单元AU1中的作为逻辑地址的“L10、L16、L27、L5和L7”可以包括作为第一地址单元AU1的识别信息的“AU1”，并且作为包含在第二地址单元AU2中的逻辑地址的“L2、L26、L22、L43以及L1”可以包括作为第二地址单元AU2的标识信息的“AU2”。因此，地址排序器120可以创建包括具有第一地址单元AU1或第二地址单元AU2的标识信息(即，AU2/L1、AU2/L2、AU1/L5、AU1/L7、AU1/L10、AU1/L16、AU2/L22、AU2/L26、AU1/L27和AU2/L43)的经排序的逻辑地址的经排序的地址单元SAU。地址排序器120可以将经排序的地址单元SAU输出到FTL 130。
FTL 130可以使用接收到的经排序的地址单元SAU来创建第一映射表。具体地，FTL130可以通过将物理地址顺序地分配给逻辑地址并且向其添加地址单元AU的信息来创建第一映射表MP1。在图14的实施例中，FTL 130可以通过以按照上面参照图8描述的并行写入方法的顺序将“PA111”映射到“AU2/L1”，并且通过将“2”作为相应的第二地址单元AU2的信息添加到“PA111”来将“PA1112”分配给“AU2/L1”。FTL 130可以通过以按照以上参照图8所述的并行写入方法的顺序将“PA121”映射到“AU2/L2”并且通过将“2”作为对应的第二地址单元AU2的信息添加到“PA111”来将“PA1212”分配给“AU2/L2”。以相同的方式，FTL 130可以将“PA1311”分配给“AU1/L5”、“PA1411”分配给“AU1/L7”、“PA2111”分配个给“AU1/L10”、“PA2211”分配给“AU1/L16”、“PA2312”分配给“AU2/L22”、“PA2412”分配给“AU2/L26”、“PA3111”分配给“AU1/L27”以及“PA3212”分配给“AU2/L43”。
FTL 130可以使用第一映射表MP1创建第二映射表MP2。具体地，FTL130可以通过从第一映射表MP1的物理地址省略通道和路径信息来创建第二映射表MP2。如以上参照图8所述的，每个物理地址中的第一个数字可以是通道信息，第二个出现的数字可以是路径信息。在图14的实施例中，FTL130可省略来自“PA1112”的通道和路径信息“11”，以将“PA12”分配给对应于逻辑地址“L1”的物理地址。以相同的方式，FTL 130可以将“PA12”分配给“L2”、“PA11”分配给“L5”、“PA11”分配给“L7”、“PA11”分配给“L10”、“PA11”分配给“L16”、“PA12”分配给“L22”、“PA12”分配给“L26”、“PA11”分配给“L27”以及“PA12”分配给“L43”。也就是说，在本发明构思的一些实施例中，存储设备10可以通过仅使用超级块信息(例如“A”)、页号信息(例如，“1”)以及地址单元AU的识别信息(例如，'1'或'2')在对应于逻辑地址的物理地址中创建第二映射表MP2，并将所创建的第二映射表MP2存储在非易失性存储器110中。因此，可以节省用于存储第二映射表MP2的非易失性存储器110的元区域。
图15是根据本发明构思的示例实施例的存储设备的框图，具体地，当从外部源接收到地址改变请求时。与图2的重叠内容可以被省略。
参考图15，根据实施例的存储设备10可以包括非易失性存储器110、FTL 130和缓冲器140。当需要改变存储在非易失性存储器110中的数据时，主机(例如，图1的主机20)可以将地址改变信息ACI连同地址改变请求一起输出到FTL 130。地址改变信息ACI可以包括关于在存储设备10中存储的映射表中改变的逻辑地址的逻辑地址改变信息。换句话说，地址改变信息ACI可以包括关于具有分配给它的物理地址的要改变的逻辑地址的逻辑地址改变信息。根据地址改变信息ACI改变的逻辑地址在这里也可以被称为改变逻辑地址。当存在具有分配给它的物理地址的改变逻辑地址的请求时，可能不会立即或者与其他请求同时反映存储设备10中的改变。因此，存储设备10可以在反映所请求的改变之前收集所请求的改变。所请求的改变的集合可以被称为日志。为了防止在电力中断时丢失日志，存储设备10可以将日志存储在非易失性存储器110中。
FTL 130可以基于接收到的地址改变信息ACI生成第一日志JN1。在本发明构思的一些实施例中，FTL 130可以通过顺序地将物理地址分配给包括在地址改变信息ACI中的改变逻辑地址来生成第一日志JN1。具体地，FTL130可以通过按照根据并行写入方法的顺序将物理地址分配给包括在地址改变信息ACI中的改变逻辑地址来生成第一日志JN1。FTL 130可以独立地或通过控制设备控制器将第一日志JN1存储在缓冲器140中。当从主机(例如，图1的主机20)接收到对包括在第一日志JN1中的改变逻辑地址的访问请求时，存储设备10可以使用第一日志JN1响应访问请求，而不是存储在缓冲器140或非易失性存储器110中的映射表。
FTL 130可以基于第一日志JN1生成第二日志JN2。在本发明构思的一些实施例中，FTL 130可以通过省略除了与来自第一日志JN1的第一改变逻辑地址相对应的第一物理地址之外的剩余物理地址，并使用包括有关改变物理地址数量的信息的物理地址替换第一物理地址来生成第二日志JN2。FTL130还可以将所生成的第二日志JN2存储在非易失性存储器110中。由于如上所述物理地址被顺序地分配给包括在第一日志JN1中的改变的本地地址，所以只要第一个物理地址是已知的，就可以恢复剩余的物理地址。因此，可能省略除了第一物理地址之外的剩余的可恢复物理地址。根据本公开的发明构思，在第二日志JN2中可以省略除第一物理地址之外的其余物理地址，使得第二日志JN2可以具有减少的数据量，并且可以节省非易失性存储器110中的存储空间用于存储第二日志JN2。
图16是根据本发明构思的实施例的存储设备的操作方法，具体地，当从外部源接收到地址改变请求时，根据实施例的存储设备的操作方法的流程图。
参照图15和图16，根据实施例的存储设备10可以从外部源(例如，图1的主机20)接收地址改变信息ACI(S510)。FTL 130可以基于接收到的地址改变信息ACI生成第一日志JN1(S520)。FTL 130可以独立地或通过控制设备控制器将生成的第一日志JN1写入缓冲器140(S530)。FTL 130可以基于第一日志JN1生成第二日志JN2(S540)。在本发明构思的一些实施例中，FTL 130可以通过省略除了与来自第一日志JN1的第一改变逻辑地址相对应的第一物理地址之外的剩余物理地址，并用包括有关改变物理地址数量的信息的物理地址替换第一物理地址来生成第二日志JN2。FTL 130可以独立地或通过控制设备控制器将生成的第二日志JN2写入非易失性存储器110(S550)。
图17是用于解释根据本发明构思的实施例的存储设备的操作方法，具体地，当从外部源接收到地址改变请求时，根据实施例的存储设备的操作方法的图。
参照图15和图17，存储设备10可以从主机(例如，图1的主机20)接收包括逻辑地址“L44、L7、L28、L4、L10和L15”的地址改变信息ACI。FTL 130可以通过按照并行写入方法将物理地址依次分配给包括在接收到的地址改变信息ACI中的逻辑地址“L44、L7、L28、L4、L10和L15”来生成第一日志JN1。相应地，在图17所示的实施例中，可以将“PA111、PA121、PA131、PA141、PA211和PA221”分别顺序地分配给“L44、L7、L28、L4、L10和L15”。
FTL 130可以通过省略除了与来自第一日志JN1的第一改变逻辑地址对应的第一物理地址之外的剩余物理地址，并且使用包括关于改变物理地址的数量的信息的物理地址PAN来替换第一物理地址来生成第二日志JN2。在图17的实施例中，第二日志JN2可以通过省略除了与第一改变的逻辑地址“L44”相对应的物理地址“PA111”之外的物理地址“PA121、PA131、PA141、PA211和PA221”，并且使用“PA601”来替换物理地址“PA111”，物理地址PAN包括指示改变的逻辑地址数量的“6”。物理地址“PA601”可以是通过从第一物理地址“PA111”省略作为通道和路径信息的“11”并且向其添加指示改变的逻辑地址的数目的“6”而获得的物理地址。
FTL 130可以将生成的第二日志JN2存储在非易失性存储器110中。根据本公开的发明构思，在第二日志JN2中可以省略除第一物理地址之外的其余物理地址，使得第二日志JN2可以具有减少的数据量，并且可以节省用于存储第二日志JN2的非易失性存储器110中的存储空间。
图18是根据本发明构思的示例实施例的存储设备的操作方法，并且具体地，是根据本发明构思的实施例的在存储设备中使用第二日志JN2生成第一日志JN1的方法的流程图。
参照图15和图18，FTL 130可以从非易失性存储器110读取第二日志JN2(S610)，并基于第二日志JN2生成第一日志JN1(S620)。在本发明构思的一些实施例中，FTL 130可以基于包括在第二日志JN2的第一物理地址中的超级块信息和页号信息来恢复第一日志JN1的第一物理地址，并且基于包含在第二日志JN2的第一物理地址中的关于改变的逻辑地址的数量的信息来恢复剩余的物理地址。FTL 130可以通过将要首先写入数据的第一块的通道和路径信息添加到第二日志JN2的第一物理地址来确定第一日志JN1的第一物理地址，并且通过按照并行写入方法的顺序分配与包括在第二日志JN2的第一物理地址中的改变的逻辑地址的数量一样多的物理地址来确定第一日志JN1的剩余物理地址。
FTL 130可以将生成的第一日志JN1写入缓冲器140(S630)，并基于写入的第一日志JN1更新先前存储的映射表(S640)。
图19是用于解释根据本发明构思的实施例的存储设备的操作方法，并且具体地是根据本发明构思的另一实施例的在存储设备中使用第二日志JN2生成第一日志JN1的方法的图。
参照图15和图19，FTL 130可以独立地或通过控制设备控制器从非易失性存储器110中读取第二日志JN2。例如，第二日志JN2的第一物理地址“PA601”可以包括超级块信息“A”，改变逻辑地址编号信息“6”，即关于改变逻辑地址的数量的信息以及页号信息“1”。在本发明构思的一些实施例中，因为每个超级块的第一块被分配给第一日记JN1的第一物理地址，所以FTL130可以通过添加通道信息“1”和路径信息“1”到包括超级块信息“A”和页号信息“1”的第二日志JN2的第一物理地址“PA601”来恢复第一日记JN1的第一物理地址“PA111”。由于物理地址按照并行写入方法的顺序被顺序地分配给第一日记JN1，所以FTL130还可以恢复在通道和路径增加的方向的剩余的物理地址“PA121、PA131、PA141、PA211和PA221”，使得最终可以恢复对应于改变的逻辑地址编号信息“6”的数量的物理地址，并且可以将恢复的物理地址“PA121、PA131、PA141、PA211和PA221”分别分配给逻辑地址“L7、L28、L4、L10和L15”。
FTL 130可以独立地或通过控制设备控制器将根据上述方法恢复的第一日志JN1写入缓冲器140。
图20是示出了根据固态驱动器(SSD)系统中的实施例的存储设备的应用示例的框图。
参照图20，根据实施例的SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器向主机3100发送信号或从主机3100接收信号，并且可以通过电力连接器被供给电力PWR。SSD 3200可以包括SSD控制器3210、辅助电源3220以及多个存储器设备3230、3240和3250。多个存储器设备3230、3240和3250可以是垂直堆叠的NAND存储器设备。SSD 3200可以如上参照图1至图14的实施例所描述的那样从主机接收地址单元AU，并且将使用地址单元AU创建的第二映射表MP2存储在多个存储设备3230、3240和3250中。SSD3200可以如上参照图15至图19所描述的那样，从主机接收地址改变信息ACI。并且将使用地址改变信息ACI创建的第二日志JN2存储在多个存储设备3230、3240和3250中。
尽管已经参照本发明的实施例具体示出和描述了本发明构思，但是应理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种操作包括具有多个块的非易失性存储器的存储设备的方法，所述多个块中的每个块包括具有用于每个页面的相应物理地址的多个页面，所述方法包括：
接收包括多个逻辑地址的至少一个地址单元；
按照升序或降序对多个逻辑地址进行排序，以提供多个经排序的逻辑地址；
在第一映射表中将每个块中的第一级页面的物理地址顺序地分配给所述多个经排序的逻辑地址，直到分配了所有的第一级页面为止；
在第一映射表中将每个块中的第二级页面的物理地址顺序地分配到剩余的所述多个经排序的逻辑地址；以及
从第一映射表中移除通道信息和路径信息以提供第二映射表。
2.如权利要求1所述的方法，其中，使用第一映射表中的通道信息和路径信息来寻址所述多个块，所述通道信息被配置为选择包括在所述多个块中的一组块，以及所述路径信息被配置为选择包括在所述一组块中的一个块。
3.如权利要求2所述的方法，其中，所述非易失性存储器包含包括所述多个块中的至少一个块的超级块，并且所述物理地址包括关于包括对应页面的超级块的超级块信息和关于对应页号的页号信息。
4.如权利要求2所述的方法，还包括：
接收对所述多个逻辑地址中的至少一个逻辑地址的访问请求；以及
将通道信息和路径信息添加到分配给在第二映射表中的至少一个逻辑地址的物理地址。
5.如权利要求2所述的方法，还包括：
将第二映射表存储在非易失性存储器中。
6.如权利要求1所述的方法，还包括：
将第一映射表存储在至少一个缓冲器中。
7.如权利要求1所述的方法，其中，接收包括多个逻辑地址的所述至少一个地址单元包括接收多个地址单元，
其中，顺序地将每个块中的第一级页面的物理地址分配给所述多个经排序的逻辑地址还包括：
将每个块中的第一级页面的物理地址顺序地分配给所述多个经排序的逻辑地址，以包括用于多个地址单元的标识信息。
8.如权利要求1所述的方法，还包括：
接收所述多个逻辑地址的地址改变信息；
通过顺序地分配物理地址到包括在地址改变信息中的改变逻辑地址来生成第一日志；
通过将物理地址分配给改变逻辑地址来生成第二日志；以及
将第二日志存储在非易失性存储器中。
9.如权利要求8所述的方法，其中，生成所述第二日志包括：
将包括改变逻辑地址数量的信息的第一物理地址分配给所述改变逻辑地址中的第一改变逻辑地址；以及
除了第一改变逻辑地址之外，跳过将物理地址分配给剩余的改变逻辑地址。
10.一种操作包括非易失性存储器的存储设备的方法，所述方法包括：
从主机接收包括要存储在非易失性存储器中的数据的改变逻辑地址的地址改变信息；
顺序地将物理地址分配给包括在地址改变信息中的所述改变逻辑地址以提供第一日志；
移除分配给所述改变逻辑地址的至少一个物理地址的一部分以提供第二日志；以及
将第二日志存储在非易失性存储器中。
11.如权利要求10所述的方法，其中，所述非易失性存储器包括多个块，所述多个块中的每一个包括多个页面；
其中，顺序地将物理地址分配给所述改变逻辑地址包括：
顺序地将每个块中的第一级页面的物理地址分配给所述改变逻辑地址，直到分配了所有第一级页面为止；然后
将每个块中的第二级页面的物理地址顺序地分配给所述改变逻辑地址。
12.如权利要求10所述的方法，其中，移除分配给所述改变逻辑地址的至少一个物理地址的一部分以提供第二日志包括：
分配第一物理地址到第一改变逻辑地址，所述第一物理地址包括指示所述改变逻辑地址的数量的改变逻辑地址数量信息。
13.如权利要求12所述的方法，还包括：
从非易失性存储器读取第二日志；
恢复所述至少一个物理地址的一部分以提供恢复的第一日志；
将恢复的第一日志存储在存储设备的缓冲器中。
14.如权利要求10所述的方法，其中，所述存储设备还包括缓冲器，以及
所述方法还包括：
将第一日志存储在缓冲器中；
接收对改变逻辑地址中的至少一个的访问请求；以及
响应于所述访问请求，基于第一日志输出分配给改变逻辑地址中的所述至少一个的物理地址。
15.一种存储设备，包括：
非易失性存储器，包括分别对应于多个物理地址的多个页面，所述非易失性存储器被划分为存储地址的元区域和存储数据的用户区域；
闪存转换层(FTL)，被配置为从外部源接收多个逻辑地址，并被配置为将所述多个物理地址分配给所述多个逻辑地址；以及
地址排序器，被配置为按照升序或降序对所述多个逻辑地址进行排序，以提供多个经排序的逻辑地址，并被配置为将所述多个经排序的逻辑地址输出到所述闪存转换层，
其中，所述闪存转换层被配置为将所述多个物理地址顺序地分配给所述多个经排序的逻辑地址，以及所述闪存转换层从物理地址中省略通道和路径信息。
16.如权利要求15所述的存储设备，其中，所述多个逻辑地址包括N个逻辑地址，其中，N是大于1的自然数，
存储设备还包括存储N个逻辑地址的缓冲器，以及
地址排序器从缓冲器中重复读取N个逻辑地址中的至少一个，以提供读取逻辑地址，并对所读取的逻辑地址进行排序，直到对所有N个逻辑地址进行排序。
17.如权利要求16所述的存储设备，其中，所述缓冲器存储包括所述逻辑地址和所述物理地址的映射信息的映射表。
18.如权利要求16所述的存储设备，其中，所述多个页面包括多个块，
所述多个块根据通道和路径被划分，每个通道连接到所述多个块中的至少一个块，所述路径指示其中所述多个块连接到通道的顺序。
19.如权利要求18所述的存储设备，其中，所述闪存转换层在所述非易失性存储器的所述元区域中存储包括关于所述逻辑地址和所述物理地址的映射信息的映射表。
20.如权利要求15所述的存储设备，其中，所述闪存转换层被配置为将所述多个物理地址顺序分配到经排序的多个逻辑地址。
CN201810265475.1A 2017-06-09 2018-03-28 包括逻辑到物理地址映射存储设备及其操作方法 Active CN109032968B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0072721 2017-06-09
KR1020170072721A KR102458312B1 (ko) 2017-06-09 2017-06-09 스토리지 장치 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
CN109032968A CN109032968A (zh) 2018-12-18
CN109032968B true CN109032968B (zh) 2023-12-19

Family

ID=64563377

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810265475.1A Active CN109032968B (zh) 2017-06-09 2018-03-28 包括逻辑到物理地址映射存储设备及其操作方法

Country Status (3)

Country Link
US (1) US10528466B2 (zh)
KR (1) KR102458312B1 (zh)
CN (1) CN109032968B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11030089B2 (en) * 2018-09-28 2021-06-08 Micron Technology, Inc. Zone based reconstruction of logical to physical address translation map
TWI698744B (zh) * 2019-04-10 2020-07-11 慧榮科技股份有限公司 資料儲存裝置及邏輯至物理位址映射表之更新方法
KR20210000414A (ko) * 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 시스템
CN112486403A (zh) * 2019-09-12 2021-03-12 伊姆西Ip控股有限责任公司 管理存储对象的元数据的方法、装置和计算机程序产品
KR20210143387A (ko) * 2020-05-20 2021-11-29 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
CN111597159A (zh) * 2020-07-27 2020-08-28 成都智明达电子股份有限公司 一种提高ext4文件系统读写速率的方法
CN111796306B (zh) * 2020-07-31 2023-05-02 北京中捷时代航空科技有限公司 一种导航卫星信号接收方法及接收机
WO2023173369A1 (en) * 2022-03-17 2023-09-21 Micron Technology, Inc. Sorted change log for physical page table compression

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102576333A (zh) * 2009-10-05 2012-07-11 马维尔国际贸易有限公司 非易失性存储器中的数据高速缓存
CN105009094A (zh) * 2013-03-05 2015-10-28 西部数据技术公司 在固态驱动器中利用空闲空间计数来重建两阶加电映射的方法、设备和系统
CN106055489A (zh) * 2015-04-10 2016-10-26 旺宏电子股份有限公司 存储器装置与其操作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7340146B2 (en) 2005-03-10 2008-03-04 Yazaki Corporation Dust shutter for an optical adapter
WO2009143885A1 (de) * 2008-05-28 2009-12-03 Hyperstone Gmbh Verfahren zum adressieren von seitenorientierten nichtflüchtigen speichern
US8762661B2 (en) 2008-09-18 2014-06-24 Seagate Technology Llc System and method of managing metadata
US8488381B2 (en) 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US8935223B2 (en) 2009-04-30 2015-01-13 Oracle International Corporation Structure of hierarchical compressed data structure for tabular data
US9122579B2 (en) * 2010-01-06 2015-09-01 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for a storage layer
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8732431B2 (en) 2011-03-06 2014-05-20 Micron Technology, Inc. Logical address translation
WO2013070273A1 (en) 2011-04-01 2013-05-16 Nexsan Corporation Journaling raid system
US9176812B1 (en) 2012-05-22 2015-11-03 Pmc-Sierra, Inc. Systems and methods for storing data in page stripes of a flash drive
US20140059279A1 (en) 2012-08-27 2014-02-27 Virginia Commonwealth University SSD Lifetime Via Exploiting Content Locality
US9268682B2 (en) 2012-10-05 2016-02-23 Skyera, Llc Methods, devices and systems for physical-to-logical mapping in solid state drives
US9423978B2 (en) * 2013-05-08 2016-08-23 Nexgen Storage, Inc. Journal management
KR102083506B1 (ko) 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US9229876B2 (en) * 2013-12-17 2016-01-05 Sandisk Technologies Inc. Method and system for dynamic compression of address tables in a memory
US9483413B2 (en) 2014-10-24 2016-11-01 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of controlling the same
US20160210241A1 (en) 2015-01-21 2016-07-21 HGST Netherlands B.V. Reducing a size of a logical to physical data address translation table

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102576333A (zh) * 2009-10-05 2012-07-11 马维尔国际贸易有限公司 非易失性存储器中的数据高速缓存
CN105009094A (zh) * 2013-03-05 2015-10-28 西部数据技术公司 在固态驱动器中利用空闲空间计数来重建两阶加电映射的方法、设备和系统
CN106055489A (zh) * 2015-04-10 2016-10-26 旺宏电子股份有限公司 存储器装置与其操作方法

Also Published As

Publication number Publication date
CN109032968A (zh) 2018-12-18
KR102458312B1 (ko) 2022-10-24
US10528466B2 (en) 2020-01-07
KR20180134673A (ko) 2018-12-19
US20180357164A1 (en) 2018-12-13

Similar Documents

Publication Publication Date Title
CN109032968B (zh) 包括逻辑到物理地址映射存储设备及其操作方法
CN106776353B (zh) 存储器系统及其操作方法
CN109979511B (zh) 操作非易失性存储器装置的方法以及擦除数据的方法
US10467133B2 (en) Storage device including nonvolatile memory device and garbage collection method thereof
US9361991B1 (en) Efficient scanning of nonvolatile memory blocks
CN109427397B (zh) 基于子块位置操作存储器装置的方法和相关存储器系统
CN106708744B (zh) 存储系统和存储系统的操作方法
KR20170056765A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
CN106920570B (zh) 存储器系统及其操作方法
CN106610904B (zh) 存储系统及其操作方法
US9804785B2 (en) Nonvolatile memory adaptive to host boot up routine
CN109036488B (zh) 存储器控制器、操作该存储器控制器的方法以及存储器系统
KR102273185B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 구동 방법
CN103578551A (zh) 非易失性存储器件和编程方法
CN110718260A (zh) 非易失性存储装置及其写入数据、擦除数据的方法
KR20110099883A (ko) 홀수의 매트들을 갖는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 배속 동작 방법
KR20170061218A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170044782A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
CN106775443B (zh) 存储器系统及其操作方法
CN106560781B (zh) 数据处理系统
CN106126437B (zh) 存储系统
CN106407133B (zh) 存储系统及其操作方法
CN106354423A (zh) 存储系统和存储系统的操作方法
TWI672699B (zh) 記憶體系統和記憶體系統的操作方法
US20140068222A1 (en) Semiconductor memory device and method of operating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant