CN108962758B - 一种低温多晶硅薄膜晶体管的制备方法 - Google Patents

一种低温多晶硅薄膜晶体管的制备方法 Download PDF

Info

Publication number
CN108962758B
CN108962758B CN201810826079.1A CN201810826079A CN108962758B CN 108962758 B CN108962758 B CN 108962758B CN 201810826079 A CN201810826079 A CN 201810826079A CN 108962758 B CN108962758 B CN 108962758B
Authority
CN
China
Prior art keywords
pixels
grain boundary
thin film
grain
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201810826079.1A
Other languages
English (en)
Other versions
CN108962758A (zh
Inventor
喻春霖
胡岩
袁洪光
袁志龙
杨晓东
周成
张春鹏
张党龙
蔡少波
陈振东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201810826079.1A priority Critical patent/CN108962758B/zh
Publication of CN108962758A publication Critical patent/CN108962758A/zh
Application granted granted Critical
Publication of CN108962758B publication Critical patent/CN108962758B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种低温多晶硅薄膜晶体管的制备方法，在形成多晶硅薄膜之后，确定多晶硅薄膜的晶界比率；然后确定晶界比率是否在预先获得的标准范围内；如果晶界比率在标准范围内，则根据预设的离子注入量对多晶对薄膜进行离子注入；如果晶界比率不在标准范围内，则对预设的离子注入量进行调整，根据调整后的离子注入量对多晶对薄膜进行离子注入。通过对晶界比率进行监控，从而达到监控LTPS特性的目的，而对于拦截到的特性异常的情况，通过调整离子注入浓度，可在前端修复特性不良，降低特性不良损失，提升良率。

Description

一种低温多晶硅薄膜晶体管的制备方法
技术领域
本发明涉及半导体技术领域，尤指一种低温多晶硅薄膜晶体管的制备方法。
背景技术
在薄膜晶体管显示技术领域，与非晶硅(a-Si)薄膜晶体管相比，多晶硅(P-Si)尤其是低温多晶硅薄膜晶体管(Low Temperature Poly-silicon Thin Film Transistor，LTPS TFT)具有更高的载流子迁移率、更好的液晶特性以及较少的漏电流，已经逐渐取代非晶硅薄膜晶体管，成为薄膜晶体管的主流，而且低温多晶硅薄膜晶体管还能被用于柔性显示器以及有机发光二极管显示器上。
因此，LTPS TFT的稳定至关重要，目前业界大多使用晶粒平均大小(AverageGrain Size)和晶粒均一性(Uniformity)两项参数来监控低温多晶硅的特性，但是总会发生Average Grain Size和Uniformity都在标准范围内而特性不符合标准的情况，因此目前业界对LTPS TFT特性异常无有效拦截方式和补救措施。
发明内容
本发明实施例提供一种低温多晶硅薄膜晶体管的制备方法，用以解决现有技术中存在的无法对特性异常的LTPS TFT进行补救的问题。
本发明实施例提供的一种低温多晶硅薄膜晶体管的制备方法，包括：形成多晶硅薄膜和对形成的所述多晶对薄膜进行离子注入；在形成所述多晶硅薄膜之后，在对所述多晶对薄膜进行离子注入之前，还包括：
确定所述多晶硅薄膜的晶界比率；
确定所述晶界比率是否在预先获得的标准范围内；
对形成的所述多晶对薄膜进行离子注入，具体包括：如果所述晶界比率在所述标准范围内，则根据预设的离子注入量对所述多晶对薄膜进行离子注入；如果所述晶界比率不在所述标准范围内，则对所述预设的离子注入量进行调整，根据调整后的离子注入量对所述多晶对薄膜进行离子注入。
可选地，在本发明实施例提供的制作方法中，确定所述多晶硅薄膜的晶界比率，具体包括：
采用扫描电子显微镜在所述多晶硅薄膜的设定区域上采集晶粒微观图片；
利用图像分割技术获取所述晶粒微观图片中处于晶界处的像素数量；
根据所述晶粒微观图片中处于晶界处的像素数量和所述晶粒微观图片中总像素的数量的比值确定所述多晶硅薄膜的晶界比率。
可选地，在本发明实施例提供的制作方法中，利用图像分割技术获取所述晶粒微观图片中处于晶界处的像素数量，具体包括：
提取所述晶粒微观图片中每一个像素的灰度值；
针对每行像素，以该行中各像素的灰度值作为Y轴，各像素在所述晶粒微观图片中所在的列数为X轴，拟合成第一曲线函数；根据所述第一曲线函数确定该行像素中处于晶界处的像素的位置坐标；
针对每列像素，以该列中各像素的灰度值作为Y轴，各像素在所述晶粒微观图片中所在的行数为X轴，拟合成第二曲线函数；根据所述第二曲线函数确定该列像素中处于晶界处的像素的位置坐标；
根据每行像素中处于晶界处的像素的位置坐标，以及每列像素中处于晶界处的像素的位置坐标，确定获取所述晶粒微观图片中处于晶界处的像素数量。
可选地，在本发明实施例提供的制作方法中，根据所述第一曲线函数确定该行像素中处于晶界处的像素的位置坐标，具体包括：
对所述第一曲线函数分别进行一阶求导和二阶求导，获取所述第一曲线函数的所有极大值和所有极小值；
将所有极大值和所有极小值按照其对应的像素坐标顺序进行排序；
针对每一所述极大值，根据所述极大值以及与其相邻的两个极小值的平均值之间的差值确定该行像素中处于晶界处的像素的位置坐标。
可选地，在本发明实施例提供的制作方法中，根据所述第二曲线函数确定该列像素中处于晶界处的像素的位置坐标，具体包括：
对所述第二曲线函数分别进行一阶求导和二阶求导，获取所述第二曲线函数的所有极大值和所有极小值；
将所有极大值和所有极小值按照其对应的像素坐标顺序进行排序；
针对每一所述极大值，根据所述极大值以及与其相邻的两个极小值的平均值之间的差值确定该列像素中处于晶界处的像素的位置坐标。
可选地，在本发明实施例提供的制作方法中，根据每行像素中处于晶界处的像素的位置坐标，以及每列像素中处于晶界处的像素的位置坐标，确定获取所述晶粒微观图片中处于晶界处的像素数量；具体包括：
统计每行像素中处于晶界处的像素的位置坐标和每列像素中处于晶界处的像素的位置坐标中的位置坐标相同的像素的数量；
所述晶粒微观图片中处于晶界处的像素数量＝每行像素中处于晶界处的像素的数量+每列像素中处于晶界处的像素的数量-位置坐标相同的像素的数量。
可选地，在本发明实施例提供的制作方法中，根据公式：Ni＝N0*[(1-P)+exp(ΔE/RT)*P]对所述预设的离子注入量进行调整；其中，
Ni表示调整后的离子注入量，N0表示预设的离子注入量，P表示晶界比率，ΔE表示1摩尔原子在晶格与晶界的内能差，R表示理想气体常数，T表示绝对温度。
可选地，在本发明实施例提供的制作方法中，所述预设的离子注入量N0根据公式N0＝ΔVth*Cox/q计算；
其中，ΔVth表示低温多晶硅薄膜晶体管的阈值电压调整值，Cox表示低温多晶硅薄膜晶体管的栅绝缘层电容，q表示电子电荷量。
可选地，在本发明实施例提供的制作方法中，所述标准范围通过如下方法预先获得：
预先针对一批要制备的低温多晶硅薄膜晶体管，在进行形成低温多晶硅薄膜晶体管的多晶硅薄膜时确定所述多晶硅薄膜的晶界比率；
在形成所述低温多晶硅薄膜晶体管之后对其进行电子特性测试，确定出电子特性测试满足要求的低温多晶硅薄膜晶体管对应的晶界比率为初始合格的晶界比率；
对所述初始合格的晶界比率做正态分布图，以概率大于预设比例的取值作为所述标准范围。
可选地，在本发明实施例提供的制作方法中，所述预设比例为90％。
本发明有益效果如下：
本发明实施例提供的低温多晶硅薄膜晶体管的制备方法，在形成多晶硅薄膜之后，确定多晶硅薄膜的晶界比率；然后确定晶界比率是否在预先获得的标准范围内；如果晶界比率在标准范围内，则根据预设的离子注入量对多晶对薄膜进行离子注入；如果晶界比率不在标准范围内，则对预设的离子注入量进行调整，根据调整后的离子注入量对多晶对薄膜进行离子注入。通过对晶界比率进行监控，从而达到监控LTPS特性的目的，而对于拦截到的特性异常的情况，通过调整离子注入浓度，可在前端修复特性不良，降低特性不良损失，提升良率。
附图说明
图1为本发明实施例提供的低温多晶硅薄膜晶体管的制备方法的流程图；
图2为本发明实施例中采用扫描电子显微镜采集的晶粒微观图片的示意图；
图3为本发明实施例中晶粒微观图片中像素的位置示意图；
图4为本发明实施例中以第一行像素为例拟合的第一曲线示意图；
图5为本发明实施例中10组界比率P对应的正态分布图；
图6为图5所示的正态分布图中晶界比率的标准范围示意图；
图7为本发明实施例提供的低温多晶硅薄膜晶体管的制备方法的具体流程图。
具体实施方式
Average Grain Size并不能准确的描述多晶硅的晶粒状态，Uniformity(Uniformity＝(Max-Min)/(Max+Min)×100％)的重点在最大晶粒和最小晶粒，不具备普遍性。所以Average Grain Size和Uniformity并不能直观的监控LTPS的特性。造成此种情况的根本原因在于只关注LTPS的形貌表象而忽略了影响LTPS特性的根本因素——晶界。
影响多晶硅的载流子迁移率有两种模型，即载流子捕获模型和掺杂剂分凝模型，前者认为多晶硅在晶界处存在大量缺陷，该缺陷会捕获载流子导致载流子减少；后者则认为多晶硅掺杂离子易在晶界处偏凝，从而减小晶粒内掺杂浓度。因此，从这两种模型中可以看出影响LTPS特性的主要因素都是晶界。
有鉴于此，本发明实施例提供了一种低温多晶硅薄膜晶体管的制备方法，通过对晶界面积进行监控，从而达到监控LTPS特性的目的，而对于拦截到的特性异常的情况，通过调整离子注入浓度改善特性不良。
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。
本发明实施例提供的一种低温多晶硅薄膜晶体管的制备方法，包括：形成多晶硅薄膜和对形成的多晶对薄膜进行离子注入；如图1所示，在步骤S101形成多晶硅薄膜之后，在对多晶对薄膜进行离子注入之前，还包括：
S102、确定多晶硅薄膜的晶界比率；
S103、确定晶界比率是否在预先获得的标准范围内；
对形成的多晶对薄膜进行离子注入，具体包括：
如果晶界比率在标准范围内，则执行步骤S104、根据预设的离子注入量对多晶对薄膜进行离子注入；
如果晶界比率不在标准范围内，则执行步骤S105、对预设的离子注入量进行调整，根据调整后的离子注入量对多晶对薄膜进行离子注入。
本发明实施例提供的制备方法，通过对晶界进行监控，从而达到监控LTPS特性的目的，而对于拦截到的特性异常的情况，通过调整离子注入浓度，可在前端修复特性不良，降低特性不良损失，提升良率。
可选地，在本发明实施例提供的制备方法中，确定多晶硅薄膜的晶界比率，具体包括：
采用扫描电子显微镜在多晶硅薄膜的设定区域上采集晶粒微观图片；
利用图像分割技术获取晶粒微观图片中处于晶界处的像素数量；
根据晶粒微观图片中处于晶界处的像素数量和晶粒微观图片中总像素的数量的比值确定多晶硅薄膜的晶界比率。
在具体实施时，制备低温多晶硅薄膜的传统方法一般采用准分子激光退火(Excimer Laser Annealing，ELA)方法。准分子激光退火是将高功率的激光束作用于待晶化非晶硅薄膜表面，由于硅极强的紫外光吸收能力，在极短的时间内(约50ns～150ns)可使a-Si薄膜表面在瞬间达到1000℃以上的高温而变成熔融状态，激光脉冲停止后，熔融状态的非晶硅在室温下冷却结晶变为多晶硅。由于熔融硅的密度比多晶硅密度大，在晶粒长大过程中，由于体积膨胀，晶界处相互挤压，会在晶界处形成凸起。在多晶硅薄膜中选一个区域，采用扫描电子显微镜进行拍摄可以获得如图2所示的清晰的晶粒微观图片，其中01为晶界，02为晶粒。
在具体实施时，在采用扫描电子显微镜采集晶粒微观图片时，拍图参数可以设定为：图片面积(Field Of View)＝20uμm×20μm；图片的平均灰度值(Average Gray Level)＝120；扫描尺寸(Scan Size)＝1024像素×1024像素。选择10μm刻度标样，计算每个像素长度。具体10μm等于406个像素长度，1个像素长度等于24.6nm。每个像素均为正方形，因此单个像素面积等于24.6nm×24.6nm＝605.16(nm2)。
可选地，在本发明实施例提供的制备方法中，利用图像分割技术获取晶粒微观图片中处于晶界处的像素数量，具体包括：
提取晶粒微观图片中每一个像素的灰度值；
针对每行像素，以该行中各像素的灰度值作为Y轴，各像素在晶粒微观图片中所在的列数为X轴，拟合成第一曲线函数；根据第一曲线函数确定该行像素中处于晶界处的像素的位置坐标；
针对每列像素，以该列中各像素的灰度值作为Y轴，各像素在晶粒微观图片中所在的行数为X轴，拟合成第二曲线函数；根据第二曲线函数确定该列像素中处于晶界处的像素的位置坐标；
根据每行像素中处于晶界处的像素的位置坐标，以及每列像素中处于晶界处的像素的位置坐标，确定获取晶粒微观图片中处于晶界处的像素数量。
在具体实施时，假设设定扫描尺寸(Scan Size)＝1024像素×1024像素。因此每张晶粒微观图片中有1024行Pixel，每行有1024列Pixel，如图3所示。对每个Pixel位置按照坐标形式进行编号(第几行，第几列)，如第一行第一列的Pixel编号为(1，1)，第一行第二列的Pixel为(1，2)。将每一个Pixel的灰度值提取出来。
对每行像素以各像素在晶粒微观图片中所在的列数为X轴，各像素的灰度值作为Y轴做散点图，然后拟合成第一曲线函数，如图4所示(截取部分以做示意)。由于有1024行，所以共有1024个函数，分别为y1＝f1(x)，y2＝f2(x)，……y1023＝f1023(x)，y1024＝f1024(x)。根据每一行的第一曲线函数，确定该行像素中处于晶界处的像素的位置坐标。
同理，对每列像素以各像素在晶粒微观图片中所在的列数为X轴，各像素的灰度值作为Y轴做散点图，然后拟合成第二曲线函数。由于有1024列，所以共有1024个函数，分别为Z1＝f1(x)，Z2＝f2(x)，……Z1023＝f1023(x)，Z1024＝f1024(x)。根据每一列的第一曲线函数，确定该列像素中处于晶界处的像素的位置坐标。
从而根据每行像素中处于晶界处的像素的位置坐标，以及每列像素中处于晶界处的像素的位置坐标，可以确定获取晶粒微观图片中处于晶界处的像素数量。
可选地，在本发明实施例提供的制备方法中，根据第一曲线函数确定该行像素中处于晶界处的像素的位置坐标，具体包括：
对第一曲线函数分别进行一阶求导和二阶求导，获取第一曲线函数的所有极大值和所有极小值；
将所有极大值和所有极小值按照其对应的像素坐标顺序进行排序；
针对每一极大值，根据极大值以及与其相邻的两个极小值的平均值之间的差值确定该行像素中处于晶界处的像素的位置坐标。
在具体实施时，以第一行像素对应的第一曲线函数y1＝f1(x)为例，分别对其一阶求导和二阶求导，得到y1’＝f1’(x)和y1”＝f1”(x)，根据f1’(x)＝0且f1”(x)＜0求出该段曲线的所有极大值点，根据f1’(x)＝0且f1”(x)＞0求出该段曲线所有极小值点，根据x的大小，按照极小值、极大值、极小值顺序将这些极值点依次排列，假设f1(a)、f1(b)、f1(c)分别为相邻的一组极小值、极大值、极小值(如4图所示)。按照以下逻辑进行提取晶界处的像素：
1.如果
Figure BDA0001742501480000081
则Pixel(1，a)与Pixel(1，c)之间位于晶界处的Pixel数量n＝c-a，将这些处于晶界上的Pixel按照坐标组成一个子集n{(1，a),(1,a+1),(1,a+2)……(1,c-1),(1,c)}；
2.如果
Figure BDA0001742501480000082
则该组极值舍去。
在具体实施时，K可以根据经验值确定，本发明实施例中K＝15，但不限于此。
通过上述逻辑，对每一组符合要求的极值进行计算，再将所有子集相加，得到第一排像素中位于晶界上的像素的集合N1，然后对第2排，第3排……第1024排依次计算，得到相应集合N2，N3……N1023，N1024，将1024行Pixel计算得到的集合相加：SN＝N1+N2+N3+……N1023+N1024。
可选地，在本发明实施例提供的制备方法中，根据第二曲线函数确定该列像素中处于晶界处的像素的位置坐标，具体包括：
对第二曲线函数分别进行一阶求导和二阶求导，获取第二曲线函数的所有极大值和所有极小值；
将所有极大值和所有极小值按照其对应的像素坐标顺序进行排序；
针对每一极大值，根据极大值以及与其相邻的两个极小值的平均值之间的差值确定该列像素中处于晶界处的像素的位置坐标。
同理，采用与根据第一曲线函数确定一行像素中处于晶界处的像素的位置坐标同样的方法，从列方向上，对1024列像素进行晶界处Pixel提取，从第1列到第1024列提取晶界处Pixel的集合依次为T1，T2，T3……T1023，T1024，将1024列Pixel计算得到的集合相加：ST＝T1+T2+T3+……T1023+T1024。
可选地，在本发明实施例提供的制备方法中，根据每行像素中处于晶界处的像素的位置坐标，以及每列像素中处于晶界处的像素的位置坐标，确定获取晶粒微观图片中处于晶界处的像素数量；具体包括：
统计每行像素中处于晶界处的像素的位置坐标和每列像素中处于晶界处的像素的位置坐标中的位置坐标相同的像素的数量；
晶粒微观图片中处于晶界处的像素数量＝每行像素中处于晶界处的像素的数量+每列像素中处于晶界处的像素的数量-位置坐标相同的像素的数量。
在具体实施时，将每一行计算得到的总集和每一列计算得到的总集相加，再减去两者重复计算的Pixel，便得到整张晶粒微观图片中位于晶界处的Pixel，计算公式如下：
晶界处Pixel总数＝ST∪SN—ST∩SN。
本发明实施例中，通过计算每一行像素中位于晶界处的Pixel，以及计算每一列像素中位于晶界处的Pixel，来确定整张晶粒微观图片中位于晶界处的Pixel，比仅是通过计算每一行像素中位于晶界处的Pixel，或者仅是计算每一列像素中位于晶界处的Pixel，能够计算的更加准确。
在具体实施时，通过晶界处Pixel总数可以计算处晶界总面积，即晶界总面积等于一个像素面积×晶界处Pixel总数。晶界比率等于晶界总面积除以晶粒微观图片中所有像素的面积，计算公式如下：
晶界比率P＝晶界总面积÷晶粒微观图片中所有像素的面积×100％＝晶界处Pixel总数÷晶粒微观图片中所有像素(即1024*1024)。从而得到多晶硅薄膜的晶界比率。
可选地，在本发明实施例提供的制备方法中，根据公式：Ni＝N0*[(1-P)+exp(ΔE/RT)*P]对预设的离子注入量进行调整；其中，
Ni表示调整后的离子注入量，N0表示预设的离子注入量，P表示晶界比率，ΔE表示1摩尔原子在晶格与晶界的内能差，R表示理想气体常数，T表示绝对温度。
可选地，在本发明实施例提供的制备方法中，预设的离子注入量N0＝C0*VT；其中，C0表示注入离子在晶格内的浓度，VT表示多晶硅薄膜的体积。
在具体实施时，在LTPS中，由于晶界处结构疏松，缺陷多，晶粒中的溶质原子会在晶界处偏聚，造成晶粒中溶质原子浓度降低，还会导致载流子迁移率降低和特性异常等，因此根据晶界比率对离子注入量进行补偿，可以减少或消除由于晶界造成的特性异常。
假设C和C0分别表示注入离子在晶界和晶格内的浓度，ΔE表示1摩尔原子在晶格与晶界的内能差，根据热力学公式可得到C和C0的关系如下：
Figure BDA0001742501480000101
在V-doping中，C0远远小于1，因此公式(1)可以简化为：
Figure BDA0001742501480000111
公式(2)还可以进一步近似为：
Figure BDA0001742501480000112
在现有的制备方法中，一般只在形成多晶硅薄膜后，离子的注入量为固定值，即预设的离子注入量N0，本发明实施例中，考虑晶界的偏聚影响，因此，当晶界比率不在标准范围内，需要对离子注入量进行修正，减少或消除由于晶界的影响而早成的特性异常。
具体公式如下：
Ni＝C0×(1-P)VT+C×P×VT (4)
式中P为晶界比率，VT表示多晶硅薄膜的体积，根据公式(3)可将公式(4)化简如下：
Figure BDA0001742501480000113
在具体实施时，C0*VT表示晶格内的离子注入量，现有技术中，由于没有考虑晶界偏聚的影响，因此预设的离子注入量N0就是晶格内的离子注入量，即N0＝C0*VT。
因此，调整后的离子注入量为离子注入量Ni＝N0*[(1-P)+exp(ΔE/RT)×P]，其中，[(1-P)+exp(ΔE/RT)×P]为补偿率。
在具体实施时，通过V-doping调节阈值电压公式：ΔVth＝qN0/Cox，可以算的预设的离子注入量N0＝ΔVth*Cox/q，其中，ΔVth表示低温多晶硅薄膜晶体管的阈值电压调整值，Cox表示低温多晶硅薄膜晶体管的栅绝缘层电容，q表示电子电荷量。
例如，低温多晶硅薄膜晶体管的栅绝缘层为100nm的氧化硅，其等效栅绝缘层电容约为3.5×10-8(F*cm2)，若阈值电压Vth调整1V，则理论上离子注入量(即预设的离子注入量)计算如下：
N0＝ΔVth*Cox/q＝1×3.5×10-8/(1.6×10-19)＝2.1875×1011(atoms*cm-2)。
因此，可选地，在本发明实施例提供的制备方法中，预设的离子注入量N0根据公式N0＝ΔVth*Cox/q计算；
其中，ΔVth表示低温多晶硅薄膜晶体管的阈值电压调整值，Cox表示低温多晶硅薄膜晶体管的栅绝缘层电容，q表示电子电荷量。
可选地，在本发明实施例提供的制备方法中，标准范围通过如下方法预先获得：
预先针对一批要制备的低温多晶硅薄膜晶体管，在进行形成低温多晶硅薄膜晶体管的多晶硅薄膜时确定多晶硅薄膜的晶界比率；
在形成低温多晶硅薄膜晶体管之后对其进行电子特性测试，确定出电子特性测试满足要求的低温多晶硅薄膜晶体管对应的晶界比率为初始合格的晶界比率；
对初始合格的晶界比率做正态分布图，以概率大于预设比例的取值作为标准范围。
在现有技术中，一般在形成多晶硅薄膜晶体管后，对其进行电子特性测试(EPM)，来判断LTPS特性是否合格。本发明实施例中，为了确定晶界比率的标准范围，取一批多晶硅薄膜晶体管，在对多晶硅薄膜晶体管进行EPM测试之前，在形成多晶硅薄膜后先测试各多晶硅薄膜的晶界比率P，通过晶界比率P与电子特性测试(EPM)结果进行匹配，以确定一个标准范围。
假设统计了10组EPM测试OK的界比率P值，如下表所示。
Figure BDA0001742501480000121
10组界比率P的平均值等于0.1120，标准差＝0.003384，利用Minitab画出其正态图，如图5所示。最后根据正态分布图求出其去除两端后概率大于等于预设比例(例如90％)的范围定为晶界比率P的标准范围，如图6所示。由图6中可得晶界比率的标准范围在0.1064～0.1176之间。
可选地，在本发明实施例提供的制备方法中，预设比例为90％。
在具体实施时，制备低温多晶硅薄膜晶体管包括形成多晶硅薄膜、对多晶硅薄膜进行离子注入、形成栅极、形成源极、形成漏极、形成栅极绝缘层等步骤。但是LTPS的特性是影响低温多晶硅薄膜晶体管性能的主要因素。因此，本发明实施例提供的制备方法主要通过对多晶硅薄膜的晶界面积进行监控，从而达到监控LTPS特性的目的，而对于特性异常的情况，通过调整离子注入浓度改善特性不良。本发明实施例中对于形成薄膜晶体管中其它膜层的实施，例如栅极、源极、漏极和栅极绝缘层等，与现有相同，在此不做赘述。
下面通过一个具体实施例说明本发明实施例提供的低温多晶硅薄膜晶体管的制备方法。具体地，如图7所示，包括：
S701、形成多晶硅薄膜。
S702、采用扫描电子显微镜在多晶硅薄膜的设定区域上采集晶粒微观图片。
其中，在采用扫描电子显微镜采集晶粒微观图片时，拍图参数可以设定为：图片面积(Field Of View)＝20uμm×20μm；图片的平均灰度值(Average Gray Level)＝120；扫描尺寸(Scan Size)＝1024像素×1024像素。
S703、提取晶粒微观图片中每一个像素的灰度值。
S704、针对每行像素，以该行中各像素的灰度值作为Y轴，各像素在晶粒微观图片中所在的列数为X轴，拟合成第一曲线函数；根据第一曲线函数确定该行像素中处于晶界处的像素的位置坐标。
在具体实施时，假设扫描尺寸(Scan Size)＝1024像素×1024像素。由于ScanSize设定为：1024像素×1024像素，因此每张晶粒微观图片中有1024行Pixel，每行有1024列Pixel，将每一个Pixel的灰度值提取出来。对每行像素以各像素在晶粒微观图片中所在的列数为X轴，各像素的灰度值作为Y轴做散点图，然后拟合成第一曲线函数。由于有1024行，所以共有1024个函数，分别为y1＝f1(x)，y2＝f2(x)，……y1023＝f1023(x)，y1024＝f1024(x)。以第一行像素对应的第一曲线函数y1＝f1(x)为例，分别对其一阶求导和二阶求导，得到y1’＝f1’(x)和y1”＝f1”(x)，根据f1’(x)＝0且f1”(x)＜0求出该段曲线的所有极大值点，根据f1’(x)＝0且f1”(x)＞0求出该段曲线所有极小值点，根据x的大小，按照极小值、极大值、极小值顺序将这些极值点依次排列，假设f1(a)、f1(b)、f1(c)分别为相邻的一组极小值、极大值、极小值(如4图所示)。按照以下逻辑进行提取晶界处的像素：
1.如果
Figure BDA0001742501480000141
则Pixel(1，a)与Pixel(1，c)之间位于晶界处的Pixel数量n＝c-a，将这些处于晶界上的Pixel按照坐标组成一个子集n{(1，a),(1,a+1),(1,a+2)……(1,c-1),(1,c)}；
2.如果
Figure BDA0001742501480000142
则该组极值舍去。
通过上述逻辑，对每一组符合要求的极值进行计算，再将所有子集相加，得到第一排像素中位于晶界上的像素的集合N1，然后对第2排，第3排……第1024排依次计算，得到相应集合N2，N3……N1023，N1024，将1024行Pixel计算得到的集合相加：SN＝N1+N2+N3+……N1023+N1024。
S705、针对每列像素，以该列中各像素的灰度值作为Y轴，各像素在晶粒微观图片中所在的行数为X轴，拟合成第二曲线函数；根据第二曲线函数确定该列像素中处于晶界处的像素的位置坐标。
在具体实施时，采用与根据第一曲线函数确定一行像素中处于晶界处的像素的位置坐标同样的方法，从列方向上，对1024列像素进行晶界处Pixel提取，从第1列到第1024列提取晶界处Pixel的集合依次为T1，T2，T3……T1023，T1024，将1024列Pixel计算得到的集合相加：ST＝T1+T2+T3+……T1023+T1024。
S706、将每一行计算得到的总集和每一列计算得到的总集相加，再减去两者重复计算的像素，便得到整张晶粒微观图片中位于晶界处的像素。
具体地，计算公式如下：晶界处Pixel总数＝ST∪SN—ST∩SN。
S707、根据晶粒微观图片中处于晶界处的像素数量和晶粒微观图片中总像素的数量的比值确定多晶硅薄膜的晶界比率。
S708、确定晶界比率是否在预先获得的标准范围内；
若是，则执行步骤S709、根据预设的离子注入量对多晶对薄膜进行离子注入；
若否，则执行步骤S710、对预设的离子注入量进行调整，根据调整后的离子注入量对多晶对薄膜进行离子注入。
具体地，根据公式：Ni＝N0*[(1-P)+exp(ΔE/RT)*P]对预设的离子注入量进行调整；其中，Ni表示调整后的离子注入量，N0表示预设的离子注入量，P表示晶界比率，ΔE表示1摩尔原子在晶格与晶界的内能差，R表示理想气体常数，T表示绝对温度。
在具体实施时，步骤S704和步骤S705的先后顺序可以互换，在此不作限定。
本发明实施例提供的上述制备方法，在形成薄膜晶体管之前，通过对多晶硅薄膜的晶界比率进行监控，从而达到监控LTPS特性的目的，而对于拦截到的特性异常的情况，通过调整离子注入浓度，可在前端修复特性不良，降低特性不良损失，提升良率。因此采用上述制备方法制备的低温多晶硅薄膜晶体管，再进行后续的EPM测试时，基本上均能合格。
本发明实施例提供的制备方法与现有监控LTPS特性方法相比：
现有监控LTPS特性的存在如下缺点：1.测试晶粒尺寸速度较慢；2.Average GrainSize和Uniformity不能准确定义LTPS特性；3.对LTPS特性异常无法提前拦截，且无补救措施(EPM检测出异常已无法补救)。而本发明实施例提供的制备方法具备如下优点：1.测量晶界面积及晶界比率速度快，可对应量产(按照产线现有SEM测试能力计算)；2.图形分割参数可调，晶界面积测试准确；3.与EPM联合，精准监控LTPS特性，可实现前端预警、拦截；4.通过结晶率计算离子注入补偿量，可在前端修复特性不良，降低特性不良损失，提升良率；5.本方法无需对设备硬件进行改造，只对软体升级即可，可行性高，成本低，效果大。
本发明实施例提供的低温多晶硅薄膜晶体管的制备方法，在形成多晶硅薄膜之后，确定多晶硅薄膜的晶界比率；然后确定晶界比率是否在预先获得的标准范围内；如果晶界比率在标准范围内，则根据预设的离子注入量对多晶对薄膜进行离子注入；如果晶界比率不在标准范围内，则对预设的离子注入量进行调整，根据调整后的离子注入量对多晶对薄膜进行离子注入。通过对晶界面积进行监控，从而达到监控LTPS特性的目的，而对于拦截到的特性异常的情况，通过调整离子注入浓度，可在前端修复特性不良，降低特性不良损失，提升良率。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种低温多晶硅薄膜晶体管的制备方法，包括：形成多晶硅薄膜和对形成的所述多晶硅薄膜进行离子注入；其特征在于，在形成所述多晶硅薄膜之后，在对所述多晶硅 薄膜进行离子注入之前，还包括：
确定所述多晶硅薄膜的晶界比率；
确定所述晶界比率是否在预先获得的标准范围内；
对形成的所述多晶硅 薄膜进行离子注入，具体包括：如果所述晶界比率在所述标准范围内，则根据预设的离子注入量对所述多晶硅 薄膜进行离子注入；如果所述晶界比率不在所述标准范围内，则对所述预设的离子注入量进行调整，根据调整后的离子注入量对所述多晶硅 薄膜进行离子注入。
2.如权利要求1所述的制备方法，其特征在于，确定所述多晶硅薄膜的晶界比率，具体包括：
采用扫描电子显微镜在所述多晶硅薄膜的设定区域上采集晶粒微观图片；
利用图像分割技术获取所述晶粒微观图片中处于晶界处的像素数量；
根据所述晶粒微观图片中处于晶界处的像素数量和所述晶粒微观图片中总像素的数量的比值确定所述多晶硅薄膜的晶界比率。
3.如权利要求2所述的制备方法，其特征在于，利用图像分割技术获取所述晶粒微观图片中处于晶界处的像素数量，具体包括：
提取所述晶粒微观图片中每一个像素的灰度值；
针对每行像素，以该行中各像素的灰度值作为Y轴，各像素在所述晶粒微观图片中所在的列数为X轴，拟合成第一曲线函数；根据所述第一曲线函数确定该行像素中处于晶界处的像素的位置坐标；
针对每列像素，以该列中各像素的灰度值作为Y轴，各像素在所述晶粒微观图片中所在的行数为X轴，拟合成第二曲线函数；根据所述第二曲线函数确定该列像素中处于晶界处的像素的位置坐标；
根据每行像素中处于晶界处的像素的位置坐标，以及每列像素中处于晶界处的像素的位置坐标，确定获取所述晶粒微观图片中处于晶界处的像素数量。
4.如权利要求3所述的制备方法，其特征在于，根据所述第一曲线函数确定该行像素中处于晶界处的像素的位置坐标，具体包括：
对所述第一曲线函数分别进行一阶求导和二阶求导，获取所述第一曲线函数的所有极大值和所有极小值；
将所有极大值和所有极小值按照其对应的像素坐标顺序进行排序；
针对每一所述极大值，根据所述极大值以及与其相邻的两个极小值的平均值之间的差值确定该行像素中处于晶界处的像素的位置坐标。
5.如权利要求3所述的制备方法，其特征在于，根据所述第二曲线函数确定该列像素中处于晶界处的像素的位置坐标，具体包括：
对所述第二曲线函数分别进行一阶求导和二阶求导，获取所述第二曲线函数的所有极大值和所有极小值；
将所有极大值和所有极小值按照其对应的像素坐标顺序进行排序；
针对每一所述极大值，根据所述极大值以及与其相邻的两个极小值的平均值之间的差值确定该列像素中处于晶界处的像素的位置坐标。
6.如权利要求3所述的制备方法，其特征在于，根据每行像素中处于晶界处的像素的位置坐标，以及每列像素中处于晶界处的像素的位置坐标，确定获取所述晶粒微观图片中处于晶界处的像素数量；具体包括：
统计每行像素中处于晶界处的像素的位置坐标和每列像素中处于晶界处的像素的位置坐标中的位置坐标相同的像素的数量；
所述晶粒微观图片中处于晶界处的像素数量＝每行像素中处于晶界处的像素的数量+每列像素中处于晶界处的像素的数量-位置坐标相同的像素的数量。
7.如权利要求1所述的制备方法，其特征在于，根据公式：Ni＝N0*[(1-P)+exp(ΔE/RT)*P]对所述预设的离子注入量进行调整；其中，
Ni表示调整后的离子注入量，N0表示预设的离子注入量，P表示晶界比率，ΔE表示1摩尔原子在晶格与晶界的内能差，R表示理想气体常数，T表示绝对温度。
8.如权利要求1所述的制备方法，其特征在于，所述预设的离子注入量N0根据公式N0＝ΔVth*Cox/q计算；
其中，ΔVth表示低温多晶硅薄膜晶体管的阈值电压调整值，Cox表示低温多晶硅薄膜晶体管的栅绝缘层电容，q表示电子电荷量。
9.如权利要求1所述的制备方法，其特征在于，所述标准范围通过如下方法预先获得：
预先针对一批要制备的低温多晶硅薄膜晶体管，在进行形成低温多晶硅薄膜晶体管的多晶硅薄膜时确定所述多晶硅薄膜的晶界比率；
在形成所述低温多晶硅薄膜晶体管之后对其进行电子特性测试，确定出电子特性测试满足要求的低温多晶硅薄膜晶体管对应的晶界比率为初始合格的晶界比率；
对所述初始合格的晶界比率做正态分布图，以概率大于预设比例的取值作为所述标准范围。
10.如权利要求9所述的制备方法，其特征在于，所述预设比例为90％。
CN201810826079.1A 2018-07-25 2018-07-25 一种低温多晶硅薄膜晶体管的制备方法 Expired - Fee Related CN108962758B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810826079.1A CN108962758B (zh) 2018-07-25 2018-07-25 一种低温多晶硅薄膜晶体管的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810826079.1A CN108962758B (zh) 2018-07-25 2018-07-25 一种低温多晶硅薄膜晶体管的制备方法

Publications (2)

Publication Number Publication Date
CN108962758A CN108962758A (zh) 2018-12-07
CN108962758B true CN108962758B (zh) 2021-08-20

Family

ID=64463233

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810826079.1A Expired - Fee Related CN108962758B (zh) 2018-07-25 2018-07-25 一种低温多晶硅薄膜晶体管的制备方法

Country Status (1)

Country Link
CN (1) CN108962758B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212487B1 (en) * 1997-03-10 2001-04-03 Nec Corporation Method and apparatus of establishing a region to be made amorphous
JP2007115869A (ja) * 2005-10-20 2007-05-10 Fujitsu Ltd 半導体装置の製造方法
CN101916772A (zh) * 2007-06-18 2010-12-15 友达光电股份有限公司 介电层
CN103123902A (zh) * 2013-01-16 2013-05-29 京东方科技集团股份有限公司 半导体层结构、多晶硅薄膜晶体管、制作方法、显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212487B1 (en) * 1997-03-10 2001-04-03 Nec Corporation Method and apparatus of establishing a region to be made amorphous
JP2007115869A (ja) * 2005-10-20 2007-05-10 Fujitsu Ltd 半導体装置の製造方法
CN101916772A (zh) * 2007-06-18 2010-12-15 友达光电股份有限公司 介电层
CN103123902A (zh) * 2013-01-16 2013-05-29 京东方科技集团股份有限公司 半导体层结构、多晶硅薄膜晶体管、制作方法、显示装置

Also Published As

Publication number Publication date
CN108962758A (zh) 2018-12-07

Similar Documents

Publication Publication Date Title
CN1052115C (zh) 半导体器件
DE69107101T2 (de) Verfahren zum Herstellen eines Oxydfilms.
DE112012007290B3 (de) Halbleitervorrichtung
DE112016005017T5 (de) Epitaxialsubstrat für halbleiterelemente, halbleiterelement und produktionsverfahren für epitaxialsubstrate für halbleiterelemente
KR100724648B1 (ko) 표시 장치의 제조 방법 및 표시 장치의 제조 장치
CN103779420A (zh) 一种具有搭桥晶粒结构的多晶硅薄膜晶体管
US9035385B2 (en) Method for fabricating thin-film semiconductor device and thin-film semiconductor device
CN108962758B (zh) 一种低温多晶硅薄膜晶体管的制备方法
CN102142463A (zh) 薄膜晶体管的多晶硅层及其显示器
DE112022002278T5 (de) Verfahren, vorrichtung, ausrüstung zum genauen einstellen einer adc-kamera und computerspeichermedium
US20120256279A1 (en) Method of gate work function adjustment and metal gate transistor
US9356123B2 (en) Manufacturing method of low temperature polycrystalline silicon thin film and manufacturing method of thin film transistor
CN107677232B (zh) 一种晶粒尺寸测量方法及装置、多晶硅薄膜的生产方法
KR20170080703A (ko) 반도체 에피택셜 웨이퍼의 제조방법 및 고체 촬상 소자의 제조방법
US8956885B2 (en) Method and process to reduce stress based overlay error
CN102881578A (zh) 多晶硅栅极刻蚀方法
CN105140118B (zh) 一种提高器件性能均一性的方法
CN105575974B (zh) 低温多晶硅tft背板的制作方法
CN103996717A (zh) 薄膜晶体管及其制作方法、显示基板和显示装置
JP6434862B2 (ja) 半導体装置の製造方法
TW490802B (en) Polysilicon evaluating method, polysilicon inspection apparatus and method for preparation of thin film transistor
DE112016003412T5 (de) Siliziumepitaxialwafer
CN113564692B (zh) 低电阻率重掺砷硅单晶的生产方法及生产系统
CN107068771B (zh) 低温多晶硅薄膜晶体管及其制造方法
CN1822334A (zh) 多晶硅薄膜晶体管的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20210820