CN108885553A - 模拟向后兼容的传统总线行为 - Google Patents

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Abstract

为了解决在新装置上运行传统应用时由于总线行为中的差异而产生的问题，新装置可以用在执行所传统应用时仿真传统装置的总线行为的方式来扼制总线性能。

Description

模拟向后兼容的传统总线行为
本申请要求2016年1月22日提交的之前共同转让的美国临时申请号62/284的权益，该临时申请的全部内容通过引用被并入本文。
背景技术
当新计算机体系结构被发售时，为体系结构的以前版本写的应用无瑕疵地在新体系结构上运行是合乎需要的。这个能力常常被称为“向后兼容”。实现向后兼容涉及在新主机体系结构上仿真目标传统装置，使得新体系结构可执行为传统装置写的程序的指令。计算机体系结构随着时间的过去而改变以利用在总线、时钟速度、处理器体系结构、高速缓存、标准等中的技术进步。当一个计算机体系结构由较新的体系结构代替时，较老的体系结构成为被称为传统体系结构的东西。在它的发展过程中，为传统体系结构写软件应用，例如网络协议、用户界面、音频处理、装置驱动器、图形处理、消息发送、字处理器、电子表格、数据库程序、游戏和其它应用。这样的传统软件对它的用户仍然有价值，即使它们升级到新体系结构。因此存在能够在新体系结构上运行传统软件的需要。
在新装置和传统装置的硬件部件的性能中的差异可引起在新装置上的同步中的误差，这可使传统应用在新装置体系结构上运行时损毁。在性能中的这样的差异可例如从在新装置和传统装置之间的总线体系结构中的差异产生。总线体系结构提供在不同装置部件之间的多条数据路径。传统装置和新装置可在对在装置部件之间的定时和数据传送速率的不同限制的情况下具有在装置部件之间的不同总线路径。例如，如果在新装置的两个部件之间的总线路径比在传统装置上的这些部件之间的对应总线路径快，则仍然由一个部件使用的数据可过早地被另一部件盖写。
发明内容
为了解决在新装置上运行传统应用时由于总线行为中的差异而产生的问题，新装置可以用在执行传统应用时仿真传统装置的总线行为的方式来扼制总线性能。
在新系统上的总线扼制可基于从传统总线的行为确定的所估计的带宽分配。可通过根据从传统总线行为估计的量限制为特定的总线事务分配的可用总线带宽的量来扼制总线流量。总线流量被扼制，使得新装置至少分配与由传统系统分配的一样多的带宽，但没有同步误差在传统应用的执行中产生那么多。扼制可被调节，同时在新装置上运行传统应用以确定多少额外的带宽分配引起执行的问题。
附图说明
通过结合附图考虑下面的详细描述可容易理解本公开的教导，其中：
图1是描绘根据本公开的方面的配置成解释新装置和传统装置之间的总线体系结构中的差异的装置的方框图。
图2是示出根据本公开的方面的在解释新装置和传统装置之间的总线体系结构中的差异时确定带宽分配的启发式方法的流程图。
具体实施方式
虽然下面的详细描述为了说明的目的而包含很多特定的细节，但是本领域中的普通技术人员将认识到，对下面的细节的很多变化和变更在所主张的发明的范围内。因此，下面所述的发明的示例性实施方案被阐述而没有对所主张的发明的一般性的任何损失且不对所主张的发明强加限制。
图1示出配置成在运行为传统装置写的应用时解释传统装置和新装置之间的总线体系结构中的差异的新装置的例子。在这个例子中，新装置可包括耦合到公共存储器106和I/O访问控制器108的多核心CPU和多核心GPU。每个CPU或GPU核心经由后侧总线(BSB1,BSB2)耦合到第2级高速缓存110和总线接口单元112。第2级高速缓存110由前侧总线(FSB)耦合到存储器106和I/O访问控制器108。额外的存储器(未示出)、外围装置114、视频116和数据存储装置118通过访问控制器由各种总线与CPU和GPU通过接口连接。CPU和GPU可包括用于数据和/或指令的临时存储的可配置寄存器105。图1中的装置的传统版本可具有不同的体系结构，例如对CPU和GPU存在单独的总线和对存储器和I/O访问存在单独的控制器的体系结构。
在图1所示的例子中，访问控制器108扼制总线性能以仿真传统总线行为并在例如通过执行存储在存储器106中的代码指令103来执行传统应用时维持同步。访问控制器108通过以仿真传统装置中的总线的行为的方式分配可用总线带宽来扼制各种总线BSB1、BSB2、FSB上的总线流量。该扼制由传统装置的总线性能数据通知。为了产生这个数据，传统装置可被测试，同时运行传统应用。在不同的条件下测量不同总线客户端的总线带宽分配。可能影响为特定的总线事务分配的带宽的因素包括访问总线的特定总线客户端(例如CPU 102或GPU 104)、通过总线传输的数据的源或目的地(例如存储器106)、数据是被读取还是写入、事务是具有高还是低优先级、被请求的带宽的量、哪些其它总线客户端正争夺总线带宽等。可在传统装置的测试连同总线带宽分配期间记录所有这些因素。
存在仿真传统总线行为的至少三种方法：表驱动方法、比驱动方法和启发式方法。所有三种方法都考虑传统装置在不同的情况下实际上分配到不同的客户端的带宽，并在相同或相似的情况下使用新装置复制那些分配。在测试阶段期间，在不同的情况下测量在特定客户端和特定资源之间(或在特定客户端之间)的老硬件上的带宽分配。所测量的带宽分配值被置于新硬件上的表或比或启发法内。
表驱动方法
在表驱动方法中，新装置使用存储在存储器106或可配置寄存器105中的查找表来在不同的总线流量条件下在节点之间分配带宽。作为简单的例子，假设有两个总线客户端A和B争夺30MB/s的可用总线带宽用于存储器事务。下面的表I示出了基于传统装置的测量性能(即，总线带宽分配)的客户端A和B之间的分配的带宽。
表I
在表I中，针对给定的所请求的带宽的已分配带宽被表示为A/B，其中A是被分配到客户端A的带宽，而B是被分配到客户端B的带宽。可通过在传统应用正常操作期间监控传统装置的总线带宽分配来确定在表I中的值。除所请求的带宽以外的多个因素可影响带宽分配，例如带宽是被请求用于读取还是写入操作、A和B的请求的相对优先级。该表可考虑这些因素。
比方法
比方法类似于表驱动方法，除了存储在存储器106或可配置寄存器105中的表将从比方面来规定带宽分配以外。例如，表II从最大可用总线带宽的百分比方面显示带宽请求和分配。
表II
虽然上面示出二维例子，但是表或比方法可扩展到三、四或更多维以适应三、四或更多不同的总线客户端。此外，如果有服务于不同组的客户端的多条不同的总线，该表或比可考虑此。
启发式方法
启发式方法使用传统总线行为的计算机模型201来确定带宽分配。图2示出例子。对于在客户端A和B之间的给定总线事务，启发法接收关于当前总线流量、所请求的带宽、请求带宽的客户端、流量的目的地等的输入。在图2中，输入是分别来自客户端A和客户端B的带宽请求202、204。启发法然后使用关于传统总线的行为的数据208在相同或相似的情况下对在客户端A和B之间的总线路径的行为、总线仲裁206等建模。传统总线行为数据可存储在本地存储器中用于由启发法快速访问。建模考虑带宽请求、当前总线条件和传统总线数据以确定客户端A和客户端B的所估计的总线带宽分配。总线控制器例如总线接口112可使用这些分配来扼制总线流量。
表、比和启发式方法与为什么相比更多地涉及传统总线带宽如何在给定情况下被分配。传统总线带宽仲裁可取决于数据是从客户端被读取还是写到客户端、事务是具有高还是低优先级、被请求的带宽的量等。如果传统总线带宽分配是充分可预测的，则它们可以用表、比或启发式方法来复制。
附件不必由存储器106和I/O控制器108实现。在可选的实现中，总线客户端A、B可以是自扼制的。特别地，每个总线客户端可包括附件109，其考虑总线流量以确定它是否针对比它可操纵的更多的带宽而请求传统系统，且将拒绝请求直到它确定足够的带宽是可用的为止。这些附件中的每个可访问存储在可配置寄存器111中的表、比或启发法。
虽然上面是本发明的优选实施方案的完整描述，但是可能使用各种可选形式、修改和等效形式。因此，应不参考上面的描述来确定但应替代地参考所附权利要求连同它们的等效形式的完全范围来确定本发明的范围。任何特征——不管是否是优选的——可与任何其它特征——不管是否是优选的——组合。在接下来的权利要求中，不定冠词“A”或“An”指跟随冠词的一个或多个项目的数量，除了另外明确地规定的情况以外。所附权利要求不应被解释为包括手段加功能限制，除非这样的限制使用短语“用于…的手段”在给定权利要求中被明确叙述。在没有明确地陈述“用于执行特定功能的手段”的权利要求中的任何元件不应被解释为如在35 USC§112(f)中规定的“手段”或“步骤”条款。

Claims (25)

1.一种解决在新装置上运行传统应用时由于总线行为中的差异而产生的问题的方法，所述方法包括：
用在执行所述传统应用时仿真传统装置的总线行为的方式来扼制在所述新装置上的总线性能。
2.如权利要求1所述的方法，其中扼制在所述新装置上的总线性能基于从所述传统总线的行为确定的所估计的带宽分配。
3.如权利要求1所述的方法，其中扼制在所述新装置上的总线性能包括根据从在所述传统装置上的传统总线的行为估计的量来限制为特定总线事务分配的可用总线带宽的量。
4.如权利要求1所述的方法，其中扼制在所述新装置上的总线性能包括扼制在所述新装置上的总线流量，使得所述新装置至少分配与由所述传统系统分配的一样多的带宽，但没有同步误差在传统应用的执行中产生那么多。
5.如权利要求1所述的方法，其中扼制在所述新装置上的总线性能包括调节所述总线性能，同时在所述新装置上运行传统应用以确定多少额外的带宽分配引起执行的问题。
6.如权利要求1所述的方法，其中所述新装置使用存储在存储器或可配置硬件寄存器中的查找表来在不同的总线流量条件下在所述装置的节点之间分配带宽。
7.如权利要求1所述的方法，其中扼制在所述新装置上的总线性能包括使用所述传统总线行为的计算机模型来确定带宽分配。
8.如权利要求1所述的方法，其中所述新装置使用存储在存储器或可配置硬件寄存器中的一个或多个比来在不同的总线流量条件下在所述装置的节点之间分配带宽。
9.一种系统，其包括：
一个或多个处理器；
存储器，其由一条或多条总线可操作地耦合到所述一个或多个处理器；
可执行指令，其存储在所述存储器中并可由所述处理器执行，所述可执行指令在被执行时使所述处理器实现解决在使用所述系统运行传统应用时由于总线行为中的差异而产生的问题的方法，所述方法包括：
用在执行所述传统应用时仿真传统装置的总线行为的方式来扼制在所述一条或多条总线上的总线性能。
10.如权利要求9所述的系统，其中扼制在所述一条或多条总线上的总线性能基于从所述传统总线的行为确定的所估计的带宽分配。
11.如权利要求9所述的系统，其中扼制在所述一条或多条总线上的总线性能包括根据从在所述传统装置上的传统总线的行为估计的量来限制为特定总线事务分配的可用总线带宽的量。
12.如权利要求9所述的系统，其中扼制在所述一条或多条总线上的总线性能包括扼制在所述新装置上的总线流量，使得所述新装置至少分配与由所述传统系统分配的一样多的带宽，但没有同步误差在传统应用的执行中产生那么多。
13.如权利要求9所述的系统，其中扼制在所述一条或多条总线上的总线性能包括调节所述总线性能，同时在所述新装置上运行传统应用以确定多少额外的带宽分配引起执行的问题。
14.如权利要求9所述的系统，其中扼制在所述一条或多条总线上的总线性能包括使用存储在存储器或可配置硬件寄存器中的查找表来在不同的总线流量条件下在所述装置的节点之间分配带宽。
15.如权利要求9所述的系统，其中扼制在所述一条或多条总线上的总线性能包括使用所述传统总线行为的计算机模型来确定带宽分配。
16.如权利要求9所述的系统，其中扼制在所述一条或多条总线上的总线性能包括使用存储在存储器或可配置硬件寄存器中的一个或多个比来在不同的总线流量条件下在所述装置的节点之间分配带宽。
17.如权利要求9所述的系统，其中所述一个或多个处理器包括一个或多个中央处理器单元。
18.一种非临时计算机可读介质，其中体现有可执行指令，所述可执行指令配置成使计算装置实现解决在新装置上运行传统应用时由于总线行为中的差异而产生的问题的方法，所述方法包括：
用在执行所述传统应用时仿真传统装置的总线行为的方式来扼制在所述新装置上的总线性能。
19.如权利要求18所述的非临时计算机可读介质，其中扼制在所述新装置上的总线性能基于从所述传统总线的行为确定的所估计的带宽分配。
20.如权利要求18所述的非临时计算机可读介质，其中扼制在所述新装置上的总线性能包括根据从在所述传统装置上的传统总线的行为估计的量来限制为特定总线事务分配的可用总线带宽的量。
21.如权利要求18所述的非临时计算机可读介质，其中扼制在所述新装置上的总线性能包括扼制在所述新装置上的总线流量，使得所述新装置至少分配与由所述传统系统分配的一样多的带宽，但没有同步误差在传统应用的执行中产生那么多。
22.如权利要求18所述的非临时计算机可读介质，其中扼制在所述新装置上的总线性能包括调节所述总线性能，同时在所述新装置上运行传统应用以确定多少额外的带宽分配引起执行的问题。
23.如权利要求18所述的非临时计算机可读介质，其中所述新装置使用存储在存储器或可配置硬件寄存器中的查找表来在不同的总线流量条件下在所述装置的节点之间分配带宽。
24.如权利要求18所述的非临时计算机可读介质，其中扼制在所述新装置上的总线性能包括使用所述传统总线行为的计算机模型来确定带宽分配。
25.如权利要求18所述的非临时计算机可读介质，其中所述新装置使用存储在存储器或可配置硬件寄存器中的一个或多个比来在不同的总线流量条件下在所述装置的节点之间分配带宽。
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Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5305452A (en) * 1987-10-23 1994-04-19 Chips And Technologies, Inc. Bus controller with different microprocessor and bus clocks and emulation of different microprocessor command sequences
US5857085A (en) * 1996-11-13 1999-01-05 Cypress Semiconductor Corporation Interface device for XT/AT system devices on high speed local bus
CN1387645A (zh) * 1999-11-05 2002-12-25 模拟装置公司 通讯处理器的总线结构和共享总线判优方法
US20050038947A1 (en) * 2003-08-14 2005-02-17 Lueck Andrew W. PCI express to PCI translation bridge
US20050111490A1 (en) * 2003-10-10 2005-05-26 Nokia Corporation Communications bus having low latency interrupts and control signals, hotpluggability error detection and recovery, bandwidth allocation, network integrity verification, protocol tunneling and discoverability features
CN1921455A (zh) * 2006-09-12 2007-02-28 华为技术有限公司 串行级联总线上行流控方法及节点设备
US20070156391A1 (en) * 2005-12-29 2007-07-05 Bull Hn Information Systems Inc. Host computer system emulating target system lagacy software and providing for incorporating more powerful application program elements into the flow of the legacy software
CN101288057A (zh) * 2005-08-19 2008-10-15 高通股份有限公司 基于传送方向及耗用带宽的加权总线仲裁
CN100449488C (zh) * 2003-12-12 2009-01-07 微软公司 真实及理想化硬件基装置的双模态装置虚拟化系统和方法
CN101676890A (zh) * 2008-08-15 2010-03-24 北京北大众志微系统科技有限责任公司 一种动态调整带宽分配的总线仲裁方法及仲裁器
CN101855624A (zh) * 2007-09-17 2010-10-06 苹果公司 用于减少功耗和总线活动的方法与装置
CN101960436A (zh) * 2008-02-29 2011-01-26 高通股份有限公司 针对地址/控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构
CN102318289A (zh) * 2011-07-29 2012-01-11 华为技术有限公司 带宽调整方法、总线控制器及信号转换器
CN102473151A (zh) * 2009-08-05 2012-05-23 松下电器产业株式会社 存储器访问装置及影像处理系统
US20130254444A1 (en) * 2012-03-23 2013-09-26 Ricoh Company, Ltd. Image processing apparatus
CN103455458A (zh) * 2012-05-28 2013-12-18 鸿富锦精密工业（深圳）有限公司 多gpu环境下pci_e总线带宽调整方法及系统
US20140136738A1 (en) * 2012-11-15 2014-05-15 Scott E. Matlock Emulated legacy bus operation over a bit-serial bus

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US62284A (en) 1867-02-19 photo-litho
US5937174A (en) * 1996-06-28 1999-08-10 Lsi Logic Corporation Scalable hierarchial memory structure for high data bandwidth raid applications
US5875309A (en) * 1997-04-18 1999-02-23 3Com Corporation Arbitration system using linked table
US6639918B1 (en) * 2000-01-18 2003-10-28 Apple Computer, Inc. Method and apparatus for border node behavior on a full-duplex bus
JP2001344287A (ja) * 2000-06-02 2001-12-14 Nec Microsystems Ltd アルゴリズム記述におけるバスの性能評価方法
DE10036278A1 (de) * 2000-07-26 2002-02-07 Bosch Gmbh Robert Verfahren zur Überwachung eines Programmablaufs mittels einer Debug Logik
US6912611B2 (en) * 2001-04-30 2005-06-28 Advanced Micro Devices, Inc. Split transactional unidirectional bus architecture and method of operation
US7081893B2 (en) 2001-10-10 2006-07-25 Sony Computer Entertainment America Inc. System and method for point pushing to render polygons in environments with changing levels of detail
WO2003032253A2 (en) 2001-10-10 2003-04-17 Sony Computer Entertainment America Inc. System and method for environment mapping
CA2429876A1 (en) * 2003-05-27 2004-11-27 Ibm Canada Limited - Ibm Canada Limitee Testing computer applications
US7114112B2 (en) * 2003-06-18 2006-09-26 International Business Machines Corporation Method, system, and program for simulating Input/Output (I/O) requests to test a system
US7231475B1 (en) * 2004-01-30 2007-06-12 Cisco Technology, Inc. Advanced bandwidth allocation in PCI bus architecture
US20060168269A1 (en) * 2004-12-30 2006-07-27 Microsoft Corporation Bus abstraction
JP4397858B2 (ja) * 2005-06-27 2010-01-13 株式会社ソニー・コンピュータエンタテインメント エミュレート装置及びエミュレート方法
JP2007048019A (ja) * 2005-08-10 2007-02-22 Sony Computer Entertainment Inc エミュレーション方法、エミュレータ、コンピュータ組込型デバイスおよびエミュレータ用プログラム
US8149242B2 (en) 2006-11-10 2012-04-03 Sony Computer Entertainment Inc. Graphics processing apparatus, graphics library module and graphics processing method
JP5415779B2 (ja) * 2009-02-19 2014-02-12 株式会社ソニー・コンピュータエンタテインメント 互換アダプタ装置および互換処理方法
CN101788947B (zh) * 2010-02-09 2012-10-17 华为技术有限公司 系统总线的监测方法、系统总线监测器及片上系统
CN104160383B (zh) * 2012-02-21 2017-05-24 应用材料公司 半导体工艺控制系统和半导体处理控制系统
US10096079B2 (en) 2013-06-10 2018-10-09 Sony Interactive Entertainment Inc. Fragment shaders perform vertex shader computations
US10134102B2 (en) 2013-06-10 2018-11-20 Sony Interactive Entertainment Inc. Graphics processing hardware for using compute shaders as front end for vertex shaders
US10102603B2 (en) 2013-06-10 2018-10-16 Sony Interactive Entertainment Inc. Scheme for compressing vertex shader output parameters
US10176621B2 (en) 2013-06-10 2019-01-08 Sony Interactive Entertainment Inc. Using compute shaders as front end for vertex shaders
WO2015154004A1 (en) 2014-04-05 2015-10-08 Sony Computer Entertainment America Llc Method for efficient re-rendering objects to vary viewports and under varying rendering and rasterization parameters
US9652882B2 (en) 2014-04-05 2017-05-16 Sony Interactive Entertainment America Llc Gradient adjustment for texture mapping for multiple render targets with resolution that varies by screen location
US9710881B2 (en) 2014-04-05 2017-07-18 Sony Interactive Entertainment America Llc Varying effective resolution by screen location by altering rasterization parameters
US9495790B2 (en) 2014-04-05 2016-11-15 Sony Interactive Entertainment America Llc Gradient adjustment for texture mapping to non-orthonormal grid
US9836816B2 (en) 2014-04-05 2017-12-05 Sony Interactive Entertainment America Llc Varying effective resolution by screen location in graphics processing by approximating projection of vertices onto curved viewport
US9760113B2 (en) 2015-02-20 2017-09-12 Sony Interactive Entertainment America Llc Backward compatibility through use of spoof clock and fine grain frequency control
US11403099B2 (en) 2015-07-27 2022-08-02 Sony Interactive Entertainment LLC Backward compatibility by restriction of hardware resources
US10235219B2 (en) 2015-07-27 2019-03-19 Sony Interactive Entertainment America Llc Backward compatibility by algorithm matching, disabling features, or throttling performance

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5305452A (en) * 1987-10-23 1994-04-19 Chips And Technologies, Inc. Bus controller with different microprocessor and bus clocks and emulation of different microprocessor command sequences
US5857085A (en) * 1996-11-13 1999-01-05 Cypress Semiconductor Corporation Interface device for XT/AT system devices on high speed local bus
CN1387645A (zh) * 1999-11-05 2002-12-25 模拟装置公司 通讯处理器的总线结构和共享总线判优方法
US20050038947A1 (en) * 2003-08-14 2005-02-17 Lueck Andrew W. PCI express to PCI translation bridge
US20050111490A1 (en) * 2003-10-10 2005-05-26 Nokia Corporation Communications bus having low latency interrupts and control signals, hotpluggability error detection and recovery, bandwidth allocation, network integrity verification, protocol tunneling and discoverability features
CN100449488C (zh) * 2003-12-12 2009-01-07 微软公司 真实及理想化硬件基装置的双模态装置虚拟化系统和方法
CN101288057A (zh) * 2005-08-19 2008-10-15 高通股份有限公司 基于传送方向及耗用带宽的加权总线仲裁
US20070156391A1 (en) * 2005-12-29 2007-07-05 Bull Hn Information Systems Inc. Host computer system emulating target system lagacy software and providing for incorporating more powerful application program elements into the flow of the legacy software
CN1921455A (zh) * 2006-09-12 2007-02-28 华为技术有限公司 串行级联总线上行流控方法及节点设备
CN101855624A (zh) * 2007-09-17 2010-10-06 苹果公司 用于减少功耗和总线活动的方法与装置
CN101960436A (zh) * 2008-02-29 2011-01-26 高通股份有限公司 针对地址/控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构
CN101676890A (zh) * 2008-08-15 2010-03-24 北京北大众志微系统科技有限责任公司 一种动态调整带宽分配的总线仲裁方法及仲裁器
CN102473151A (zh) * 2009-08-05 2012-05-23 松下电器产业株式会社 存储器访问装置及影像处理系统
CN102318289A (zh) * 2011-07-29 2012-01-11 华为技术有限公司 带宽调整方法、总线控制器及信号转换器
US20130254444A1 (en) * 2012-03-23 2013-09-26 Ricoh Company, Ltd. Image processing apparatus
CN103455458A (zh) * 2012-05-28 2013-12-18 鸿富锦精密工业（深圳）有限公司 多gpu环境下pci_e总线带宽调整方法及系统
US20140136738A1 (en) * 2012-11-15 2014-05-15 Scott E. Matlock Emulated legacy bus operation over a bit-serial bus

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