CN108874579A - 用于监管和初始化端口的方法 - Google Patents

用于监管和初始化端口的方法 Download PDF

Info

Publication number
CN108874579A
CN108874579A CN201810469330.3A CN201810469330A CN108874579A CN 108874579 A CN108874579 A CN 108874579A CN 201810469330 A CN201810469330 A CN 201810469330A CN 108874579 A CN108874579 A CN 108874579A
Authority
CN
China
Prior art keywords
port
parity check
data
equipment
odd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810469330.3A
Other languages
English (en)
Other versions
CN108874579B (zh
Inventor
P·洛吉耶
B·埃鲁克斯
T·弗赖塔格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Melexis Technologies NV
Melexis Technologies SA
Original Assignee
Melexis Technologies SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Melexis Technologies SA filed Critical Melexis Technologies SA
Publication of CN108874579A publication Critical patent/CN108874579A/zh
Application granted granted Critical
Publication of CN108874579B publication Critical patent/CN108874579B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1032—Simple parity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3041—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is an input/output interface
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/098—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit using single parity bit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明涉及一种用于执行集成电路的端口的初始化或重置的方法。该方法包括‑在用于监管端口的设备中，从集成电路的中央处理单元接收包括端口初始化数据和一个或多个奇偶校验位的端口初始化信号，‑在用于监管端口的设备中根据端口初始化信号反转该一个或多个奇偶校验位，‑将包括端口初始化数据和被反转的一个或多个奇偶校验位的端口初始化信号提供给集成电路的端口，‑当在端口处接收到端口初始化信号时，在端口中再次反转被反转的一个或多个奇偶校验位，由此获得原始的一个或多个奇偶校验位并存储端口初始化数据和刚获得的原始的一个或多个奇偶校验位。

Description

用于监管和初始化端口的方法
技术领域
本发明通常涉及在集成电路中的错误检测和系统安全性的领域。更具体而言，它关注具有外围设备可被连接到的端口的集成电路的错误检测和系统安全性。
背景技术
考虑提供例如感测功能的集成电路(IC)。IC中的数据处理单元接收传感器输出信号且进一步处理该信号。为了执行数据处理，数据处理单元与一个或多个外围设备(像其中采样模拟传感器输出信号的模数转换器，接收模拟传感器输出信号的数字表示的数字滤波器、为数字滤波器提供时间基准并且监管数据处理流的定时器单元等)一起工作。这些外围设备通常通过端口连接到数据处理单元。该数据处理单元可以经由数据总线从这些端口读取数据和向这些端口写入数据。
在如例如在汽车工业中遇到的恶劣的环境中，若干个干扰(例如汽车电池电源线上的电压峰值或静电放电(ESD)和电磁兼容性(EMC)干扰)可以影响这些端口中的数据。进一步，在集成电路本身中的潜在缺陷也可能导致不一致的数据。所有这些影响导致失败的数据完整性。
鉴于由ISO26262施加的功能安全性要求，这种影响必须涵盖在安全性相关的应用中。失败的数据完整性必须在集成电路的操作期间由错误信号标记到更高级系统或设备。在本说明中具有数据完整性意味着与任何检查装置的数据一致性。检查装置可以例如是冗余寄存器、寄存器本身上的奇偶校验信息或者检查数据是否处于预定义数据范围内的比较器。如果未找到数据一致性，则会生成错误信号。当这种错误发生时，更高级系统必须采取适当的措施来保持整个系统在安全操作中。该错误信号也可以被用来将集成电路驱动到安全状态。
因此，需要能够监管各种系统部件的合适行为的这样的更高级验证单元。在现有技术中已经提出了若干解决方案。
提供监管的简单方法是使用冗余部件。例如，给定的端口被两次用于系统中的相同功能。经由端口中的数据比较，可以确保在一个寄存器中的失败数据标记错误状况，该错误状况可以由更高级单元来处理。由于集成电路可以具有几百个端口，每个端口具有一个字节(8位)的长度，所以这些端口的两倍冗余会导致较大的硅面积和较高的系统成本。
确保端口数据完整性的公知解决方案是利用奇偶校验。这意指在字节或双字节(字)级别上使用一个或多个附加位以代表端口中的数据奇偶校验。使用一个或多个奇偶校验位保证以合理的成本找到单个静态故障。
此外，外围设备被连接到端口，中央处理单元(CPU)(其充当主机设备)有时非常频繁地(例如当经由ADC读取传感器信号时)且有时非常少地(例如当为振荡器写入校准寄存器时)访问该端口。
CPU(主机)以仅由应用程序知道的速率在端口中执行读取和写入操作。然而，端口中的数据完整性损失可能立即影响系统性能，例如当在控制振荡器的端口中的数据改变时，该振荡器频率也改变并且系统可能以未定义的状态运行。
在图1中给出了使用一个或多个奇偶校验位的图示，其中采用端口的重置的示例，其中通过实行指令序列用预定义的数据初始化该端口。现有技术中的重置大部分被描述为由重置信号触发的异步例程。在图1的左手边，在经典的重置序列期间借助于重置信号利用特定初始化数据(Di)来初始化端口。根据此初始化数据用Pi对一个或多个奇偶校验位进行初始化。在下一次写入操作期间，写入具有一个或多个新奇偶校验位(Pn)的新数据(Dn)。如果一切正确地进行，则数据和奇偶校验相互匹配并且验证单元确认此序列的正确操作。图1在右手边描述了错误情况。在重置序列期间，该端口用特定初始化数据(Di)和一个或多个匹配的奇偶校验位(Pi)来再次初始化。进一步假设重置信号现在处于所谓的“卡住(stuckat)”状况。在这种状况下，由于集成电路中的潜在故障，作为控制信号的重置信号保持连接到活动电平。这可能例如由漏电流引起。该重置信号然后总是存在并连续地强制端口用预定义的初始化数据进行初始化。在下一次写操作期间，具有一个或多个新奇偶校验位(Pn)的新数据(Dn)不到达该端口。这是一个错误。由于端口中的先前初始化数据(Di)和其匹配的一个或多个奇偶校验(Pi)位仍然是一致的，该验证单元没有检测到此错误状况。
在每个端口内实施奇偶校验监测和/或检查功能也增加了硅的尺寸，因为此机制必须典型地在数百个IC端口上实现。此外，读取和写入中的主机访问必须与数据完整性检查相关联，这会增加复杂度级别且因此再次增加硅的面积。
专利US5784393描述了当一个或多个被连接的用户不具有故障检测能力时，在总线上使用故障检测机制的装置。此装置允许检测通信总线上的故障。还描述了一种装置，用于当总线宽度不足以容纳多个奇偶校验位时在总线上执行故障检测。
US7774690B2描述了处理完成中断和奇偶校验错误中断。US7774690B2涉及当维持在奇偶校验计算和奇偶校验检查之间的同步时在控制信号中的错误。该奇偶校验仅在访问外围功能时被检查。然而，如在以上所提及的被连接到端口的振荡器的示例中，这种方法仍然留下错误的空间。
因此，需要一种能够监管安全性和特定的端口数据完整性的验证单元。而且，需要一种处理如上所述的在控制信号上具有'卡住'状况的错误的方式。
发明内容
本发明的实施例的目的是提供用于确保具有与外围设备连接的端口的集成电路的错误检测和系统安全性的验证设备。本发明的实施例的目的还提供用于解决在控制信号上具有'卡住'状况的错误的方法。
上述目标通过根据本发明的解决方案来实现。
在一个方面，本发明涉及用于监管集成电路的端口的设备。该设备被布置用于与集成电路的中央处理单元交换信息并且用于与所述集成电路的端口通信。该用于监管端口的设备包括
-地址解码装置，用于根据与所述中央处理单元交换的信息解码端口的地址，从所述端口的读取操作或到所述端口的写入操作要被执行，
-访问控制装置，被布置用于朝向所述端口生成请求以执行从所述端口的所述读取操作或到所述端口的所述写入操作并且用于从所述端口接收对所述请求的响应，并且被布置用于执行到所述端口的该写入操作，
-奇偶校验控制装置，被布置用于对被包含在与所述中央处理单元交换的信息中的一个或多个奇偶校验位执行奇偶校验检查并且在所述奇偶校验检查揭示错误的情况下生成错误信号，并且被布置用于在对所述请求的肯定响应时，当执行到所述端口的所述写入操作时生成一个或多个奇偶校验位，并且当执行从所述端口的所述读取操作时实行奇偶校验检查并且在所述奇偶校验检查揭示错误的情况下生成错误信号。
该设备进一步包括读回信息装置，被布置用于从所述端口接收输入且用于将所述输入传递到该奇偶校验控制装置。该地址解码装置、该访问控制装置、该读回信息装置和该奇偶校验控制装置被布置成可操作在后台循环中，其中一范围的端口地址被监测，并且其中该读回信息装置被布置用于读取存储在具有在该范围中的地址的端口上的数据和奇偶校验位并且该奇偶校验控制装置被布置用于对存储在该端口上的一个或多个奇偶校验位执行奇偶校验检查。
所提出的解决方案确实允许以允许容易地检测到错误的方式监管集成电路的端口。所要求保护的设备可以与中央处理单元(CPU)交换信息。CPU发送指令以执行读取操作或写入操作。该端口监管设备在收到这样的指令时解码在操作中要使用的端口地址。该访问控制器向考虑中的端口发送请求且该端口指示它接受或拒绝该请求。如果该请求被接受，则奇偶校验控制装置以本领域中通常已知的常规方式来操作。也就是说，它对从端口接收到的数据执行数据完整性检查。在此检查具有负结果(即，与奇偶校验数据存在不匹配)的情况下，则生成错误信号。如果被请求的操作是写入操作，则奇偶校验控制器生成一个或多个奇偶校验位。如果它涉及读取操作，则当从端口读取时实行奇偶校验检查。在奇偶校验检查指示错误已经发生的情况下，则生成错误信号。错误信号被给予集成电路内部或外部的更高级单元，其对系统安全性采取措施。错误信号也可以被使用以便将集成电路本身带到安全状态。与现有技术解决方案相比创新之处在于，地址解码装置、读回信息装置和奇偶校验控制装置可以在后台循环中操作，其中监测一范围的端口地址，并且其中读回信息装置可以在读回操作中读取存储在具有该范围中的地址的端口上的信息(即数据和奇偶校验)，并且将该数据和奇偶校验提供给奇偶校验控制器，该奇偶校验控制器正在对存储在该端口上的数据和奇偶校验执行奇偶校验检查。因此，集成电路的端口在后台循环中被周期性地检查，且不仅仅在作为主机设备的CPU请求访问读取操作或写入操作时。作为主机设备的CPU不加载端口的奇偶校验计算和奇偶校验检查是有益的。还有利的是，在后台循环中以常规方式对很少被访问的端口(例如如例如用于振荡器的校准寄存器)进行奇偶校验检查。还有利的是，检查周期性是公知的并且不取决于应用定时。
在优选的实施例中，该访问控制装置被布置用于当中央处理单元请求信息交换时中断该后台循环。换言之，在此实施例中主机访问相对后台循环中的操作得到优先级。
优选地，该访问控制装置被布置用于当中央处理单元请求信息交换时对完成在后台循环中已经开始的奇偶校验检查给予优先级。
该奇偶校验控制装置优选地被布置用于对从所述中央处理单元接收的所述信息执行数据完整性检查。
在一个实施例中，该读回信息装置被布置用于在写入操作的完成之后，对在写入操作中被写入端口的数据和奇偶校验位执行读取操作(尤其是读回操作)，向该奇偶校验控制装置提供该数据和奇偶校验位并且该奇偶校验控制装置被布置用于执行该奇偶校验检查。由于在读取操作期间该写入数据被存储和被比较，它也确保写入操作已经被实际执行。
在优选的实施例中，该设备被布置用于以字节精度处理读取操作和写入操作。在另一个优选的实施例中，该设备被布置用于以双字节精度处理读取操作和写入操作。在另一个优选的实施例中，该设备被布置用于以位精度处理读取操作和写入操作。
有利地，该访问控制装置被布置用于检测该端口是否包括用于存储该一个或多个奇偶校验位的存储装置，并且如果包括则将端口的地址包括在该范围的端口地址中。
在一个实施例中，该设备包括初始化装置，用于在初始化阶段期间用预定义的序列以同步方式初始化一个或多个端口。
有利地，该奇偶校验控制装置被布置用于在将一个或多个奇偶校验位传递到所述一个或多个端口之前反转包括在端口初始化信号中的所述一个或多个奇偶校验位。
在另一个实施例中，该端口被布置用于接收端口初始化信号并反转一个或多个奇偶校验位。
本发明还涉及包括如先前描述的用于监管端口的设备的集成电路。
在另一个方面，本发明涉及一种用于利用用于监管集成电路的端口的设备来执行所述集成电路的端口的初始化或重置的方法，所述设备被布置用于与集成电路的中央处理单元交换信息并且用于与所述集成电路的端口通信，并且包括奇偶校验控制装置，所述奇偶校验控制装置被布置用于对被包含在与所述中央处理单元交换的所述信息中的一个或多个奇偶校验位执行奇偶校验检查并且在所述奇偶校验检查产生不匹配的情况下生成错误信号，并且被布置用于在对所述请求的肯定响应时，当执行到所述端口的所述写入操作时生成一个或多个奇偶校验位，并且当执行从所述端口的所述读取操作时实行奇偶校验检查并且在所述奇偶校验检查产生不匹配的情况下生成错误信号，该方法包括：
-在用于监管端口的设备中，从集成电路的中央处理单元接收包括端口初始化数据和一个或多个奇偶校验位的端口初始化信号，
-在用于监管端口的设备中根据该端口初始化信号反转该一个或多个奇偶校验位，
-将包括端口初始化数据和被反转的一个或多个奇偶校验位的端口初始化信号提供给集成电路的端口，
-当在端口处接收到端口初始化信号时，在那个端口中再次反转所述被反转的一个或多个奇偶校验位，由此获得原始奇偶校验位并存储端口初始化数据和刚获得的原始的一个或多个奇偶校验位。
所提出的方法显然可以针对多个端口被重复。
在一个实施例中，该方法包括附加步骤，其中用于监管端口的设备对所存储的刚获得的一个或多个原始奇偶校验位执行奇偶校验检查。
出于对本发明以及相对现有技术所实现的优势加以总结的目的，上文已描述了本发明的某些目的和优势。当然，应理解，不一定所有此类目的或优势都可根据本发明的任意特定实施例而实现。因此，例如，本领域的技术人员将认识到本发明可按实现或优化本文所教导的一个优势或一组优势的方式来具体化或执行，而不一定要实现本文可能教导或建议的其他目的或优势。
参考本文以下描述的(诸)实施例，本发明的上述和其他方面将是显而易见的和可阐明的。
附图说明
现在将作为示例参考附图进一步描述本发明，附图中相同的附图标记指代各附图中的相同元素。
图1图示了本领域已知的一个或多个奇偶校验位的使用以及在右手边的用这种现有技术的方法可以发生的问题。
图2图示了定位在CPU和IC端口之间的本发明的端口监管器。
图3图示了端口监管设备和到CPU和外围设备的连接的实施例的功能框图。
图4图示了根据本发明的实施例的在字级别的数据总线上的读取访问和端口监管器的读取序列。
图5图示了根据本发明的实施例的在字级别的数据总线上的写入访问和由包括奇偶校验处理的端口监管器在被寻址的端口上的写入操作。
图6图示了根据本发明的实施例的在字节级别的数据总线上的写入访问和由包括奇偶校验处理的端口监管器在被寻址的端口上的写入操作。
图7图示了在字级别上的读取操作的情况下(图7a)和在字节/位级别上的写入操作的情况下(图7b)的CPU(主机)和端口监管器之间的任务共享。
图8图示了在后台循环上的数据总线访问的优先级。
图9图示了在本发明中所提出的重置和初始化程序。
图10图示了可以使用所提出的方法解决的故障状况。
具体实施方式
将针对具体实施例且参考特定附图来描述本发明，但是本发明不限于此而仅由权利要求书来限定。
此外，说明书中和权利要求中的术语第一、第二等等用于在类似的元素之间进行区分，并且不一定用于在时间上、空间上、以排名或任何其他方式来描述序列。应该理解，如此使用的这些术语在合适情况下是可互换的，并且本文描述的本发明的实施例能够以除了本文描述或说明的之外的其他顺序来操作。
要注意，权利要求中使用的术语“包括”不应被解释为限定于其后列出的装置/手段；它并不排除其他要素或步骤。因此，该术语被解释为指定所陈述的特征、整数、步骤或部件的存在，但不排除一个或多个其他特征、整数、步骤或部件，或其群组的存在或添加。因此，措辞“一种包括装置A和B的设备”的范围不应当被限定于仅由部件A和B构成的设备。这意味着该设备的唯一与本发明有关的部件是A和B。
贯穿本说明书对“一个实施例”或“实施例”的引用意指结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。由此，短语“在一个实施例中”或“在实施例中”贯穿本说明书在各个地方的出现并不一定全部引用同一实施例，而是可以引用同一实施例。此外，在一个或多个实施例中，如从本公开中将对本领域普通技术人员显而易见的，特定特征、结构或特性可以用任何合适的方式进行组合。
类似地，应当领会，在本发明的示例性实施例的描述中，出于精简本公开和辅助对各个发明性方面中的一者或多者的理解的目的，本发明的各个特征有时被一起编组在单个实施例、附图或其描述中。然而，这种公开的方法不应被解释为反映所要求保护的本发明需要比每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求所反映的，发明性方面存在于比单个前述公开的实施例的全部特征更少的特征。因此，详细描述之后所附的权利要求由此被明确纳入该详细描述中，其中每一项权利要求本身代表本发明的单独实施例。
此外，尽管本文所描述的一些实施例包括其他实施例中所包括的一些特征但没有其他实施例中包括的其他特征，但是不同实施例的特征的组合旨在落在本发明的范围内，并且形成如本领域技术人员所理解的不同实施例。例如，在所附的权利要求书中，所要求保护的实施例中的任何实施例均可以任何组合来使用。
应当注意的是，在描述本发明的某些特征或方面时，特定术语的使用不应当用来暗示该术语在本文中被重新定义以受限于包括与所述术语相关联的本发明的特征或方面的任何特定特性。
在本文所提供的描述中，阐述了众多具体细节。然而应理解，在没有这些具体细节的情况下也可实践本发明的实施例。在其他实例中，公知的方法、结构和技术未被详细示出以免混淆对本描述的理解。
本发明提出了一种端口监管设备，其处理和监测例如中央处理单元(CPU)或任何其他数据处理设备(如例如集成电路(IC)的状态机)到外围设备被连接在其上的端口的访问。此端口监管器要被看作处理(主机设备的，即CPU的)数据总线和IC端口之间的连接的功能单元(例如进行地址解码)和验证单元。与端口面积相比，此附加设备仅占用较小的面积，并且增加了符合ISO26262的功能安全性要求的附加的系统安全性。
图2中示出了本发明的端口监管器设备的非常高级视图。用于监管端口的设备(1)处理经由在CPU(20)和IC端口(40)之间的外围数据总线的连接。在优选的实施例中，该设备被包括在IC中。
在图3中示出功能图。在图中从1到K编号的外围设备(50)的端口通过端口监管器(1)被连接到数据总线。
端口监管器与CPU和端口进行通信。它从CPU接收例如请求实行读取操作或写入操作的消息。可能的消息的其他示例是初始化或重置请求。
端口监管器包括地址解码器(3)以访问被连接的端口以执行读取操作或写入操作。由于地址在端口监管器中被本地解码，所以在一个实施例中可以知道哪些端口具有使用奇偶校验检查的可能性以及哪些端口不具有这种可能性。在这种场景下，支持奇偶校验检查的端口的地址已经被提前知道。在其他实施例中，监管设备可以在操作期间检测端口被布置用于执行奇偶校验检查还是没有被布置。在某些实施例中，也支持具有奇偶校验信息的端口和不具有奇偶校验信息的端口的混合。因此，本发明的端口监管设备有利地支持具有奇偶校验功能的端口和不具有奇偶校验功能的端口。
访问控制器(5)能够朝向端口生成请求以便执行从那端口的读取(或读回)操作或到那端口的写入操作，并且它也能够执行数据和奇偶校验的写入操作。访问控制器随后从那端口接收对该请求的响应，指示该请求是被接受还是被拒绝。访问控制器可以有利地进一步提供控制信号以执行从该给定端口的数据/奇偶校验读取或到该给定端口的写入操作。控制信号例如可以是访问类型(例如读取、写入或读回)或初始化请求(例如重置)或访问请求。一个控制信号可以指示访问被主机请求。
端口监管设备进一步包括从端口接收和读取数据和奇偶校验并且向奇偶校验控制器(7)提供所述数据和奇偶校验的读回信息装置(6)。此读取或者是由于主机读取访问产生的操作的部分，或者是在后台循环期间的读回操作的部分，如下所示。
端口监管设备还包括奇偶校验控制器(7)，用于对包含在与中央处理单元交换的信息中的一个或多个奇偶校验位执行奇偶校验检查。在奇偶校验检查显示存在错误的情况下，奇偶校验控制器生成错误信号。假设端口已经对来自CPU(通过端口监管器)的请求给予肯定的响应以执行读取操作或写入操作。当执行到端口的写入操作时，奇偶校验控制器生成一个或多个奇偶校验位。例如如果因为必须生成端口上的新奇偶校验，字节或位需要被写入，那么这被需要，例如如图6所示。当执行从端口的读取操作时，奇偶校验控制器实行奇偶校验检查由此在奇偶校验检查产生不匹配并因此指示错误的情况下生成错误信号。注意到，这对应于如现有技术方案中已知的奇偶校验控制的正常操作。端口奇偶校验生成和奇偶校验监测两者都在端口监管器中完成。
用于监管端口的设备的特征在于它可以在后台循环中操作。当不存在来自CPU的主机访问时，地址解码器、访问控制器、读回信息装置和奇偶校验控制器可以在后台循环中操作，其中每隔一段时间监测一范围的端口地址。此范围可以包括IC的所有端口或仅其部分。在循环期间，读回信息装置和奇偶校验控制器进一步实行读回操作，其中对于具有在给定范围内的地址的所有端口，读取其上存储的数据和奇偶校验并且奇偶校验控制器执行奇偶校验检查。因此，在后台操作中，端口监管器通过被连接端口的地址范围进行计数并读回数据和奇偶校验。如果检测到不匹配，则生成错误信号。如在数据和奇偶校验之间匹配的情况下，奇偶校验控制器不提供错误信号。有利的是，作为主机设备的CPU不加载有端口的奇偶校验计算和奇偶校验检查，也不加载有数据完整性检查，例如如果该端口实际上已经被写入的话。进一步有利的是，在后台循环中以常规方式对很少被访问的端口(例如如例如用于振荡器的校准寄存器)进行奇偶校验检查。
如果通过数据总线的主机访问发生，则此访问得到优先级并且停止后台循环。在主机访问的情况下，由主机提供的在数据总线上的数据总线数据和奇偶校验信息在端口监管设备中被验证。在奇偶校验检查显示不存在数据完整性的情况下，则也生成错误信号。接下来执行通过端口监管器的主机读取或写入访问。在读取操作的情况下，并且在端口支持奇偶校验控制的情况下，在该读取操作期间提供奇偶校验检查。在它是写入操作的情况下并且如果端口正在支持奇偶校验处理，则获取来自数据总线的奇偶校验以便使端口监管设备生成端口奇偶校验。数据和奇偶校验被写入被寻址的端口。在端口不支持使用奇偶校验位的情况下，只有数据被写入端口。之后，紧接在写入操作之后，端口监管器然后对刚写入的数据自己执行读取操作，而不需要主机设备的参与。这在下文中也称为读回操作。除了已经提到的针对具有在所述给定范围内的地址的端口的读回操作之外，它可以被看作第二种类型的读回操作。如果端口支持奇偶校验检查，则验证奇偶校验。在没有获得奇偶校验匹配的情况下，生成错误信号。
端口监管器基于所提供的主机设备(CPU)的奇偶校验信息，端口监管器的所生成的奇偶校验信息和端口的物理可用或不可用的奇偶校验处理来验证主机访问是否成功进行读取和写入。如果例如在一个实施例中针对不支持奇偶校验的端口生成奇偶校验，则这也被标记为错误。例如，如果端口请求奇偶校验并且端口监管器不生成被请求的奇偶校验，则这也被标记为数据完整性违背并标记为错误。所有的错误被收集并被带入错误信号。在另一个实施例中，端口监管器总是生成奇偶校验；端口可自由使用它或不使用它。没有奇偶校验的端口在其读取操作期间返回例如“无奇偶校验”信号。有利的是，因为不需要对每个地址的奇偶校验支持进行解码，所以可以减少设计面积。
如果没有通过数据总线的主机访问，则数据完整性检查在后台循环中继续。如果到达可用地址范围的结尾，则该过程再次以第一个地址和与该地址对应的端口开始。
现在回到图3，提供一些更多的细节。图3示出了整个端口组织。外设(50)可以包含通过控制、数据和奇偶校验信号连接到端口监管器的端口。合并块可以使用简单的按位“或”函数合并所有端口输出信号。如果请求读回、奇偶校验检查或主机操作(读取或写入)，则访问控制单元(5)授权端口访问。在写入操作的情况下，访问控制单元也将数据和奇偶校验写入由地址解码器(3)寻址的端口。地址解码器(3)将主机总线上的端口地址解码为针对每个单端口的单个访问信号。读回信息装置(6)在读取或读回操作的情况下接收由地址解码器(3)寻址的端口的数据和奇偶校验，并向奇偶校验控制器(7)提供数据和奇偶校验。奇偶校验控制器(7)执行如描述的数据完整性和数据奇偶校验检查。当这被请求用于写入操作时，奇偶校验控制器也生成一个或多个奇偶校验位。
图4示出了经由数据总线的读取访问和端口监管器与被寻址的端口的读取序列。该图示出了在时刻1被接收的访问消息。在该时刻，端口监管器读取从中要被读取的端口内容。该序列与时钟同步。当访问和读取信号处于活动状态(例如“高”)时，端口监管器检测到读取操作请求，并将读取操作转移到被请求的端口。如果来自端口的读取数据与读取奇偶校验不匹配，则端口监管器将错误信号生成为活动状态(例如“高”)。
图5示出了类似的图，但现在用于写入操作。它图示了数据总线的写入访问和端口监管器与被寻址的端口的写入操作。还示出了在时刻2的读回操作，没有主机设备的任何参与。在此读回操作期间，检查数据完整性。这意味着CPU在阻塞数据总线并等待验证结果时不会损失时间，这再次降低CPU的负载。在时刻1，主机数据被写入被请求的端口，且在时刻2执行读回操作。如果在任何时刻(1或2)，端口奇偶校验与端口数据不匹配，或者如果在时刻2读回是错误的，则端口监管器将错误信号生成为活动状态(例如“高”)。
在非常罕见的情形下，当读回操作仍正在运行时，主机设备经由数据总线请求写入操作，CPU被放置在等待模式直到完成读回信息。
图6示出了在特定实施例中，如果CPU(主机)在字节或位级别上执行写入操作，同时端口监管器可以被组织为在字级别(例如双字节级别)上处理数据的奇偶校验处理的实现。这由公知的“读取-修改-写入”过程支持。然而，此过程也必须处理奇偶校验信息。这直接在端口监管器中完成，且不需要CPU的任何参与。“写入被修改的字-读回被修改的字”阶段也不会阻塞总线。所以，CPU不浪费时间等待要做出的修改或要完成的验证，这再次降低了CPU的负载。“修改读取-写入-读回”阶段是原子性的，所以在这种操作期间CPU请求下一次访问的非常罕见的情况下，CPU被放置在等待模式。用于由数据总线的字节写入访问的时序与用于字的相同，如图5所示。如果应该写入在给定字中的仅一位，则相同的机制是有效的，如例如图7b中所示。
在另一个实施例中，端口监管器也检查与奇偶校验功能不直接相关的数据完整性。例如在图4、5和6中可以看出，当存在如例如在控制信号‘访问’中标记为活动(例如“高”)的访问请求时，端口数据仅仅不同于零。如果在没有访问请求时存在端口数据活动，则这意指这种情形被视为要由端口监管器报告为错误信号的错误。这也被认为是数据完整性检查的部分。
图7a(针对在字级别上的写入访问)和图7b(针对在字节/位级别上的写入访问)示出了在CPU(主机)和端口监管器之间的任务处理，尤其是针对奇偶校验处理/检查功能的CPU的最小参与。图7a是图5的另一种表示且图7b是图6的另一种表示。CPU访问端口监管器用于到端口的写入操作。该端口监管器执行写入操作、读回和验证序列。如果没有给出数据完整性，则在该序列的结尾可能给出错误信息。在“空闲”时间期间，端口监管器在端口上正在执行数据完整性检查并且尤其是奇偶校验验证，该端口支持后台循环中的奇偶校验测试，如前所述。进一步，CPU仅涉及到端口监管器的写入访问，并在与端口无关的此访问指令外部执行。
图7b是图6的另一个表示，区别在于此处仅单个位应该被写入到端口。CPU仅涉及到端口监管器的写入。在剩余的时间内，它执行与端口无关的指令。端口监管器以自我执行的方式执行读取-修改-写入-读回-序列。在“空闲”时间期间，端口监管器在端口上正在执行数据完整性检查并且尤其是奇偶校验验证，该端口支持后台循环中的奇偶校验测试，如前所述。
图8示出了后台循环和主机数据总线的访问。读回信息装置和奇偶校验控制器在所有端口上迭代地执行读取访问，奇偶校验控制器验证它们的奇偶校验并且端口监管器检查数据完整性，如前所述。如果没有给出在数据和奇偶校验之间的给定端口上的数据完整性，则错误信号由端口监管器生成并被给予更高级系统。在实际的示例中，计数器由10μs的时钟节拍来计时。此计数器被使用以便在所有端口地址上循环。假设4千字节的端口，完整的循环花费20.48ms以便验证所有的端口。应该注意到，此后台过程不涉及任何CPU活动。它也不需要任何软件。在主机数据总线访问和奇偶校验控制访问之间的冲突的情况下，主机数据总线总是具有优先级，如图8中所示。在这种情况下，后台循环被停止。主机数据总线访问被执行且当完成时，后台循环被继续。
本发明的端口监管设备进一步被布置用于通过遵循如前所描述的指令序列来确保安全的端口初始化或特别是重置功能，其还确保控制信号(例如端口初始化信号)的卡住故障的检测。
为了解决图1中描述的问题，重置信号被同步初始化信号替代。现在初始化是由端口初始化信号触发的同步例程。根据图9提出了以下端口初始化方案。借助于初始化信号用初始化数据(Di)使端口初始化，该初始化信号代表重置信号。对应于初始化数据的一个或多个奇偶校验位以反转的方式(～Pi)提供给端口。初始化数据也被给予到端口。接收初始化信号触发端口再次反转该一个或多个奇偶校验位(Pi)。该端口存储初始化数据(Di)和非反转的奇偶校验位(Pi)。端口监管设备看到初始化数据(Di)以及匹配的一个或多个奇偶校验位(Pi)。不存在故障。在下一次写入操作中，新数据(Dn)和匹配的一个或多个奇偶校验位(Pn)被给予到端口。由于初始化信号不再活动，端口不会反转奇偶校验位。新数据(Dn)和匹配的一个或多个奇偶校验位(Pn)就被存储。端口监管器看见新数据(Dn)以及匹配的非反转的一个或多个奇偶校验位(Pn)。不存在故障。
现在可以处理如图10所示的故障状况。假设(图10的左手部分的)初始化信号(代表重置的信号)在端口内“卡在活动电平”。借助于初始化信号用初始化数据(Di)使端口初始化。对应于初始化数据的奇偶校验位以反转的方式(～Pi)被提供给端口。再一次重复也可能存在多于一个的奇偶校验位。初始化数据也被给予到端口。初始化信号在端口内“卡在活动电平”。接收此信号触发端口再次反转奇偶校验位。该端口正在存储初始化数据(Di)和非反转的奇偶校验位(Pi)。端口监管器看到初始化数据(Di)以及匹配的奇偶校验位(Pi)。不存在故障。在下一次写入操作中，新数据(Dn)和匹配的奇偶校验位(Pn)被给予到端口。由于初始化信号在端口内仍然“卡在活动电平”，所以端口反转奇偶校验位(～Pn)。新数据(Dn)和反转的奇偶校验(～Pn)位就被存储。新数据(Dn)和反转的奇偶校验位(～Pn)不匹配。端口监管器看见新数据(Dn)以及非匹配的奇偶校验位(～Pn)。存在故障指示。
同样在图10的右手部分中所描绘的情形中，可以检测到故障状况。假设初始化信号(代表重置的信号)在端口内“卡在非活动电平”。用包括在初始化信号中的初始化数据(Di)使端口初始化。对应于初始化数据的一个或多个奇偶校验位以反转的方式(～Pi)被提供给端口。初始化数据也被给予到端口。信号在端口内“卡在非活动电平”。因为那样，该奇偶校验没有被修改。该端口正在存储初始化数据(Di)和反转的一个或多个奇偶校验位(～Pi)。初始化数据(Di)和反转的一个或多个奇偶校验位(～Pi)不再匹配。端口监管器看到初始化数据(Di)以及非匹配的一个或多个奇偶校验位(～Pi)。存在故障指示。
为了完整性，仅也给出图10(RH侧)的最后一个条件。在下一次写入操作中，新数据(Dn)和匹配的一个或多个奇偶校验位(Pn)被给予到端口。由于初始化信号在端口内仍然“卡在非活动电平”，所以端口不反转该一个或多个奇偶校验位。新数据(Dn)和非反转的一个或多个奇偶校验位(Pn)就被存储。新数据(Dn)和非反转的一个或多个奇偶校验位(Pn)匹配。端口监管器看见新数据(Dn)以及匹配的一个或多个奇偶校验位(Pn)。不存在故障。
因此可以证明，利用此方法，在端口的初始化期间或者特别是在端口内的重置期间可以检测到初始化信号的“卡住故障”，这对于符合ISO 26262的功能安全性要求是必要的。
尽管已经在附图和前面的描述中具体地解说和描述了本发明，但是此类解说和描述被认为是解说性的或者示例性的而非限制性的。前面的描述具体说明了本发明的某些实施例。然而，应当理解，不管以上在文本中显得如何详细，本发明可以其他方式实现。本发明不限于所公开的实施例。
通过研究附图、公开和所附权利要求，本领域技术人员可在实践要求保护的发明时理解和实施所公开实施例的其他变体。在权利要求中，单词“包括”不排除其他元素或步骤，并且不定冠词“一(a)”或“一个(an)”不排除复数。单个处理器或其他单元可履行权利要求书中所述的若干项的功能。在相互不同的从属权利要求中陈述某些措施的纯粹事实并不表示不能有利地使用这些措施的组合。计算机程序可被存储/分布在合适的介质(诸如与其他硬件一起或作为其他硬件的一部分提供的光学存储介质或固态介质)上，但也可以其他形式(诸如经由因特网或者其他有线或无线电信系统)来分布。权利要求中的任何引用符号不应被解释为限制范围。

Claims (4)

1.一种用于利用用于监管集成电路的端口的设备来执行所述集成电路的端口的初始化或重置的方法，所述设备被布置用于与集成电路的中央处理单元交换信息并且用于与所述集成电路的端口通信，并且包括奇偶校验控制装置，所述奇偶校验控制装置被布置用于对被包含在与所述中央处理单元交换的所述信息中的一个或多个奇偶校验位执行奇偶校验检查并且在所述奇偶校验检查产生不匹配的情况下生成错误信号，并且被布置用于在对所述请求的肯定响应时，当执行到所述端口的所述写入操作时生成一个或多个奇偶校验位，并且当执行从所述端口的所述读取操作时实行奇偶校验检查并且在所述奇偶校验检查产生不匹配的情况下生成错误信号，
所述方法包括
-在用于监管端口的所述设备中，从所述集成电路的所述中央处理单元接收包括端口初始化数据和一个或多个奇偶校验位的端口初始化信号，
-在用于监管端口的所述设备中根据所述端口初始化信号反转所述一个或多个奇偶校验位，
-将包括所述端口初始化数据和被反转的一个或多个奇偶校验位的端口初始化信号提供给所述集成电路的所述端口，
-当在所述端口处接收到所述端口初始化信号时，在所述端口中再次反转所述被反转的一个或多个奇偶校验位，由此获得原始的一个或多个奇偶校验位并存储所述端口初始化数据和刚获得的原始的一个或多个奇偶校验位。
2.根据权利要求1所述的用于执行集成电路的端口的初始化或重置的方法，其中用于监管端口的所述设备对所存储的刚获得的原始的一个或多个奇偶校验位执行奇偶校验检查。
3.根据权利要求1所述的方法，其中用于监管端口的所述设备包括地址解码装置，所述地址解码装置用于根据与所述中央处理单元交换的信息解码端口的地址，从所述端口的读取操作或到所述端口的写入操作要被执行。
4.根据权利要求3所述的方法，其中用于监管端口的所述设备包括访问控制装置，所述访问控制装置被布置用于朝向所述端口生成请求以执行从所述端口的所述读取操作或到所述端口的所述写入操作并且用于从所述端口接收对所述请求的响应，所述访问控制装置进一步被布置用于执行到所述端口的所述写入操作。
CN201810469330.3A 2017-05-16 2018-05-16 用于监管和初始化端口的方法 Active CN108874579B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP17171364.7A EP3404546B1 (en) 2017-05-16 2017-05-16 Device for supervising and initializing ports
EP17171364.7 2017-05-16

Publications (2)

Publication Number Publication Date
CN108874579A true CN108874579A (zh) 2018-11-23
CN108874579B CN108874579B (zh) 2020-02-07

Family

ID=58765686

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810460775.5A Active CN108874578B (zh) 2017-05-16 2018-05-15 用于监管和初始化端口的设备
CN201810469330.3A Active CN108874579B (zh) 2017-05-16 2018-05-16 用于监管和初始化端口的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810460775.5A Active CN108874578B (zh) 2017-05-16 2018-05-15 用于监管和初始化端口的设备

Country Status (3)

Country Link
US (2) US10467098B2 (zh)
EP (2) EP3404546B1 (zh)
CN (2) CN108874578B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3404546B1 (en) * 2017-05-16 2019-09-11 Melexis Technologies NV Device for supervising and initializing ports

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0518511A2 (en) * 1991-06-11 1992-12-16 International Business Machines Corporation Computer having I/O channel check and parity check detector
US20070033514A1 (en) * 2005-07-25 2007-02-08 Nec Electronics Corporation Apparatus and method for detecting data error
CN102118223A (zh) * 2009-12-16 2011-07-06 通用电气智能平台有限公司 具有多个接收器/发送器的串行通信模块
CN106201973A (zh) * 2016-06-30 2016-12-07 珠海智融科技有限公司 一种单线串行通信接口的方法与系统
US20170133106A1 (en) * 2015-11-09 2017-05-11 Texas Instruments Incorporated Background memory test apparatus and methods

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5428632A (en) * 1991-04-30 1995-06-27 Sgs-Thomson Microelectronics, Inc. Control circuit for dual port memory
US5632012A (en) * 1993-11-24 1997-05-20 Storage Technology Corporation Disk scrubbing system
US5784393A (en) 1995-03-01 1998-07-21 Unisys Corporation Method and apparatus for providing fault detection to a bus within a computer system
US6324669B1 (en) * 1997-11-17 2001-11-27 Seagate Technology Llc Method and apparatus for using CRC for data integrity in on-chip memory
US6650492B2 (en) * 2000-09-28 2003-11-18 Seagate Technology Llc Self-contained disc drive write authentication test
US7062704B2 (en) * 2001-04-30 2006-06-13 Sun Microsystems, Inc. Storage array employing scrubbing operations using multiple levels of checksums
DE102004004796B4 (de) * 2004-01-30 2007-11-29 Infineon Technologies Ag Vorrichtung zur Datenübertragung zwischen Speichern
US8370720B2 (en) * 2009-08-19 2013-02-05 Ocz Technology Group, Inc. Mass storage device and method for offline background scrubbing of solid-state memory devices
US8826097B2 (en) * 2011-03-30 2014-09-02 Arm Limited Memory scrubbing
US9454451B2 (en) * 2013-02-11 2016-09-27 Arm Limited Apparatus and method for performing data scrubbing on a memory device
EP3404546B1 (en) * 2017-05-16 2019-09-11 Melexis Technologies NV Device for supervising and initializing ports

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0518511A2 (en) * 1991-06-11 1992-12-16 International Business Machines Corporation Computer having I/O channel check and parity check detector
US20070033514A1 (en) * 2005-07-25 2007-02-08 Nec Electronics Corporation Apparatus and method for detecting data error
CN102118223A (zh) * 2009-12-16 2011-07-06 通用电气智能平台有限公司 具有多个接收器/发送器的串行通信模块
US20170133106A1 (en) * 2015-11-09 2017-05-11 Texas Instruments Incorporated Background memory test apparatus and methods
CN106201973A (zh) * 2016-06-30 2016-12-07 珠海智融科技有限公司 一种单线串行通信接口的方法与系统

Also Published As

Publication number Publication date
CN108874579B (zh) 2020-02-07
EP3404546A1 (en) 2018-11-21
CN108874578A (zh) 2018-11-23
EP3404547B1 (en) 2019-06-19
EP3404546B1 (en) 2019-09-11
EP3404547A1 (en) 2018-11-21
US20180336102A1 (en) 2018-11-22
US20180336145A1 (en) 2018-11-22
US10565076B2 (en) 2020-02-18
CN108874578B (zh) 2021-01-12
US10467098B2 (en) 2019-11-05

Similar Documents

Publication Publication Date Title
EP0227749B1 (en) Fault tolerant data processing system and method therefor
EP2966650B1 (en) Memory built-in self test for a data processing apparatus
US7328371B1 (en) Core redundancy in a chip multiprocessor for highly reliable systems
EP0514075A2 (en) Fault tolerant processing section with dynamically reconfigurable voting
JPS6285345A (ja) 複数の異種データ処理チヤンネルを有する自動飛行制御装置
JPS6229827B2 (zh)
JPH0812615B2 (ja) 障害の許容範囲があるデータ保全装置及びその方法
CN110580235B (zh) 一种sas扩展器通信方法及装置
RU2411570C2 (ru) Способ и устройство для сравнения данных в вычислительной системе, включающей в себя по меньшей мере два исполнительных блока
US4805095A (en) Circuit and a method for the selection of original data from a register log containing original and modified data
US20060112308A1 (en) Selection of status data from synchronous redundant devices
CN107783844A (zh) 一种计算机程序运行异常检测方法、装置和介质
CN103198050A (zh) 提供高完整性处理的方法
US10949203B2 (en) Technologies for ensuring functional safety of an electronic device
CN108874579A (zh) 用于监管和初始化端口的方法
US9934117B2 (en) Apparatus and method for fault detection to ensure device independence on a bus
US9304845B2 (en) Storage integrity validator
CN100442248C (zh) 用于避免竞争的计算机系统同步单元
JPH03132829A (ja) パリテイ検査システム
JP2006338425A (ja) 制御装置
JP2002351755A (ja) 障害発生装置およびコンピュータシステムの試験方法
EP4275207A1 (en) Logical memory repair with a shared physical memory
JP5685848B2 (ja) 計算機、プログラム、及び計算機の制御方法
JPS62209642A (ja) デ−タ処理装置のバツクアツプシステム
JPH06250945A (ja) プロトコル検査機能付シミュレーション装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant