CN108845962B - 基于高速模数转换器接口协议的流式dma控制器 - Google Patents
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Abstract
本发明涉及一种基于高速模数转换器接口协议的流式DMA控制器，包括：发送通道，用于解析总线时序，将总线上的数据按照配置的传输模式和同步方式进行数据拼接，转换成对应多通道的数据流，并实时的发送给JESD204B协议控制器；公共模块，用于控制发送通道和接收通道的运行，为发送通道和接收通道产生配置信号、同步信号，维护DMA控制器的内部状态；接收通道，用于接收来自JESD204B协议控制器的数据流，进行数据缓存、拆分，按照配置的传输模式和同步方式产生相应的AXI总线时序，将数据发送。本发明能够连接高速模数转换器接口协议控制器和芯片内部高速总线，以不同的模式完成AD数据流到内部存储网络的传输，以及从内部存储网络到DA数据流生成和传输。
Description
技术领域
本发明涉及数字信号处理器技术领域，尤其是一种基于高速模数转换器接口协议的流式DMA控制器。
背景技术
随着通信、导航、雷达等系统的技术发展，要求系统能够处理的信号频带越来越宽、采集频率越来越高，波形调制越来越复杂多变，单一的硬件电路已经无法满足系统要求。软件无线电是解决此问题的一种途径，也是未来技术发展的趋势，其基本思想是以一个通用、标准、模块化的硬件平台为依托，通过软件编程来实现各种前端功能。目前射频收发前端多以FPGA实现，JESD204B控制器产生和发送的高速采样数据直接送到滤波器硬件电路，这样的设计框架不符合软件无线电的基本思想。要实现软件无线电必须能够有将射频直接采样数据直接传送到计算网络的能力，而基于高速模数转换器接口协议的流式DMA控制器是构建此模块化平台必不可少的组件，因此急需研发该流式DMA控制器。
发明内容
本发明的目的在于提供一种用于连接高速模数转换器接口协议控制器和芯片内部高速总线，以不同的模式完成AD数据流到内部存储网络的传输，从内部存储网络到DA数据流生成和传输的基于高速模数转换器接口协议的流式DMA控制器。
为实现上述目的，本发明采用了以下技术方案：一种基于高速模数转换器接口协议的流式DMA控制器，包括：
发送通道，用于解析总线时序，将总线上的数据按照配置的传输模式和同步方式进行数据拼接，转换成对应多通道的数据流，并实时的发送给JESD204B协议控制器，支持软件触发和硬件触发两种触发方式；
公共模块，用于控制发送通道和接收通道的运行，为发送通道和接收通道产生配置信号、同步信号，维护DMA控制器的内部状态；
接收通道，用于接收来自JESD204B协议控制器的数据流，进行数据缓存、拆分，按照配置的传输模式和同步方式产生相应的AXI总线时序，将数据发送，支持软件触发和硬件触发两种触发方式。
所述发送通道包括：
AXI总线时序解析模块，根据读地址产生模块产生的地址，生成AXI读地址通道总线时序，读数据通道总线时序解析成相应的数据包；
读地址产生模块，根据DMA控制器配置的传输地址参数，在DMA控制器启动后计算每次传输的传输地址；
发送数据采样模块，完成数据流从DMA控制器到JESD204B协议控制器的开关功能，根据配置的不同对数据段进行拼接，产生连续数据流，控制数据流通道的打开、关闭和缓存；
发送缓存，作为DMA控制器到JESD204B协议控制器之间的数据缓存，起到数据缓冲、跨时钟域传输和流量控制的作用。
所述公共模块包括：
模式解析模块，用于解析DMA数据传输模式，将软件配置的不同DMA传输模式转换成一定触发方式下的逻辑时序；
同步控制模块，根据不同的工作模式和触发信号，产生同步控制时序信号；
配置/状态模块，维护DMA控制器内部状态和配置寄存器文件，获取传输通道的状态、为传输通道产生控制信号，是DMA控制器与配置总线之间的接口。
所述接收通道包括：
AXI总线时序产生模块，根据写地址产生模块产生的写地址生成AXI总线写地址通道总线时序，根据接收数据采样模块产生的数据，生成AXI总线写数据通道时序；
写地址产生模块，根据DMA控制器配置的传输地址参数，在DMA控制器启动后计算每次传输的传输地址；
接收数据采样模块，完成数据流从JESD204B协议控制器到DMA控制器的开关功能，根据配置的不同，对连续数据流进行时间片上的数据段拆分，控制数据流通道的打开、关闭和缓存；
接收缓存，JESD204B协议控制器到DMA控制器之间的数据缓存，起到数据缓冲、跨时钟域传输的作用。
所述AXI总线时序解析模块的输入端与AXI总线网络连接，所述发送缓存的输出端与JESD204B协议控制器的输入端连接。
所述AXI总线时序产生模块的输出端与AXI总线网络连接，所述接收缓存的输入端与JESD204B协议控制器的输出端连接。
由上述技术方案可知，本发明的优点在于：第一，本发明能够连接高速模数转换器接口协议控制器和芯片内部高速总线，以不同的模式完成AD数据流到内部存储网络的传输，以及从内部存储网络到DA数据流生成和传输；第二，本发明根据采样率的不同，完成数据带宽的匹配；第三，根据系统运算模式的不同，将数据流进行按特定的模式传输；第四，根据系统结构不同，支持大规模阵列通道的数据流同步传输与生成；第五，本发明是系统全软件化处理的一个关键技术，进行将系统前端从硬件迁移到软件不可或缺的模块。
附图说明
图1是本发明的外部系统连接示意图；
图2是本发明的内部结构框图；
图3是本发明的第一传输模式示意图；
图4是本发明的第二传输模式示意图；
图5是本发明的第三传输模式示意图；
图6是本发明的第四传输模式示意图；
图7是本发明的第五传输模式示意图。
具体实施方式
如图1、2所示，一种基于高速模数转换器接口协议的流式DMA控制器，包括：
发送通道，用于解析总线时序，将总线上的数据按照配置的传输模式和同步方式进行数据拼接，转换成对应多通道的数据流，并实时的发送给JESD204B协议控制器，支持软件触发和硬件触发两种触发方式；
公共模块，用于控制发送通道和接收通道的运行，为发送通道和接收通道产生配置信号、同步信号，维护DMA控制器的内部状态；
接收通道，用于接收来自JESD204B协议控制器的数据流，进行数据缓存、拆分，按照配置的传输模式和同步方式产生相应的AXI总线时序，将数据发送，支持软件触发和硬件触发两种触发方式。
如图1、2所示，所述发送通道包括：
AXI总线时序解析模块，根据读地址产生模块产生的地址，生成AXI读地址通道总线时序，读数据通道总线时序解析成相应的数据包；所述AXI总线时序解析模块的输入端与AXI总线网络连接，所述发送缓存的输出端与JESD204B协议控制器的传输层输入端连接，构成从存储内存到高速DAC的数据通路；
读地址产生模块，根据DMA控制器配置的传输地址参数，在DMA控制器启动后计算每次传输的传输地址；
发送数据采样模块，完成数据流从DMA控制器到JESD204B协议控制器的开关功能，根据配置的不同对数据段进行拼接，产生连续数据流，控制数据流通道的打开、关闭和缓存；
发送缓存，作为DMA控制器到JESD204B协议控制器之间的数据缓存，起到数据缓冲、跨时钟域传输和流量控制的作用。
如图1、2所示，所述公共模块包括：
模式解析模块，用于解析DMA数据传输模式，将软件配置的不同DMA传输模式转换成一定触发方式下的逻辑时序；
同步控制模块，根据不同的工作模式和触发信号，产生同步控制时序信号；
配置/状态模块，维护DMA控制器内部状态和配置寄存器文件，获取传输通道的状态、为传输通道产生控制信号，是DMA控制器与配置总线之间的接口。
如图1、2所示，所述接收通道包括：
AXI总线时序产生模块，根据写地址产生模块产生的写地址生成AXI总线写地址通道总线时序，根据接收数据采样模块产生的数据，生成AXI总线写数据通道时序；所述AXI总线时序产生模块的输出端与AXI总线网络连接，所述接收缓存的输入端与JESD204B协议控制器的传输层输出端连接，构成从高速ADC到存储内存的数据通路；
写地址产生模块，根据DMA控制器配置的传输地址参数，在DMA控制器启动后计算每次传输的传输地址；
接收数据采样模块，完成数据流从JESD204B协议控制器到DMA控制器的开关功能，根据配置的不同，对连续数据流进行时间片上的数据段拆分，控制数据流通道的打开、关闭和缓存；
接收缓存，JESD204B协议控制器到DMA控制器之间的数据缓存，起到数据缓冲、跨时钟域传输的作用。
如图1所示，基于高速模数转换器接口协议的流式DMA控制器连接JESD204B协议控制器和内部AXI高速总线网络，JESD204B协议控制器输出的是ADC采样的高速数据流，输入的是软件生成的采样点数据流，通过JESD204B协议控制器送入到DAC完成波形生成，本发明主要完成数据流到数据包的转换，以及数据包到数据流的形成，多通道数据流的同步融合接收和发送，在芯片内部储存部件和高速ADC/DAC接口间形成带宽匹配的流-包转换高速物理通道。
如图2所示，接收通道的工作流程：根据配置/状态模块的软件配置，模式解析模块首先解析出当前的模式，生成对应的控制时序信号，根据控制时序信号，打开接收缓存，数据经过接收采样模块进行按特定模式在时间片上的分割，送入AXI总线时序产生模块完成数据打包，地址生成，形成AXI总线时序送入AXI高速总线网络；
发送通道的工作流程：根据配置/状态模块的软件配置，模式解析模块首先解析出当前的模式，生成对应的控制时序信号，根据控制时序信号，AXI总线时序解析模块解析来自总线的总线时序，生成对应的数据段，送入发送数据采样模块进行按特定模式在时间片上进行重组，重组后的数据流送入发送缓存。
如图3所示，第一传输模式使用软件配置位启动，第一传输模式可以完成可配置长度的乒乓操作的要求，配置变量为：传输地址Daddr1、传输地址Daddr2，传输次数tr_cnt，传输长度tr_len。
如图4所示，第二传输模式为同步信号自动触发模式，配置参数为：传输地址Aaddr，传输长度tr_len。
如图5所示，第三传输模式是同步信号触发模式，支持前后同步信号触发的buffer操作，配置参数为：传输地址Daddr1、传输地址Daddr2，传输长度tr_len。
如图6所示，第四传输模式为同步信号触发模式，每次同步信号到达时，传输的起始地址递增，配置参数为：传输起始地址Daddr，步进Daddr_step，传输长度tr_len，传输次数tr_cnt。
如图7所示，第五传输模式为同步信号触发模式，完成在两个同步信号之间多次乒乓传输，配置参数为：传输地址Daddr1、传输地址Daddr2，传输次数tr_cnt，传输长度tr_len。
本发明具体工作方式如下：
步骤一：软件配置DMA模式；
步骤二：当JESD204B协议控制器发送数据有效或JESD204B协议控制器数据请求信号有效，软件配置传输地址、传输次数，传输长度，保护位；
步骤三：DMA使能，如果配置成第一传输模式，软件配置使能，如果配置硬件触发模式，配置保护位，等待同步信号；如果配置成其它传输模式，则DMA传输启动方式为硬件同步信号触发，软件配置保护位，等待同步信号；
步骤四：对于接收通道，接收缓存和接收数据采样模块打开，接收数据开始进入DMA控制器；对于发送通道，AXI总线时序解析模块开始工作，响应总线时序，生成本地数据段。
步骤五：对于接收通道，AXI总线时序产生模块接收到来自接收数据采样模块的数据和来自写地址产生模块产生的地址，完成相应的地址数据总线命令时序生成并发送到AXI总线；对于发送通道，发送数据从AXI总线时序解析模块到达发送数据采样模块，组合成数据流发送到发送缓存，通过发送缓存发送到JESD204B协议控制器；
步骤六：发送通道发送的数据长度等于软件配置的传输数据长度，生成发送通道数据传输完成中断；接收通道发送的数据个数等于软件配置的传输数据长度，生成接收通道数据传输完成中断。如果配置的传输模式为第一传输模式，则DMA控制器停止工作等待下次软件配置；如果配置成的传输模式为其它传输模式，则DMA控制器等待下一个硬件同步信号，然后自发的进行下一轮数据传输；
步骤七：软件响应DMA控制器产生的中断，此中断包括发送DMA完成中断和接收DMA完成中断，访问相应地址的数据，进行相应的软件信号处理。
综上所述，本发明能够连接高速模数转换器接口协议控制器和芯片内部高速总线，以不同的模式完成AD数据流到内部存储网络的传输，以及从内部存储网络到DA数据流生成和传输；本发明根据采样率的不同，完成数据带宽的匹配；根据系统运算模式的不同，将数据流进行按特定的模式传输；根据系统结构不同，支持大规模阵列通道的数据流同步传输与生成。
Claims (5)
1.一种基于高速模数转换器接口协议的流式DMA控制器，其特征在于：包括：
发送通道，用于解析总线时序，将总线上的数据按照配置的传输模式和同步方式进行数据拼接，转换成对应多通道的数据流，并实时的发送给JESD204B协议控制器，支持软件触发和硬件触发两种触发方式；
公共模块，用于控制发送通道和接收通道的运行，为发送通道和接收通道产生配置信号、同步信号，维护DMA控制器的内部状态；
接收通道，用于接收来自JESD204B协议控制器的数据流，进行数据缓存、拆分，按照配置的传输模式和同步方式产生相应的AXI总线时序，将数据发送，支持软件触发和硬件触发两种触发方式；
所述发送通道包括：
AXI总线时序解析模块，根据读地址产生模块产生的地址，生成AXI读地址通道总线时序，读数据通道总线时序解析成相应的数据包；
读地址产生模块，根据DMA控制器配置的传输地址参数，在DMA控制器启动后计算每次传输的传输地址；
发送数据采样模块，完成数据流从DMA控制器到JESD204B协议控制器的开关功能，根据配置的不同对数据段进行拼接，产生连续数据流，控制数据流通道的打开、关闭和缓存；
发送缓存，作为DMA控制器到JESD204B协议控制器之间的数据缓存，起到数据缓冲、跨时钟域传输和流量控制的作用。
2.根据权利要求1所述的基于高速模数转换器接口协议的流式DMA控制器，其特征在于：所述公共模块包括：
模式解析模块，用于解析DMA数据传输模式，将软件配置的不同DMA传输模式转换成一定触发方式下的逻辑时序；
同步控制模块，根据不同的工作模式和触发信号，产生同步控制时序信号；
配置/状态模块，维护DMA控制器内部状态和配置寄存器文件，获取传输通道的状态、为传输通道产生控制信号，是DMA控制器与配置总线之间的接口。
3.根据权利要求1所述的基于高速模数转换器接口协议的流式DMA控制器，其特征在于：所述接收通道包括：
AXI总线时序产生模块，根据写地址产生模块产生的写地址生成AXI总线写地址通道总线时序，根据接收数据采样模块产生的数据，生成AXI总线写数据通道时序；
写地址产生模块，根据DMA控制器配置的传输地址参数，在DMA控制器启动后计算每次传输的传输地址；
接收数据采样模块，完成数据流从JESD204B协议控制器到DMA控制器的开关功能，根据配置的不同，对连续数据流进行时间片上的数据段拆分，控制数据流通道的打开、关闭和缓存；
接收缓存，JESD204B协议控制器到DMA控制器之间的数据缓存，起到数据缓冲、跨时钟域传输的作用。
4.根据权利要求1所述的基于高速模数转换器接口协议的流式DMA控制器，其特征在于：所述AXI总线时序解析模块的输入端与AXI总线网络连接，所述发送缓存的输出端与JESD204B协议控制器的输入端连接。
5.根据权利要求3所述的基于高速模数转换器接口协议的流式DMA控制器，其特征在于：所述AXI总线时序产生模块的输出端与AXI总线网络连接，所述接收缓存的输入端与JESD204B协议控制器的输出端连接。
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112162945A (zh) * | 2020-08-28 | 2021-01-01 | 珠海欧比特宇航科技股份有限公司 | 数字视频数据流接口单元ip核及人工智能芯片 |
| CN112069115B (zh) * | 2020-09-18 | 2021-06-25 | 上海燧原科技有限公司 | 数据传输方法、设备及系统 |
| CN112148660A (zh) * | 2020-09-29 | 2020-12-29 | 中国船舶重工集团公司第七二四研究所 | 一种RapidIO双通道数据实时组包传输方法 |
| CN113468097B (zh) * | 2021-07-01 | 2024-02-20 | 合肥中科采象科技有限公司 | 基于片上系统的数据交换方法 |
| CN114168506B (zh) * | 2021-12-17 | 2023-12-29 | 合肥智芯半导体有限公司 | 多通道dma控制传输装置 |
| CN114328322B (zh) * | 2022-03-17 | 2022-08-05 | 之江实验室 | 一种可配置功能模式的dma控制器运行方法 |
| CN115189981B (zh) * | 2022-06-30 | 2023-12-01 | 东风汽车集团股份有限公司 | 一种基于主从可复用性的lin总线接口 |
| CN115587058B (zh) * | 2022-12-05 | 2023-05-26 | 苏州浪潮智能科技有限公司 | 一种数据处理系统、方法、设备及介质 |
| CN117118828B (zh) * | 2023-10-23 | 2024-01-23 | 上海芯联芯智能科技有限公司 | 一种协议转换器、电子设备及一种配置方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8917996B2 (en) * | 2012-06-13 | 2014-12-23 | Raytheon Company | Simplified serial data over optical fiber for remote receiver/sensor applications |
| US8964791B2 (en) * | 2012-10-11 | 2015-02-24 | Freescale Semiconductor, Inc. | Method and system for low power transmission and data alignment |
| CN105549898A (zh) * | 2014-10-27 | 2016-05-04 | 三星电子株式会社 | 操作数据存储装置和主机及移动计算装置的方法 |
| CN206162517U (zh) * | 2016-10-14 | 2017-05-10 | 天津中德应用技术大学 | 基于fpga实现jesd204b接口的预处理电路 |
| CN106933760A (zh) * | 2017-03-13 | 2017-07-07 | 郑州云海信息技术有限公司 | 一种基于axi协议的dma控制器及数据上传方法 |
| CN107145299A (zh) * | 2017-05-04 | 2017-09-08 | 中北大学 | 基于jesd204b协议的多通道宽带信号高速采集与转发系统 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101430664B (zh) * | 2008-09-12 | 2010-07-28 | 中国科学院计算技术研究所 | 一种多处理器系统及Cache一致性消息传输方法 |
| CN104778137A (zh) * | 2015-04-27 | 2015-07-15 | 哈尔滨工业大学 | 基于avalon总线的多通道模拟量实时采集与缓存方法 |
-
2018
- 2018-05-23 CN CN201810502201.XA patent/CN108845962B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8917996B2 (en) * | 2012-06-13 | 2014-12-23 | Raytheon Company | Simplified serial data over optical fiber for remote receiver/sensor applications |
| US8964791B2 (en) * | 2012-10-11 | 2015-02-24 | Freescale Semiconductor, Inc. | Method and system for low power transmission and data alignment |
| CN105549898A (zh) * | 2014-10-27 | 2016-05-04 | 三星电子株式会社 | 操作数据存储装置和主机及移动计算装置的方法 |
| CN206162517U (zh) * | 2016-10-14 | 2017-05-10 | 天津中德应用技术大学 | 基于fpga实现jesd204b接口的预处理电路 |
| CN106933760A (zh) * | 2017-03-13 | 2017-07-07 | 郑州云海信息技术有限公司 | 一种基于axi协议的dma控制器及数据上传方法 |
| CN107145299A (zh) * | 2017-05-04 | 2017-09-08 | 中北大学 | 基于jesd204b协议的多通道宽带信号高速采集与转发系统 |
Non-Patent Citations (3)
| Title |
|---|
| fastest dual,16-bit adc and first clock jitter cleaner support jesd;F. Fiori; P.S. Crovetti;《IEEE Transactions on Circuits and Systems II: Express Briefs》;20051231;第52卷(第11期);第724 - 728页 * |
| JESD204B协议在FPGA/DSP中的应用;顾大晔;《中国集成电路》;20151231;第17-20页 * |
| JESD204B高速接口关键技术研究;晋超超;《中国优秀硕士学位论文全文数据库信息科技辑》;20180415;第I135-399页 * |
Also Published As
| Publication number | Publication date |
|---|---|
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