CN114168506B - 多通道dma控制传输装置 - Google Patents

Abstract

本发明公开了一种多通道DMA控制传输装置，包括：时间间隔配置电路、通道配置电路、次序计数器、DMA通道逻辑电路；次序计数器的输出端分别与时间间隔配置电路、通道配置电路和DMA通道逻辑电路连接，用于接收DMA通道逻辑电路输出的通道结束信号，并在通道结束信号对应的计数次序小于预设值时，输出第一控制信号，在计数次序等于预设值时，通过次序计数器的溢出端输出溢出标识；DMA通道逻辑电路，用于在第一控制信号的作用下，根据当前计数次序的时间间隔和传输通道进行DMA通道传输，并在传输结束后，输出相应的通道结束信号。该装置可降低软件和CPU对数据传输的干预程度，准确控制数据传输的时间间隔，提高数据传输效率。

Description

多通道DMA控制传输装置

技术领域

本发明涉及数据传输技术领域，尤其涉及一种多通道DMA控制传输装置。

背景技术

DMA(Direct Memory Access，直接存储器访问)传输是指在CPU(centralprocessing unit，中央处理器)不进行直接参与的情况下将数据从一个地址空间复制到另外一个地址空间。在此类应用中，CPU或上位机的作用通常是初始化DMA的传输配置，而数据传输的实现由DMA控制器来操控系统总线来完成。DMA的使用可有效降低CPU的工作负荷，因此DMA在许多电子领域都有着重要的应用。在某些特殊的应用中，对DMA各通道的传输次序和时间间隔有一定的要求，通常用软件来控制和实现。

在一般的DMA应用系统中，如图1所示，通常通过DMA、定时器和软件的混合参与，实现了DMA通道的传输次序和时间间隔。在DMA控制器的硬件设计上不具备独立的传输次序和时间间隔的功能。在一些DMA控制器的设计中通过链接(LINK)的设计来完成简单的通道次序的设定和传输实现。

然而，上述技术中，DMA通道传输的次序和时间间隔通常由软件来完成，软件开销比较大，时间间隔的控制精度不够好；且需要多个模块的参与，如CPU、定时器、硬件触发电路等，占用过多的系统资源。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的目的在于提出一种多通道DMA控制传输装置，以降低软件和CPU对数据传输的干预程度，准确控制数据传输的时间间隔，提高数据传输效率。

为达到上述目的，本发明实施例提出了一种多通道DMA控制传输装置，包括：时间间隔配置电路、通道配置电路、次序计数器、DMA通道逻辑电路；所述次序计数器，其输出端分别与所述时间间隔配置电路、所述通道配置电路和所述DMA通道逻辑电路的控制端连接，用于接收所述DMA通道逻辑电路输出的通道结束信号，并在所述通道结束信号对应的计数次序小于预设值时，将计数次序加一，并输出第一控制信号，以及在所述通道结束信号对应的计数次序等于所述预设值时，通过所述次序计数器的溢出端输出溢出标识；所述时间间隔配置电路，其第一触发端用以输入外部触发信号，其第二触发端与所述DMA通道逻辑电路的输出端连接，用于在所述第一控制信号，以及所述通道结束信号或所述外部触发信号的作用下，配置当前计数次序的时间间隔；所述通道配置电路，用于在所述第一控制信号的作用下，配置所述当前计数次序的传输通道；所述DMA通道逻辑电路，其第一输入端与所述时间间隔配置电路的输出端连接，其第二输入端与所述通道配置电路的输出端连接，用于在所述第一控制信号的作用下，根据所述当前计数次序的时间间隔和传输通道进行DMA通道传输，并在传输结束后，输出所述当前计数次序的通道结束信号。

另外，本发明实施例的多通道DMA控制传输装置还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述时间间隔配置电路包括：第一控制逻辑子电路，所述第一控制逻辑子电路的第一输入端用以输入所述外部触发信号，所述第一控制逻辑子电路的第二输入端与所述DMA通道逻辑电路的输出端连接，所述第一控制逻辑子电路用于根据所述外部触发信号或者所述通道结束信号输出第二控制信号；时间计数器，所述时间计数器的清零触发端与所述第一控制逻辑子电路的输出端连接，所述时间计数器用于在所述第二控制信号的作用下，进行时间计数；时间间隔配置子电路，所述时间间隔配置子电路的控制端与所述次序计数器的输出端连接，用于在所述第一控制信号的作用下，输出所述当前计数次序的时间间隔；相等比较器，所述相等比较器的第一输入端与所述时间间隔配置子电路的输出端连接，所述相等比较器的第二输入端与所述时间计数器的输出端连接，所述相等比较器的输出端与所述时间计数器的停止端连接，用于在所述时间计数器的计数时间与所述当前计数次序的时间间隔相等时，输出第三控制信号，以控制所述时间计数器停止时间计数，并控制所述DMA通道逻辑电路根据所述当前计数次序的传输通道进行DMA通道传输。

根据本发明的一个实施例，所述时间间隔配置子电路包括：第一选择器，所述第一选择器具有n个时间输入端，每个时间输入端用以对应输入一个DMA次序点配置的时间间隔，所述第一选择器的控制端与所述次序计数器的输出端连接，所述第一选择器的输出端与所述相等比较器的第一输入端连接，所述第一选择器用于在所述第一控制信号的作用下，输出所述当前计数次序的时间间隔，其中，n为正整数。

根据本发明的一个实施例，所述第一控制逻辑子电路包括：或门，所述或门的第一输入端用以输入外部触发信号，所述或门的第二输入端与所述DMA通道逻辑电路的输出端连接，所述或门的输出端与所述时间计数器的清零触发端连接。

根据本发明的一个实施例，所述通道配置电路包括：第二选择器，所述第二选择器具有n个通道输入端，每个通道输入端用以对应输入一个DMA次序点配置的传输通道，所述第二选择器的控制端与所述次序计数器的输出端连接，所述第二选择器的输出端与所述DMA通道逻辑电路的第二输入端连接，所述第二选择器用于在所述第一控制信号的作用下，输出所述当前计数次序的传输通道，其中，n为正整数。

根据本发明的一个实施例，所述DMA通道逻辑电路包括：第二控制逻辑子电路，所述第二控制逻辑子电路包括m个与门，每个所述与门的第一输入端与所述时间间隔配置电路的输出端连接，每个所述与门的第二输入端与所述通道配置电路的输出端连接，其中，m为正整数；与所述m个与门对应的m个DMA通道逻辑子电路，每个所述DMA通道逻辑子电路的输入端与对应的与门的输出端连接；第三选择器，所述第三选择器具有与所述m个DMA通道逻辑子电路对应的m个信号输入端，每个所述信号输入端与对应的DMA通道逻辑子电路的输出端连接，所述第三选择器的控制端与所述次序计数器的输出端连接，所述第三选择器的输出端分别与所述次序计数器的触发端和所述时间间隔配置电路的第二触发端连接，所述第三选择器用于在所述第一控制信号的作用下，输出所述当前计数次序的通道结束信号。

根据本发明的一个实施例，在所配置的所述当前计数次序的传输通道的数量大于1时，所述装置还包括：DMA通道选择译码电路，所述DMA通道选择译码电路的输入端与所述通道配置电路的输出端连接，所述DMA通道选择译码电路具有与所述m个与门对应的m个输出端，所述DMA通道选择译码电路的每个输出端与对应的与门的第二输入端连接，所述DMA通道选择译码电路用于实现同一个时间点只有一个DMA通道被有效触发。

根据本发明的一个实施例，所述装置还包括：第一同步逻辑电路，所述第一同步逻辑电路的输入端与所述相等比较器的输出端连接，所述第一同步逻辑电路的输出端分别与所述时间计数器的停止端和所述DMA通道逻辑电路的第一输入端连接。

根据本发明的一个实施例，所述装置还包括：第二同步逻辑电路，所述第二同步逻辑电路的输入端与所述第三选择器的输出端连接，所述第二同步逻辑电路的输出端分别与所述次序计数器的触发端和所述时间间隔配置电路的第二触发端连接。

根据本发明的一个实施例，所述次序计数器的清零端用以输入外部触发信号。

根据本发明实施例的多通道DMA控制传输装置，将DMA多通道的时间间隔控制、传输通道选择控制和传输次序控制的逻辑电路进行集成，并利用硬件电路执行，有效降低了DMA在具体应用中实现传输次序和时间间隔的软件的使用成本，且易在电路设计中实现；同时设置独立专用的时间计数器，有利于提高时间间隔的控制精度。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1是相关技术中DMA多通道传输配置过程图；

图2是本发明实施例的多通道DMA控制传输装置结构图；

图3是本发明一个实施例的时间间隔配置电路的结构图；

图4是本发明一个实施例的通道配置电路的结构图；

图5是本发明实施例的DMA通道逻辑电路的结构图；

图6是本发明一个具体实施例的多通道DMA控制传输装置结构图；

图7是本发明实施例的多通道DMA控制传输装置执行数据传输的流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面参考附图2-7以及具体的实施方式描述本发明实施例的多通道DMA控制传输装置。

图2是本发明实施例的多通道DMA控制传输装置结构图。

如图2所示，多通道DMA控制传输装置100包括：时间间隔配置电路10、通道配置电路20、次序计数器30、DMA通道逻辑电路40。

其中，参见图2，次序计数器30的输出端分别与时间间隔配置电路10、通道配置电路20和DMA通道逻辑电路40的控制端连接，用于接收DMA通道逻辑电路40输出的通道结束信号，并在通道结束信号对应的计数次序小于预设值时，将计数次序加一，并输出第一控制信号，以及在通道结束信号对应的计数次序等于预设值时，通过次序计数器30的溢出端输出溢出标识。时间间隔配置电路10可有两个触发端，其中第一触发端用以输入外部触发信号，第二触发端与DMA通道逻辑电路40的输出端连接，用于在第一控制信号，以及通道结束信号或外部触发信号的作用下，配置当前计数次序的时间间隔。通道配置电路20用于在第一控制信号的作用下，配置当前计数次序的传输通道。DMA通道逻辑电路40的第一输入端与时间间隔配置电路10的输出端连接，其第二输入端与通道配置电路20的输出端连接，用于在第一控制信号的作用下，根据当前计数次序的时间间隔和传输通道进行DMA通道传输，并在传输结束后，输出当前计数次序的通道结束信号。

本发明实施例的多通道DMA控制传输装置，通过将DMA多通道的传输次序和时间间隔控制的逻辑电路集成设置，并用硬件电路来完成，不需要过多的软件和CPU参与，可降低系统的使用开销。

需要说明的是，在本发明实施例中，次序计数器30主要是为了实现各次序点的执行序列的控制，其在逻辑上应支持clr(clear，清零)、overflow(溢出)、Q(输出)等端口和功能。其中，清零端可用以输入外部触发信号；溢出端用以输出溢出信号，以表示整个次序操作的结束。次序计数器30的计数范围可通过软件预先配置来定义溢出信号的产生时间点。

作为本发明的一个实施例，如图3所示，时间间隔配置电路10可包括：第一控制逻辑子电路11、时间计数器12、时间间隔配置子电路13和相等比较器14。

参见图3，第一控制逻辑子电路11的第一输入端用以输入外部触发信号，第一控制逻辑子电路11的第二输入端与DMA通道逻辑电路40的输出端连接，第一控制逻辑子电路11用于根据外部触发信号或者通道结束信号输出第二控制信号。

其中，第一控制逻辑子电路11可包括或门，或门的第一输入端用以输入上述的外部触发信号，或门的第二输入端与DMA通道逻辑电路40的输出端连接，或门的输出端与时间计数器12的清零触发端(clr&trig)连接。即对于第一控制逻辑子电路来讲，只要两个输入端有任一信号输入即可触发时间计数器12进行时间计数。由此，通过第一控制逻辑子电路11的设置，可辅助时间间隔配置电路10中对于时间计数器12的控制。

参见图3，时间计数器12的清零触发端与第一控制逻辑子电路11的输出端连接，时间计数器12用于在第二控制信号的作用下，进行时间计数。

需要说明的是，在本发明实施例中，时间计数器在逻辑上应支持clr(clear，清零)、stop(停止)、Q(输出)等端口和功能。

参见图3，时间间隔配置子电路13的控制端与次序计数器的输出端连接，用于在第一控制信号的作用下，输出当前计数次序的时间间隔。

具体地，参见图3，时间间隔配置子电路13可包括第一选择器131，第一选择器131具有n个时间输入端，每个时间输入端用以对应输入一个DMA次序点配置的时间间隔，第一选择器131的控制端与次序计数器30的输出端连接，接收次序计数器30输出的第一控制信号，输出当前计数次序的时间间隔；第一选择器131的输出端与相等比较器14的第一输入端连接，其中，n为正整数，例如1、2等。

也就是说，第一控制逻辑子电路11的两个输入端响应是否接收到外部触发信号或DMA通道逻辑电路40输出的通道结束信号，根据响应的结果通过输出端输出相应的第二控制信号。与第一控制逻辑子电路11输出端连接的时间计数器12在接收到第二控制信号后，进行时间计数，所有的次序点均可共用该时间计数器12来产生计数时间；同时，第一选择器131在第一控制信号的作用下输出当前计数次序的时间间隔。

参见图3，相等比较器14的第一输入端与时间间隔配置子电路13的输出端连接，相等比较器14的第二输入端与时间计数器12的输出端连接，相等比较器14的输出端与时间计数器12的停止端(stop)连接，用于在时间计数器12的计数时间与当前计数次序的时间间隔相等时，输出第三控制信号，以控制时间计数器12停止时间计数，并控制DMA通道逻辑电路40根据当前计数次序的传输通道进行DMA通道传输。

作为本发明的一个实施例，如图4所示，通道配置电路20可包括：第二选择器21。第二选择器21具有n个通道输入端，每个通道输入端用以对应输入一个DMA次序点配置的传输通道，第二选择器21的控制端与次序计数器30的输出端连接，第二选择器21的输出端与DMA通道逻辑电路40的第二输入端连接，第二选择器21用于在第一控制信号的作用下，输出当前计数次序的传输通道，其中，n为正整数。

作为本发明的一个实施例，如图5所示，DMA通道逻辑电路40可包括：第二控制逻辑子电路41、m个DMA通道逻辑子电路42和第三选择器43。

参见图5，第二控制逻辑子电路41包括m个与门，每个与门的第一输入端与时间间隔配置电路10的输出端连接，每个与门的第二输入端与通道配置电路20的输出端连接，其中，m为正整数，例如1，2。m个DMA通道逻辑子电路42与m个与门一一对应，每个DMA通道逻辑子电路42的输入端与对应的与门的输出端连接。第三选择器43具有与m个DMA通道逻辑子电路42对应的m个信号输入端，每个信号输入端与对应的DMA通道逻辑子电路42的输出端连接，第三选择器43的控制端与次序计数器30的输出端连接，第三选择器43的输出端分别与次序计数器30的触发端和时间间隔配置电路10的第二触发端连接，第三选择器43用于在第一控制信号的作用下，输出当前计数次序的通道结束信号。

具体地，DMA通道逻辑电路40的一个输入端与时间间隔配置电路10的输出端连接，接收时间间隔配置电路10输出的与所配置的时间间隔对应的信号；另一个输入端与通道配置电路20的输出端连接，接收通道配置电路输20出的通道配置信息；设置与门的目的就是当两个输入端皆有响应时，触发后续DMA通道逻辑子电路42，在一定程度上可保证DMA通道逻辑子电路42的同步性。第三选择器43在次序计数器30输出第一控制信号的作用下，输出当前计数次序的通道结束信号，输出的通道结束信号再作用于该装置100的其他电路结构。

需要说明的是，在本发明实施例中，如图5所示，在所配置的当前计数次序的传输通道的数量大于1时，该装置100还可包括：DMA通道选择译码电路50。DMA通道选择译码电路50的输入端与通道配置电路20的输出端连接，DMA通道选择译码电路50具有与m个与门对应的m个输出端，DMA通道选择译码电路50的每个输出端与对应的与门的第二输入端连接，DMA通道选择译码电路50用于实现同一个时间点只有一个DMA通道被有效触发。

其中，译码是编码的逆过程，而译码电路指的是一种多输入多输出的组合逻辑电路，在本实施例中，DMA通道选择译码电路50可采用独热译码的设计。

在本发明的一些实施例中，如图6所示，多通道DMA控制传输装置100还可包括：第一同步逻辑电路60，第一同步逻辑电路60的输入端与时间间隔配置电路中的相等比较器14的输出端连接，第一同步逻辑电路60的输出端分别与时间计数器12的停止端和DMA通道逻辑电路40的第一输入端连接。第一同步逻辑电路60用于对相等比较器14输出的比较结果进行采沿处理，并产生新的触发脉冲信号来触发DMA通道逻辑电路40工作，并控制时间计数器12停止时间计数，直至新的clr&trig信号有效。

其中，采沿处理，是指对超过一个时钟周期的长脉冲信号，取其上升沿后的第一个时钟宽度为有效脉冲信号；对低于一个时钟周期的短脉冲信号时，对其拉长为一个时钟周期宽度有效脉冲信号。

参见图6，DMA多通道控制传输装置100还可包括：第二同步逻辑电路70。第二同步逻辑电路70的输入端与第三选择器的输出端连接，第二同步逻辑电路70的输出端分别与次序计数器30的触发端和时间间隔配置电路10的第二触发端连接。第二同步逻辑电路70用于对第三选择器43输出的当前计数次序的通道结束信号进行采沿处理，并产生新的触发脉冲信号来触发与其连接的次序计数器30和时间间隔配置电路10。

在本发明的一个具体实施例中，图6所示的DMA多通道控制传输装置100进行DMA数据传输时，其执行顺序如图7所示。

参见图6、图7，DMA多通道控制传输装置100可设置n个次序点。次序点0的计时可由外部的软件或硬件的触发信号进行触发，计时匹配后触发次序点0所选择的DMA通道的数据传输。次序点0输出的通道结束信号再触发次序点1的计时，计时匹配后触发次序点为1所选择的DMA通道的数据传输，以此类推。后续所有的计时操作都可用上一级的DMA通道传输结束信号来触发，后续所有的DMA通路传输都由本级的计时匹配触发，而最后一次的DMA通道传输结束信号来触发次序计数器30的溢出标识来标识整个次序操作的结束。

需要说明的是，在本发明实施例中，时间间隔配置电路10和通道配置电路20均可用于预先配置时间间隔和通道传输次序，其中的每个次序点都可以选择任意的时间间隔和传输通道，可以和其他次序点相同，也可以不同。

在一些实际应用中，可在芯片设计中集成上述实施例的DMA多通道控制传输装置100中的硬件电路，以降低系统软件资源占用，并在一定程度上提高芯片系统的工作效率。

综上，本发明实施例的DMA多通道控制传输装置，不需要过多的软件和CPU参与控制传输，降低了软件系统对数据传输的干预，且降低了系统软件资源的占用；同时设立专用的时间计时器，实现了数据传输间隙的精准时间控制，即提高时间间隔的控制精确度。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种多通道DMA控制传输装置，其特征在于，包括：时间间隔配置电路、通道配置电路、次序计数器、DMA通道逻辑电路；

所述次序计数器，其输出端分别与所述时间间隔配置电路、所述通道配置电路和所述DMA通道逻辑电路的控制端连接，用于接收所述DMA通道逻辑电路输出的通道结束信号，并在所述通道结束信号对应的计数次序小于预设值时，将计数次序加一，并输出第一控制信号，以及在所述通道结束信号对应的计数次序等于所述预设值时，通过所述次序计数器的溢出端输出溢出标识；

所述时间间隔配置电路，其第一触发端用以输入外部触发信号，其第二触发端与所述DMA通道逻辑电路的输出端连接，用于在所述第一控制信号，以及所述通道结束信号或所述外部触发信号的作用下，配置当前计数次序的时间间隔；

所述通道配置电路，用于在所述第一控制信号的作用下，配置所述当前计数次序的传输通道；

所述DMA通道逻辑电路，其第一输入端与所述时间间隔配置电路的输出端连接，其第二输入端与所述通道配置电路的输出端连接，用于在所述第一控制信号的作用下，根据所述当前计数次序的时间间隔和传输通道进行DMA通道传输，并在传输结束后，输出所述当前计数次序的通道结束信号。

2.如权利要求1所述的多通道DMA控制传输装置，其特征在于，所述时间间隔配置电路包括：

第一控制逻辑子电路，所述第一控制逻辑子电路的第一输入端用以输入所述外部触发信号，所述第一控制逻辑子电路的第二输入端与所述DMA通道逻辑电路的输出端连接，所述第一控制逻辑子电路用于根据所述外部触发信号或者所述通道结束信号输出第二控制信号；

时间计数器，所述时间计数器的清零触发端与所述第一控制逻辑子电路的输出端连接，所述时间计数器用于在所述第二控制信号的作用下，进行时间计数；

时间间隔配置子电路，所述时间间隔配置子电路的控制端与所述次序计数器的输出端连接，用于在所述第一控制信号的作用下，输出所述当前计数次序的时间间隔；

相等比较器，所述相等比较器的第一输入端与所述时间间隔配置子电路的输出端连接，所述相等比较器的第二输入端与所述时间计数器的输出端连接，所述相等比较器的输出端与所述时间计数器的停止端连接，用于在所述时间计数器的计数时间与所述当前计数次序的时间间隔相等时，输出第三控制信号，以控制所述时间计数器停止时间计数，并控制所述DMA通道逻辑电路根据所述当前计数次序的传输通道进行DMA通道传输。

3.如权利要求2所述的多通道DMA控制传输装置，其特征在于，所述时间间隔配置子电路包括：

第一选择器，所述第一选择器具有n个时间输入端，每个时间输入端用以对应输入一个DMA次序点配置的时间间隔，所述第一选择器的控制端与所述次序计数器的输出端连接，所述第一选择器的输出端与所述相等比较器的第一输入端连接，所述第一选择器用于在所述第一控制信号的作用下，输出所述当前计数次序的时间间隔，其中，n为正整数。

4.如权利要求2所述的多通道DMA控制传输装置，其特征在于，所述第一控制逻辑子电路包括：

或门，所述或门的第一输入端用以输入外部触发信号，所述或门的第二输入端与所述DMA通道逻辑电路的输出端连接，所述或门的输出端与所述时间计数器的清零触发端连接。

5.如权利要求1所述的多通道DMA控制传输装置，其特征在于，所述通道配置电路包括：

第二选择器，所述第二选择器具有n个通道输入端，每个通道输入端用以对应输入一个DMA次序点配置的传输通道，所述第二选择器的控制端与所述次序计数器的输出端连接，所述第二选择器的输出端与所述DMA通道逻辑电路的第二输入端连接，所述第二选择器用于在所述第一控制信号的作用下，输出所述当前计数次序的传输通道，其中，n为正整数。

6.如权利要求1所述的多通道DMA控制传输装置，其特征在于，所述DMA通道逻辑电路包括：

第二控制逻辑子电路，所述第二控制逻辑子电路包括m个与门，每个所述与门的第一输入端与所述时间间隔配置电路的输出端连接，每个所述与门的第二输入端与所述通道配置电路的输出端连接，其中，m为正整数；

与所述m个与门对应的m个DMA通道逻辑子电路，每个所述DMA通道逻辑子电路的输入端与对应的与门的输出端连接；

第三选择器，所述第三选择器具有与所述m个DMA通道逻辑子电路对应的m个信号输入端，每个所述信号输入端与对应的DMA通道逻辑子电路的输出端连接，所述第三选择器的控制端与所述次序计数器的输出端连接，所述第三选择器的输出端分别与所述次序计数器的触发端和所述时间间隔配置电路的第二触发端连接，所述第三选择器用于在所述第一控制信号的作用下，输出所述当前计数次序的通道结束信号。

7.如权利要求6所述的多通道DMA控制传输装置，其特征在于，在所配置的所述当前计数次序的传输通道的数量大于1时，所述装置还包括：

DMA通道选择译码电路，所述DMA通道选择译码电路的输入端与所述通道配置电路的输出端连接，所述DMA通道选择译码电路具有与所述m个与门对应的m个输出端，所述DMA通道选择译码电路的每个输出端与对应的与门的第二输入端连接，所述DMA通道选择译码电路用于实现同一个时间点只有一个DMA通道被有效触发。

8.如权利要求2所述的多通道DMA控制传输装置，其特征在于，所述装置还包括：

第一同步逻辑电路，所述第一同步逻辑电路的输入端与所述相等比较器的输出端连接，所述第一同步逻辑电路的输出端分别与所述时间计数器的停止端和所述DMA通道逻辑电路的第一输入端连接。

9.如权利要求6所述的多通道DMA控制传输装置，其特征在于，所述装置还包括：

第二同步逻辑电路，所述第二同步逻辑电路的输入端与所述第三选择器的输出端连接，所述第二同步逻辑电路的输出端分别与所述次序计数器的触发端和所述时间间隔配置电路的第二触发端连接。

10.如权利要求1所述的多通道DMA控制传输装置，其特征在于，所述次序计数器的清零端用以输入外部触发信号。