CN108807158B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：基底，基底包括第一区和第二区；在基底上形成介质层，第一区介质层内具有第一开口，第二区介质层内具有第二开口，第二开口深宽比大于第一开口深宽比；采用多次原子层沉积步骤在第一开口和第二开口内形成功函数层，原子层沉积步骤包括：在第一开口和第二开口内形成第一前驱体膜；采用第一通气工艺通入第二前驱体，部分第二前驱体与第一前驱体膜反应，第一通气工艺具有第一通气时间；采用第一抽气工艺去除未反应的第二前驱体，第一抽气工艺具有第一抽气时间；多次原子层沉积步骤中，多次第一通气工艺的第一通气时间依次降低；多次第一抽气工艺的第一抽气时间依次增加。所形成晶体管的阈值电压符合设计要求。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的集成度不断提高，这就要求在一块芯片上能够形成更多的晶体管。
阈值电压是晶体管的重要参数，对晶体管的性能具有重要影响。不同功能的晶体管往往对阈值电压具有不同的要求，在形成不同晶体管的过程中，需要对不同晶体管的阈值电压进行调节。为了对不同晶体管的阈值电压进行调节，往往在晶体管的栅介质层表面形成功函数层。通过对功函数层的厚度和材料的选择能够使晶体管具有不同的阈值电压。
然而，现有技术形成的晶体管的阈值电压很难满足设计要求。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以形成符合阈值电压要求的晶体管。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区；在所述基底上形成介质层，所述第一区介质层内具有第一开口，所述第二区介质层内具有第二开口，所述第二开口的深宽比大于第一开口的深宽比；采用多次原子层沉积步骤在所述第一开口和第二开口的侧壁和底部表面形成功函数层，每次原子层沉积步骤包括：在所述第一开口和第二开口内形成第一前驱体膜；采用第一通气工艺通入第二前驱体，部分所述第二前驱体与所述第一前驱体膜反应，所述第一通气工艺具有第一通气时间；采用第一抽气工艺去除未与第一前驱体膜反应的第二前驱体，形成功函数材料膜，所述第一抽气工艺具有第一抽气时间；在所述多次原子层沉积步骤中，多次第一通气工艺的第一通气时间依次减少；多次第一抽气工艺的第一抽气时间依次增加。
可选的，所述功函数层用于形成NMOS晶体管，所述功函数层的材料为钛铝。
可选的，所述功函数层的总厚度为：30埃～70埃。
可选的，所述功函数层包括：多层堆叠的功函数材料膜；所述功函数材料膜的层数为：10层～20层。
可选的，所述第一开口的形成步骤包括：在所述第一区基底上形成第一伪栅结构；在所述第一伪栅结构两侧的基底内分别形成第一源漏区；在所述第一区基底、第一源漏区上和第一伪栅结构的侧壁上形成介质层，所述介质层的顶部表面暴露出所述第一伪栅结构的顶部表面；去除第一伪栅结构，在所述第一区介质层内形成第一开口。
可选的，所述第二开口的形成步骤包括：在所述第二区基底上形成第二伪栅结构；在所述第二伪栅结构两侧的基底分别内形成第二源漏区；在所述第二区基底、第二源漏区上和第二伪栅结构的侧壁上形成介质层，所述介质层的顶部表面暴露出所述第二伪栅结构的顶部表面；去除第二伪栅结构，在所述第二区介质层内形成第二开口。
可选的，形成所述功函数层的过程中，所述多次原子层沉积步骤的次数为：10次～20次。
可选的，所述第一前驱体膜的形成步骤包括：采用第二通气工艺向第一开口和第二开口内通入第一前驱体，部分所述第一前驱体吸附于第一开口和第二开口的侧壁和底部表面，所述第二通气工艺具有第二通气时间；采用第二抽气工艺去除未吸附于第一开口和第二开口侧壁和底部的第一前驱体，形成第一前驱体膜，所述第二抽气工艺具有第二抽气时间。
可选的，所述第二通气工艺的参数包括：第一前驱体包括TiCl4，第一前驱体的通入流量为50标准毫升/分钟～150标准毫升/分钟，第二通气时间为5秒～10秒；第二抽气工艺的参数包括：第一前驱体被抽出的流量为2000标准毫升/分钟～4000标准毫升/分钟，第二抽气时间为5秒～15秒。
可选的，形成所述功函数层的过程中，多次第二通气工艺相同，多次第二抽气工艺相同。
可选的，所述多层堆叠的功函数材料膜包括位于第一开口和第二开口侧壁和底部表面的第一功函数膜、以及位于第一功函数膜表面的若干层堆叠的第二功函数膜；若干层堆叠的第二功函数膜的层数为9层～19层。
可选的，在形成所述第一功函数膜的过程中，所述第一通气时间为：18秒～38秒，所述第一抽气时间为：12秒～32秒。
可选的，在所述第一功函数膜上形成若干层堆叠的第二功函数膜的过程中，每次第一通气时间相对于前一次第一通气时间减少2秒；每次第一抽气时间相对于前一次第一抽气时间增加2秒。
可选的，所述第二前驱体为Al(C2H5)3。
可选的，形成所述功函数层之后，还包括：在所述第一开口内的功函数层上形成第一栅极层；在所述第二开口内的功函数层上形成第二栅极层。
可选的，所述第一区用于形成长沟道晶体管；所述第二区用于形成短沟道晶体管。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，采用多次原子层沉积步骤在所述第一开口和第二开口的侧壁和底部表面形成功函数层。在形成所述功函数层的初期阶段，由于所述第一开口和第二开口的深宽比均较小，使得第二前驱体进入第一开口和第二开口内的量均较多，且所述第二前驱体在第一开口内与第一前驱体膜的反应速率和第二前驱体在第二开口内与第一前驱体的反应速率接近，使得在第一开口和第二开口的侧壁和底部表面形成的功函数材料膜的厚度差异较小。随着多次原子层沉积步骤的进行，所述第一开口和第二开口的侧壁和底部表面不断堆积功函数材料膜，使得所述第一开口和第二开口的深宽比不断增大，但所述第一开口的深宽比依旧较第二开口的深宽比小。在形成所述功函数层的后期阶段，所述第一通气时间较短，使得第二前驱体进入第一开口和第二开口内的量均较少，且所述第二前驱体在第一开口内与第一前驱体膜的反应速率和第二前驱体在第二开口内与第一前驱体的反应速率接近。所述第一抽气时间较长，使得第一开口和第二开口内未与第一前驱体膜反应的第二前驱体被充分抽出，有效地避免第一开口内残留的第二前驱体继续与第一前驱体膜发生反应，从而降低在所述第一开口和第二开口内形成的功函数材料膜的厚度差异，进而使得位于第一区的功函数层的厚度与位于第二区的功函数层的厚度差异较小，从而提高半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成过程的结构示意图；
图3至图10是本发明第一实施例中半导体结构的形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体结构的阈值电压很难满足设计要求。
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括长沟道区A和短沟道区B；在所述长沟道区A上形成第一伪栅结构(图中未示出)，在所述短沟道区B上形成第二伪栅结构(图中未示出)；在所述长沟道区A和短沟道区B基底100上形成介质层101，所述介质层101暴露出所述第一伪栅结构和第二伪栅结构的顶部表面；去除所述第一伪栅极结构，在所述长沟道区A的介质层101中形成第一开口102；去除所述第二伪栅极结构，在所述短沟道区B的介质层101中形成第二开口103；在所述第一开口102和第二开口103的侧壁和底部形成栅介质层(图中未示出)。
请参考图2，在所述第一开口102和第二开口103的侧壁和底部表面形成功函数层104。
然而，采用上述方法制备的半导体结构性能较差，原因在于：
上述方法中，所述功函数层104通过多次原子层沉积步骤形成，每次原子层沉积步骤包括：在所述第一开口102和第二开口103内形成第一前驱体膜(图中未示出)；采用第一通气工艺通入第二前驱体(图中未示出)，部分所述第二前驱体与所述第一前驱体膜反应，所述第一通气工艺具有第一通气时间；采用第一抽气工艺去除未与第一前驱体膜反应的第二前驱体，形成功函数材料膜，所述第一抽气工艺具有第一抽气时间。在所述多次原子层沉积步骤中，多次第一通气工艺的第一通气时间相同，多次第一抽气工艺的第一抽气时间相同。
在形成功函数层104的初期阶段，多次第一通气工艺的第一通气时间相同，所述第一开口102和第二开口103的深宽比均较小，使得所述第二前驱体进入第一开口102和第二开口103内的量均较多，且所述第二前驱体在第一开口102内与第一前驱体膜的反应速率和第二前驱体在第二开口103内与第一前驱体的反应速率接近，使得在所述第一开口102和第二开口103内形成的功函数材料膜的厚度差异较小。
随着多次原子层沉积步骤的进行，所述第一开口102和第二开口103侧壁和底部上堆叠多层功函数材料膜，使得所述第一开口102和第二开口103的深宽比越来越大。然而，所述第一开口102的深宽比依旧较第二开口103的深宽比小。
在形成所述功函数层104的后期阶段，多次第一通气工艺的第一通气时间仍相同，但由于第二开口103的深宽比大于第一开口102的深宽比，因此，所述第二前驱体进入到第二开口103内的量较第二前驱体进入到第一开口102内的量少，使得在所述第一开口102内形成的功函数材料膜的厚度比在第二开口103内形成的功函数材料膜的厚度厚。而且，多次第一抽气时间相同，由于第二开口103的深宽比大于第一开口102的深宽比，使得第一开口102内未与第一前驱体膜反应的第二前驱体没被完全去除，残留在第一开口102内的第二前驱体与第一前驱体膜继续发生反应，使得最终位于第一开口102内的功函数层104的厚度与位于第二开口103内的功函数层104的厚度差异较大。
位于长沟道区A的功函数层104用于调节长沟道区NMOS晶体管的阈值电压；位于短沟道区B的功函数层104用于调节短沟道区NMOS晶体管的阈值电压。由于长沟道区A的所述功函数层104的厚度大于短沟道区B的功函数层104的厚度，使得所述长沟道区A的阈值电压小于短沟道区B的阈值电压，不利于提高半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供基底，所述基底包括：第一区和第二区；在所述基底上形成介质层，所述第一区介质层内具有第一开口，所述第二区介质层内具有第二开口，所述第二开口的深宽比大于第一开口的深宽比；采用多次原子层沉积步骤在所述第一开口和第二开口的侧壁和底部表面形成功函数层，每次原子层沉积步骤包括：在所述第一开口和第二开口内形成第一前驱体膜；采用第一通气工艺通入第二前驱体，部分所述第二前驱体与所述第一前驱体膜反应，所述第一通气工艺具有第一通气时间；采用第一抽气工艺去除未与第一前驱体膜反应的第二前驱体，形成功函数材料膜，所述第一抽气工艺具有第一抽气时间；在所述多次原子层沉积步骤中，多次第一通气工艺的第一通气时间依次减少；多次第一抽气工艺的第一抽气时间依次增加。
所述方法中，多次第一通气工艺的第一通气时间依次减少，多次第一抽气工艺的第一抽气时间依次增加，能够降低在所述第一开口和第二开口内形成的功函数层的厚度差异，从而提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明一实施例中半导体结构的形成过程的结构示意图；
请参考图3，提供基底200，所述基底200包括第一区Ⅰ和第二区Ⅱ。
本实施例中，所述第一区Ⅰ用于形成长沟道(沟道长度大于50nm)晶体管，所述第二区Ⅱ用于形成短沟道(沟道长度小于50nm)晶体管。
本实施例中，所述基底200为平面衬底。在其他实施例中，所述基底还可以包括：衬底和位于所述衬底上的鳍部。
本实施例中，所述基底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
继续参考图3，在所述第一区Ⅰ基底200上形成第一伪栅结构201，在所述第二区Ⅱ基底200上形成第二伪栅结构202，沿平行于基底200表面的方向上，所述第二伪栅结构202的尺寸小于所述第一伪栅结构201的尺寸。
本实施例中，所述第一伪栅结构201包括：位于所述第一区Ⅰ基底200上的第一伪栅介质层(图中未示出)以及位于所述第一伪栅介质层上的第一伪栅极层(图中未标出)。
本实施例中，所述第二伪栅结构202包括：位于所述第二区Ⅱ基底200上的第二伪栅介质层(图中未示出)以及位于所述第二伪栅介质层上的第二伪栅极层(图中未标出)。
继续参考图3，在所述第一伪栅结构201两侧的基底200内分别形成第一源漏区203；在所述第二伪栅极结构202两侧的基底200内分别形成第二源漏区204。
请参考图4，在所述基底200上、第一源漏区203、第二源漏区204上、第一伪栅结构201和第二伪栅结构202的侧壁上形成介质层205，所述介质层205的顶部表面暴露出第一伪栅结构201和第二伪栅结构202的顶部表面。
所述介质层205用于实现所形成的长沟道晶体管与短沟道晶体管与外部电路之间的电绝缘。
本实施例中，所述介质层205覆盖所述第一伪栅结构201和第二伪栅结构202侧壁，暴露出所述第一伪栅极层的顶部和第二伪栅极层的顶部。
本实施例中，所述介质层205的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅。
形成所述介质层205的工艺包括：化学气相沉积工艺。
请参考图5，去除所述第一伪栅结构201，在所述第一区Ⅰ内的介质层205中形成第一开口206；去除所述第二伪栅结构202，在所述第二区Ⅱ内的介质层205中形成第二开口207。
所述第一开口206用于后续容纳功函数层和位于所述功函数层上的第一栅极层。
第二开口207用于后续容纳功函数层和位于所述功函数层上的第二栅极层。
沿平行于基底200表面的方向上，所述第一伪栅结构201的尺寸大于所述第二伪栅结构202的尺寸，因此，沿平行于基底200表面的方向上，所述第一开口206的尺寸大于所述第二开口207的尺寸，而垂直于基底200表面的方向上，所述第一开口206的尺寸与第二开口207的尺寸相同，因此，所述第二开口207的深宽比大于第一开口206的深宽比。
去除所述第一伪栅结构201和第二伪栅结构202的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
请参考图6，在所述第一开口206和第二开口207的侧壁和底部形成栅介质层208。
本实施例中，所述栅介质层208的材料为高K介质材料，所述高K介质材料是指介电常数大于3.9的材料。例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。在其他实施例中，所述栅介质层还可以为氧化硅与高k介质层形成的叠层结构。
本实施例中，形成所述栅介质层208的工艺包括原子层沉积工艺。
本实施例中，形成所述栅介质层208之后，还包括：在所述栅介质层208上形成阻挡层(图中未示出)。
所述阻挡层用于实现栅介质层208与后续形成的功函数层的隔离。
所述功函数层通过多次原子层沉积步骤在所述第一开口206和第二开口207的侧壁和底部表面形成，每次原子层沉积步骤包括：在所述第一开口206和第二开口207内形成第一前驱体膜；采用第一通气工艺通入第二前驱体，部分所述第二前驱体与所述第一前驱体膜反应，所述第一通气工艺具有第一通气时间；采用第一抽气工艺去除未与第一前驱体膜反应的第二前驱体，形成功函数材料膜，所述第一抽气工艺具有第一抽气时间；在所述多次原子层沉积步骤中，多次第一通气工艺的第一通气时间依次减少，多次第一抽气工艺的第一抽气时间依次增加。
所述功函数层包括：多层堆叠的功函数材料膜；所述功函数材料膜的层数为：10层～20层。
所述多层堆叠的功函数材料膜包括位于第一开口206和第二开口207侧壁和底部表面的第一功函数膜、以及位于第一功函数膜表面的若干层堆叠的第二功函数膜；若干层堆叠的第二功函数膜的层数为9层～19层。
图7至图8是所述第一功函数膜的形成过程的结构示意图。
请参考图7，在所述栅介质层208上形成第一前驱体膜209。
所述第一前驱体膜209的形成步骤包括：采用第二通气工艺向第一开口206和第二开口207内通入第一前驱体1，部分所述第一前驱体1吸附于第一开口206和第二开口207的侧壁和底部表面，所述第二通气工艺具有第二通气时间；采用第二抽气工艺去除未吸附于第一开口206和第二开口207侧壁和底部的第一前驱体1，形成第一前驱体膜209，所述第二抽气工艺具有第二抽气时间。
所述第二通气工艺的参数包括：第一前驱体包括TiCl4，第一前驱体1的通入流量为50标准毫升/分钟～150标准毫升/分钟，第二通气时间为5秒～10秒。
第二抽气工艺的参数包括：第一前驱体1被抽出的流量为2000标准毫升/分钟～4000标准毫升/分钟，第二抽气时间为5秒～15秒。
第二抽气工艺用于去除未吸附于第一开口206和第二开口207侧壁和底部的第一前驱体1，有利于后续形成的功函数层具有良好的台阶覆盖性。
所述第一前驱体膜209用于后续与第二前驱体反应形成第一功函数材料膜。
形成所述第一前驱体膜209之前，由于所述第一开口206和第二开口207的侧壁和底部表面无功函数材料膜的沉积，所述第一开口206和第二开口207的深宽比较小，因此，所述第一前驱体膜209易在第一开口206和第二开口207的侧壁和底部表面形成。
请参考图8，采用第一通气工艺向所述第一开口206和第二开口207内通入第二前驱体2，部分所述第二前驱体2与所述第一前驱体膜209反应，所述第一通气工艺具有第一通气时间；采用第一抽气工艺去除未与第一前驱体膜209反应的第二前驱体2，所述第一抽气工艺具有第一抽气时间；在所述第一开口206和第二开口207的底部和侧壁上形成第一功函数膜210。
所述第二前驱体为Al(C2H5)3。
所述第一通气时间为：18秒～38秒。选择所述第一通气时间的意义在于：若所述第一通气时间小于18秒，使得形成的第一功函数膜210的厚度较薄，后续为了形成功函数层所设定的厚度，需要原子沉积步骤的循环次数较多，增加了工艺难度；由于第二开口207的深宽比大于第一开口206的深宽比，若所述第一通气时间大于38秒，使得在所述第二开口207内形成的第一功函数膜210的厚度与在所述第一开口206内形成的第一功函数膜210的厚度的差异较大，进而使得第一区Ⅰ器件的阈值电压和第二区Ⅱ器件的阈值电压不同，不利于提高半导体结构的性能。
采用第一抽气工艺用于去除未与第一前驱体膜209反应的第二前驱体2，有利于后续形成的功函数层具有良好的台阶覆盖性。
所述第一抽气时间为：12秒～32秒。若所述第一抽气时间小于12秒，由于第一开口206的深宽比较第二开口207的深宽比小，使得所述第一开口206内相对第二开口207内易残留第二前驱体2，残留在第一开口206内的第二前驱体2易与第一前驱体膜209继续发生反应，从而不利于缩小位于第一开口206内的第一功函数膜210的厚度和位于第二开口207内的第一功函数膜210的厚度的差异；若所述第一抽气时间大于32秒，未与第一前驱体膜209反应的所述第二前驱体2早已被完全去除，所述第一抽气时间过长，增加能耗。
向所述第一开口206和第二开口207内通入第二前驱体2之前，所述第一开口206和第二开口207的侧壁和底部表面覆盖第一前驱体膜209，所述第一前驱体膜209的厚度较薄，使得所述第一前驱体膜209对第一开口206和第二开口207的深宽比影响不大，即：形成第一前驱体膜209之后，所述第一开口206和第二开口207的深宽比仍较小，使得第二前驱体2易进入到第一开口206和第二开口207内与所述第一前驱体膜209反应形成第一功函数膜210。位于第一开口206侧壁和底部的第一功函数膜210的厚度与位于第二开口207侧壁和底部的第一功函数膜210的厚度相差不大。
请参考图9，采用若干次原子层沉积步骤在所述第一功函数膜210表面形成若干层堆叠的第二功函数膜211。
在形成若干层堆叠的第二功函数膜211的过程中，每次第二通气工艺相同，每次第二抽气工艺相同。
每次所述第二通气工艺的参数包括：第一前驱体包括TiCl4，第一前驱体1的通入流量为50标准毫升/分钟～150标准毫升/分钟，第二通气时间为5秒～10秒。
每次第二抽气工艺的参数包括：第一前驱体1被抽出的流量为2000标准毫升/分钟～4000标准毫升/分钟，第二抽气时间为5秒～15秒。
形成若干层堆叠的第二功函数膜211的过程中，每次第一通气时间相对于前一次第一通气时间减小2秒，每次抽气时间相对于前一次抽气时间增加2。
在形成若干层堆叠的第二功函数膜211的初期阶段，所述第一开口206和第二开口207侧壁和底部表面覆盖的功函数材料膜的厚度较少，使得第一开口206和第二开口207的深宽比较小，使得在第一开口206和第二开口207内的第一功函数膜210上形成功函数材料膜较容易，且位于第一开口206和第二开口207内的功函数材料膜的厚度差异较小。
随着功函数材料膜在第一开口206和第二开口207内的堆叠，使得第一开口206和第二开口207的深宽比不断增大。并且，所述第二开口207的深宽比依旧较第一开口206的深宽比大。
所述每次第一通气时间相比于前一次的第一通气时间减少2秒的意义在于：形成若干层堆叠的第二功函数膜211的过程中，由于第一开口206和第二开口207的深宽比均不断增大，依次减小每次第一抽气时间，使得进入第一开口206和第二开口207内的第二前驱体2的量均不断减少，从而能够缩小进入第一开口206和第二开口207内第二前驱体2量的差异。
每次第一抽气时间相对于前一次第一抽气时间增加2秒的意义在于：形成若干层堆叠的第二功函数膜211的过程中，依次增加每次第一抽气时间，有利于充分去除第一开口206和第二开口207内未与第一前驱体膜209反应的第二前驱体2。由于第一开口206较第二开口207的深宽比较小，所述第一抽气时间较长，有利于确保所述第一开口206内无第二前驱体2的残留，从而有效地避免残留在第一开口206内的第二前驱体2与第一前驱体膜209继续进行反应，进而能够缩小位于第一开口206和第二开口207内各次功函数材料膜的厚度差异。
所述若干层堆叠的第二功函数膜211包括：若干层堆叠的功函数材料膜，所述功函数材料膜的层数为：9层～19层。
所述若干次原子层沉积步骤的次数为：9次～19次。
所述功函数层212包括：第一功函数膜210以及位于第一功函数膜210表面的若干层堆叠的第二功函数膜211。
所述功函数层212的材料包括：钛铝。
采用多次原子层沉积步骤形成所述功函数层212，所述多次原子层沉积步骤的次数为：10次～20次。
所述功函数层212的厚度为：30埃～70埃。
所述功函数层212的层数为：10层～20层。
位于第一开口206上的所述功函数层212用于降低第一区Ⅰ长沟道晶体管的阈值电压；位于第二开口207上的所述功函数层212用于降低第二区Ⅱ长沟道晶体管的阈值电压。
位于第一开口206上的所述功函数层212的厚度与位于第二开口207上的所述功函数层212的厚度差异较小，从而有利于提高半导体结构的性能。
请参考图10，在所述第一开口206内的功函数层212上形成第一栅极层213；在所述第二开口206内的功函数层212上形成第二栅极层214。
所述第一栅极层213和第二栅极层214的形成步骤包括：在所述功函数层212上形成金属材料层；平坦化所述金属材料层，直至暴露出介质层205的顶部表面，在所述第一开口206内的功函数层212上形成第一栅极层213，在所述第二开口207内的功函数层212上形成第二栅极层214。
综上，在本实施例中，采用多次原子层沉积步骤在所述第一开口和第二开口的侧壁和底部表面形成功函数层。在形成所述功函数层的初期阶段，由于所述第一开口和第二开口的深宽比均较小，使得第二前驱体进入第一开口和第二开口内的量均较多，且所述第二前驱体在第一开口内与第一前驱体膜的反应速率和第二前驱体在第二开口内与第一前驱体的反应速率接近，使得在第一开口和第二开口的侧壁和底部表面形成的功函数材料膜的厚度差异较小。随着多次原子层沉积步骤的进行，所述第一开口和第二开口的侧壁和底部表面不断堆积功函数材料膜，使得所述第一开口和第二开口的深宽比不断增大，但所述第一开口的深宽比依旧较第二开口的深宽比小。在形成所述功函数层的后期阶段，所述第一通气时间较短，使得第二前驱体进入第一开口和第二开口内的量均较少，且所述第二前驱体在第一开口内与第一前驱体膜的反应速率和第二前驱体在第二开口内与第一前驱体的反应速率接近。所述第一抽气时间较长，使得第一开口和第二开口内未与第一前驱体膜反应的第二前驱体被充分抽出，有效地避免第一开口内残留的第二前驱体继续与第一前驱体发生反应，从而降低在所述第一开口和第二开口内形成的功函数材料膜的厚度差异，进而使得位于第一区的功函数层的厚度与位于第二区的功函数层的厚度差异较小，从而提高半导体结构的性能。
相应的，本实施例还提供一种采用上述方法所形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区和第二区；
在所述基底上形成介质层，所述第一区介质层内具有第一开口，所述第二区介质层内具有第二开口，所述第二开口的深宽比大于第一开口的深宽比；
采用多次原子层沉积步骤在所述第一开口和第二开口的侧壁和底部表面形成功函数层，每次原子层沉积步骤包括：
在所述第一开口和第二开口内形成第一前驱体膜；
采用第一通气工艺通入第二前驱体，部分所述第二前驱体与所述第一前驱体膜反应，所述第一通气工艺具有第一通气时间；
采用第一抽气工艺去除未与第一前驱体膜反应的第二前驱体，形成功函数材料膜，所述第一抽气工艺具有第一抽气时间；
在所述多次原子层沉积步骤中，多次第一通气工艺的第一通气时间依次减少，多次第一抽气工艺的第一抽气时间依次增加。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功函数层用于形成NMOS晶体管，所述功函数层的材料为钛铝。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功函数层的总厚度为：30埃～70埃。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功函数层包括：多层堆叠的功函数材料膜；所述功函数材料膜的层数为：10层～20层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的形成步骤包括：在所述第一区基底上形成第一伪栅结构；在所述第一伪栅结构两侧的基底内分别形成第一源漏区；在所述第一区基底、第一源漏区上和第一伪栅结构的侧壁上形成介质层，所述介质层的顶部表面暴露出所述第一伪栅结构的顶部表面；去除第一伪栅结构，在所述第一区介质层内形成第一开口。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口的形成步骤包括：在所述第二区基底上形成第二伪栅结构；在所述第二伪栅结构两侧的基底内分别形成第二源漏区；在所述第二区基底、第二源漏区上和第二伪栅结构的侧壁上形成介质层，所述介质层的顶部表面暴露出所述第二伪栅结构的顶部表面；去除第二伪栅结构，在所述第二区介质层内形成第二开口。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述功函数层的过程中，所述多次原子层沉积步骤的次数为：10次～20次。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一前驱体膜的形成步骤包括：采用第二通气工艺向第一开口和第二开口内通入第一前驱体，部分所述第一前驱体吸附于第一开口和第二开口的侧壁和底部表面，所述第二通气工艺具有第二通气时间；采用第二抽气工艺去除未吸附于第一开口和第二开口侧壁和底部的第一前驱体，形成第一前驱体膜，所述第二抽气工艺具有第二抽气时间。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二通气工艺的参数包括：第一前驱体包括TiCl4，第一前驱体的通入流量为50标准毫升/分钟～150标准毫升/分钟，第二通气时间为5秒～10秒；第二抽气工艺的参数包括：第一前驱体被抽出的流量为2000标准毫升/分钟～4000标准毫升/分钟，第二抽气时间为5秒～15秒。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述功函数层的过程中，多次第二通气工艺相同，多次第二抽气工艺相同。
11.如权利要求4所述的半导体结构的形成方法，其特征在于，所述多层堆叠的功函数材料膜包括位于第一开口和第二开口侧壁和底部表面的第一功函数膜、以及位于第一功函数膜表面的若干层堆叠的第二功函数膜；若干层堆叠的第二功函数膜的层数为9层～19层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在形成所述第一功函数膜的过程中，所述第一通气时间为：18秒～38秒，所述第一抽气时间为：12秒～32秒。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述第一功函数膜上形成若干层堆叠的第二功函数膜的过程中，每次第一通气时间相对于前一次第一通气时间减少2秒；每次第一抽气时间相对于前一次第一抽气时间增加2秒。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二前驱体为Al(C2H5)3。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述功函数层之后，还包括：在所述第一开口内的功函数层上形成第一栅极层；在所述第二开口内的功函数层上形成第二栅极层。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区用于形成长沟道晶体管；所述第二区用于形成短沟道晶体管。
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