CN108701113B - 用于在模块总线和axi总线之间转化请求的总线桥 - Google Patents

Abstract

用于总线桥接的方法包括提供耦合在至少一个模块总线（132）与至少一个高级可扩展接口（AXI）总线（162）之间的总线接口设备（110）以用于在模块总线与AXI总线之间转化总线请求。总线接口设备包括逻辑（114）。逻辑配置成接收（304、354）作为模块总线协议R/W请求和AXI总线协议R/W请求中的一个的读取/写入（R/W）请求，并且缓冲（306、356）R/W请求以提供经缓冲的R/W请求。如果经缓冲的R/W请求是模块总线协议R/W请求，则逻辑将经缓冲的R/W请求转化（310）到第一AXI协议相符请求，并且如果经缓冲的R/W请求是AXI总线协议R/W请求，则逻辑将经缓冲的R/W请求转化（360）到第一模块总线协议相符请求。将经转化的请求传输（312、362）到其相应的总线。

Description

用于在模块总线和AXI总线之间转化请求的总线桥

技术领域

所公开的实施例涉及在工业通信中使用的电路与微处理器之间的电路间通信，并且更具体地涉及用于在模块总线与高级可扩展接口（AXI）总线之间转化读取/写入请求的总线桥。

背景技术

工业设施使用通信网络来发射和接收信息和数据。工业设施可以包括各种工业与应用，诸如过程或工业制造、建筑物自动化、变电站自动化和自动仪表读取。通信网络可以使用与彼此通信的多种计算机、服务器和其它设备。

工业设施可以具有随时间而要求更新和更换的传统通信设备。不幸的是，在数年之后，制造商可以不继续支持特定通信协议的设备的制造。面临废弃的一个这样的传统系统是支持模块总线通信协议的基于局部控制网络（LCN）机架的系统。支持现代通信协议的较新的设备（诸如高级可扩展接口总线）不能够与利用模块总线的系统通信。

发明内容

提供本发明内容来以简化形式引入下面在包括所提供的附图的具体实施方式中进一步描述的所公开的概念的简要选择。此发明内容不旨在限制所要求保护的主题的范围。

所公开的实施例包括一种用于总线桥接的方法。方法包括提供通信地耦合在至少一个模块总线与至少一个高级可扩展接口（AXI）总线之间的总线接口设备以用于在模块总线与AXI总线之间转化总线请求。总线接口设备包括逻辑，诸如门阵列或可编程逻辑（此后称为逻辑或可编程逻辑）。逻辑配置成接收作为模块总线协议（模块总线协议R/W请求）和AXI总线协议（AXI总线协议R/W请求）中的一个的读取/写入（R/W）请求，并且缓冲R/W请求以提供经缓冲的R/W请求。如果经缓冲的R/W请求是模块总线协议R/W请求，则逻辑将经缓冲的R/W请求转化到第一AXI协议相符请求，以及如果经缓冲的R/W请求是AXI总线协议R/W请求，则逻辑将经缓冲的R/W请求转化到第一模块总线协议相符请求。将第一AXI协议相符请求传输到AXI总线，或者将第一模块总线协议相符请求传输到模块总线。

另一个所公开的实施例包括一种总线接口设备。总线接口设备包括处理器和与处理器通信的逻辑，诸如门阵列或可编程逻辑。总线接口设备通信地耦合在至少一个模块总线与至少一个高级可扩展接口（AXI）总线之间以用于在模块总线与AXI总线之间转化总线请求。逻辑配置成接收作为模块总线协议（模块总线协议R/W请求）和AXI总线协议（AXI总线协议R/W请求）中的一个的读取/写入（R/W）请求，并且缓冲R/W请求以提供经缓冲的R/W请求。如果经缓冲的R/W请求是模块总线协议R/W请求，则逻辑将经缓冲的R/W请求转化到第一AXI协议相符请求，以及如果经缓冲的R/W请求是AXI总线协议R/W请求，则逻辑将经缓冲的R/W请求转化到第一模块总线协议相符请求。将第一AXI协议相符请求传输到AXI总线，或者将第一模块总线协议相符请求传输到模块总线。

附图说明

图1是根据示例实施例的用于在模块总线与AXI总线之间转化读取/写入请求的示例总线桥接口设备的框图。

图2是根据示例实施例的总线桥接口设备的示例可编程逻辑的框图。

图3A是示出了根据示例实施例的从模块总线向AXI总线转化读取/写入请求的示例方法中的步骤的流程图。

图3B是示出了根据示例实施例的从AXI总线向模块总线转化读取/写入请求的示例方法中的步骤的流程图。

图4A是示出了根据示例实施例的执行从AXI总线请求的示例方法中的步骤的流程图。

图4B是示出了根据示例实施例的执行主AXI总线请求的示例方法中的步骤的流程图。

图5是示出了根据示例实施例的处置总线桥接口设备中的错误的示例方法中的步骤的流程图。

具体实施方式

参照附图来描述所公开的实施例，其中相似的参考数字用来贯穿各图指代相似或等同的元件。各图未按照比例绘制，并且它们仅仅被提供来说明某些所公开的方面。在下文参照用于说明的示例应用来描述若干所公开的方面。应当理解到，阐述了许多具体细节、关系和方法来提供所公开的实施例的全面理解。

然而，相关领域中的普通技术人员将容易地认识到，本文公开的主题可以在没有具体细节中的一个或多个或者利用其它方法来实践。在其它实例中，没有详细地示出公知的结构或操作以避免使某些方面模糊不清。本公开不被动作或事件的图示的次序限制，因为一些动作可以按不同次序发生和/或与其它动作或事件同时发生。此外，并不要求所有所图示的动作或事件来实现依照本文公开的实施例的方法论。

而且，在没有进一步地限制的情况下，如本文中使用的术语“耦合到”或者“与……耦合”（等等）意图描述间接或直接的电连接。因此，如果第一设备“耦合”到第二设备，该连接可以是通过直接电连接（其中仅存在路径中的寄生效应），或者是通过经由中间项目（包括其它设备和连接）的间接电连接。对于间接耦合，中间项目一般不修改信号的信息，但是可以调整其电流水平、电压水平和/或功率水平。

图1图示了用于在模块总线与高级可扩展接口总线之间转化读取/写入请求的示例系统100的框图。如图1中所示，系统100包括经由模块总线132与一个或多个局部控制网络（LCN）设备130通信的总线接口设备110。模块总线132可以包括单向的数据、地址线路和控制线路142。总线接口设备110进一步经由AXI总线162与一个或多个AXI设备160通信。模块总线132可以包括数据双向的数据、地址和控制线路146。

总线接口设备110包括耦合到相关联的内部存储器122和到外部存储器124的处理器112（例如，数字信号处理器（DSP）、微处理器或者微控制器单元（MCU））。处理器112还耦合到逻辑114，所述逻辑114促进模块总线132与AXI总线162之间的读取/写入请求的转化。在一个实施例中，逻辑114是专用集成电路（ASIC）。在另一个实施例中，逻辑114是门阵列，诸如现场可编程门阵列（FPGA）。逻辑114可以执行本文描述的操作、应用、方法或者方法论中的任何一个或多个。逻辑114执行模块总线132与AXI总线162之间的读取/写入请求的转化，因为人类不能以大约纳秒来连续地监视和转化读取/写入请求，由于这让人做起来显然太快。

在一个实施例中，处理器122在正常操作期间而在系统通电期间配置逻辑114（除了在用于测试和调试的测试行动联合团（JTAG）模式中）。处理器112可以包括连接到AXI互连的AXI总线接口。总线接口设备110处于在可编程逻辑114中实现的AXI互连与模块总线接口118之间。在系统通电之后，处理器112利用AXI总线接口设备逻辑、模块总线接口逻辑和局部控制网络接口（LCNI）来配置可编程逻辑114。在配置可编程逻辑114之后，处理器112经由总线接口设备110和模块总线接口118与局部控制网络接口（LCNI）通信。

示出逻辑114，包括用于所接收的读取/写入请求的临时存储的一个或多个缓冲器116。逻辑114还包括模块总线接口118和AXI总线接口120。逻辑114是经由状态机的使用而可编程为在模块总线132与AXI总线162之间转化读取/写入请求的硬件。模块总线接口118包含电子电路，所述电子电路执行所接收的AXI总线协议读取/写入请求向模块总线协议请求的转化。AXI总线接口120包含电子电路，所述电子电路执行所接收的模块总线协议读取/写入请求向AXI总线协议请求的转化。

在一个特定实施例中，总线接口设备110可以是从California，San Jose的Xilinx公司商售的Zynq 7000全部可编程的片上硅（SoC）设备。Zynq 7000设备将基于ARM的处理器（即处理器112）的软件可编程性与现场可编程门阵列FPGA（即逻辑114）的硬件定制可编程性集成。

本公开将传统处理器总线（模块总线132）桥接到处理器112的AXI总线162。处理读取与写入AXI总线请求的时间是大约使用40MHz时钟的100ns。读取/写入开始响应要花费4个时钟周期。由于这个速度，如在AXI总线协议中所要求的那样使人类同时地处理读取与写入路径将是不可能的。

图2图示了具体实施为示为114'的可编程逻辑的逻辑114的另外的细节，其可以引起总线接口设备110执行本文描述的方法、过程、操作、应用或方法论中的任何一个或多个。可编程逻辑114'包括若干缓冲器116。缓冲器116包括从写入先进先出（FIFO）缓冲器210、从读取FIFO缓冲器212、主写入FIFO缓冲器214、主读取FIFO缓冲器216、从写入地址FIFO缓冲器220、从读取地址FIFO缓冲器222、主写入地址FIFO缓冲器224和主读取地址FIFO缓冲器226。缓冲器216-224中的每一个可以临时地存储要求转化到不同总线协议的所接收的读取和/或写入请求。

可编程逻辑114'还包括若干有限状态机（FSM）。FSM实现为可编程逻辑114'内的顺序逻辑电路。FSM可以处于有限数目的状态中的一个之中。FSM在被称为当前状态的时间下处于仅一个状态中。当由被称为转变的触发事件或条件发起时，状态可以从一个状态改变到另一个。特定FSM由其状态列表和用于每一个转变的触发条件来限定。FSM包括从写入数据FSM 230、从读取数据FSM 232、主写入FSM 234、主读取FSM 236和模块总线接口FSM 240。

在一个实施例中，从写入数据FSM 230经由从写入数据、地址和控制线路260（包括S_AXI_BRESP线路、S_AXI_AWADDR线路、S_AXI_WDATA线路和S_AXI写入控制信号线路）连接到AXI总线162。从读取数据FSM 232经由从写入数据、地址和控制线路262（包括S_AXI_RRESP线路、S_AXI_ARADDR线路、S_AXI_RDATA线路和S_AXI读取控制信号线路）连接到AXI总线162。

主写入数据FSM 234经由主写入数据、地址和控制线路264（包括M_AXI_BRESP线路、M_AXI_AWADDR线路、M_AXI_WDATA线路和M_AXI写入控制信号线路）连接到AXI总线162。主读取数据FSM 236经由主写入数据、地址和控制线路266（包括M_AXI_RRESP线路、M_AXI_ARADDR线路、M_AXI_RDATA线路和M_AXI读取控制信号线路）连接到AXI总线162。

模块总线接口FSM 240经由数据、地址和控制线路270（包括bridge_up_data_out线路、bridge_up_data_in线路、bridge_up_add_in线路、bridge_up_addr_out线路以及模块总线仲裁与控制信号线路）连接到模块总线132。

在一个实施例中，缓冲器210-226接收并且临时地存储（缓冲）传入的R/W请求。如果经缓冲的R/W请求是模块总线协议R/W请求，则FSM 230-236将经缓冲的R/W请求转化到AXI协议相符请求。如果经缓冲的R/W请求是AXI总线协议R/W请求，则FSM 240将经缓冲的R/W请求转化到模块总线协议相符请求。

图3A是示出了用于使用总线接口设备110从模块总线向AXI总线转化读取/写入请求的示例方法300中的步骤的流程图。参照图1-3A，方法300可以经由接口设备110的使用而实现，并且特别地通过被编程为FSM 230、232、234、236和240的可编程逻辑114'。然而，如上文所指出，被用作逻辑114的逻辑不需要是用于方法300或者下文描述的方法40、450或500的可编程逻辑。

方法300在开始框处开始并且进行到框302。在框302处，在启动期间初始化总线接口设备110，包括可编程逻辑114'的初始化，以及建立与系统100内的其它设备的通信。可编程逻辑114'接收作为模块总线协议的R/W请求（模块总线协议R/W请求）（框304）。可编程逻辑的114使用缓冲器210-226中的一个或多个来缓冲模块总线R/W请求以提供经缓冲的模块总线R/W请求（框306）。可编程逻辑114'将经缓冲的模块总线R/W请求转化到第一AXI协议相符请求（框310）并且将第一AXI协议相符请求传输到AXI总线162（框312）。方法300然后结束。

图3B是示出了用于使用总线接口设备110从AXI总线向模块总线转化读取/写入请求的示例方法350中的步骤的流程图。参照图1-3B，方法350可以经由接口设备110的使用而实现，并且特别地通过被编程为FSM 230、232、234、236和240的可编程逻辑114'。

方法350在开始框处开始并且进行到框352。在框352处，在启动期间初始化总线接口设备110，包括可编程逻辑114'的初始化以及建立与系统100内的其它设备的通信。可编程逻辑114'接收作为AXI总线协议的R/W请求（AXI总线协议R/W请求）（框354）。可编程逻辑114使用缓存器210-226中的一个或多个来缓冲AXI总线R/W请求以提供经缓冲的AXI总线R/W请求（框356）。可编程逻辑114'将经缓冲的AXI总线R/W请求转化到第一模块总线协议相符请求（框360）并且将第一模块总线协议相符请求传输到模块总线132（框362）。方法350然后结束。

图4A和4B是示出了使用总线接口设备110处置主和从AXI总线请求的示例方法400和450中的步骤的流程图。参照图1-4B，方法400可以经由接口设备110的使用而实现，并且特别地通过被编程为FSM 230、232、234、236和240的可编程逻辑114'。

具体参照图4A，方法400在开始框处开始并且进行到框402。在框402处，可编程逻辑114'接收从AXI总线R/W请求。可编程逻辑114'确定主总线信号是否指示从AXI总线R/W请求有效（决定框406）。在一个实施例中，可编程逻辑114'包括用于AXI接口120上的地址和数据中的每一个的分离的写入有效和读取有效信号。响应于从AXI总线R/W请求有效，可编程逻辑114'执行从AXI R/W请求（框408）。方法400然后终止。响应于从AXI总线R/W请求不有效，方法400结束。

转到图4B，方法450在开始框处开始并且进行到框452。在框452处，可编程逻辑114接收主AXI总线R/W请求。可编程逻辑114'执行主AXI R/W请求（框454）。方法450然后终止。

图5是示出处置系统100中的所接收的错误的示例方法500中的步骤的流程图。参照图1-5，方法500可以经由接口设备110的使用而实现，并且特别地通过被编程为FSM 230、232、234、236和240的可编程逻辑114。

方法500在开始框处开始并且进行到框502。在框502处，可编程逻辑114'确定是否已经在地址、信号或数据线路260、266或270中的一个或多个上接收到任何错误消息或信号。响应于没有接收到错误消息或信号，可编程逻辑114'继续确定是否已经在框502处接收到任何错误消息或信号。响应于接收到一个或多个错误消息或信号，可编程逻辑114'标识错误是否是来自模块总线的无响应超时状况错误（决定框504）。响应于标识无响应超时状况错误已经发生，可编程逻辑114'对解码错误消息进行编码（框506）并且在响应信道上将解码错误消息传输到AXI总线（框508）。方法500然后结束。

响应于标识无响应超时状况错误尚未发生，可编程逻辑114'标识错误是否是来自模块总线的传递错误确认错误（决定框510）。响应于错误是传递错误确认错误，可编程逻辑114'对从错误消息进行编码（框512）并且在响应信道上将从错误消息传输到AXI总线（框514）。方法500然后结束。

响应于错误不是传递错误确认错误，可编程逻辑114'标识错误是否是R/W错误（决定框520）。响应于错误是R/W错误，可编程逻辑114'对传递错误确认消息进行编码（框522）并且在响应信道上将传递错误确认消息传输到模块总线（框524）。方法500然后结束。响应于错误不是R/W错误，方法500终止。

虽然已经在上文描述了各种所公开的实施例，但是应当理解到，它们仅已经作为示例并且不是限制来呈现。依照本公开，可以作出对本文公开的主题的许多改变，而不脱离本公开的精神或范围。此外，虽然可能已经关于若干实现中的仅一个公开了特定特征，但是这样的特征可以与其它实现的一个或多个其它特征组合，如可能对于任何给定或特定的应用是期望和有利的那样。

如本领域技术人员将领会到的，本文公开的主题可以具体实施为系统、方法或计算机程序产品。因此，本公开可以采用完全硬件实施例、完全软件实施例（包括固件、驻留软件、微代码等）或者组合软件与硬件方面的实施例的形式，其可以在本文中全部一般性地称为“电路”、“模块”或“系统”。此外，本公开可以采取在任何有形表达介质中包含的计算机程序产品的形式，所述有形表达介质具有在介质中包含的计算机可用程序代码。将所公开的实施例示为实现作为硬件实施例，其具有相比于软件解决方案的性能优点。使用常规处理器的软件实施例顺序地处理，并且不会同时地处理分离的主和从读取和写入路径。如果使用多个核，则每个核仍可以一次一个地处理指令并且还具有从存储器取回指令和数据的等待时间。

可以利用一个或多个计算机可使用或计算机可读的介质的任何组合。计算机可使用或计算机可读的介质可以例如但不限于电子、磁性、光学、电磁、红外或半导体系统、装置或设备。计算机可读介质的更具体的示例（非详尽列表）将包括非暂时性介质，包括以下：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦除可编程只读存储器（EPROM或闪速存储器）、便携式压缩磁盘只读存储器（CDROM）、光学存储设备或者磁性存储设备。

Claims (12)

1.一种用于总线桥接的方法，包括：

提供通信地耦合在至少一个模块总线（132）与至少一个高级可扩展接口（AXI）总线（162）之间的总线接口设备（110）以用于在所述模块总线与所述AXI总线之间转化总线请求，所述总线接口设备包括逻辑（114），其中所述逻辑配置成：

接收（304、354）作为模块总线协议（模块总线协议R/W请求）和AXI总线协议（AXI总线协议R/W请求）中的一个的读取/写入（R/W）请求；

缓冲（306、356）所述R/W请求以提供经缓冲的R/W请求；

如果所述经缓冲的R/W请求是所述模块总线协议R/W请求，则将所述经缓冲的R/W请求经由有限状态机FSM（230-236）转化（310）到第一AXI协议相符请求，并且如果所述经缓冲的R/W请求是所述AXI总线协议R/W请求，则将所述经缓冲的R/W请求经由有限状态机FSM（240）转化（360）到第一模块总线协议相符请求，其中所述有限状态机FSM（230-236）被实现为顺序逻辑电路并且由其状态列表和用于每一个转变的触发条件来限定；并且

将所述第一AXI协议相符请求传输（312、362）到所述AXI总线，或者将所述第一模块总线协议相符请求传输（312、362）到所述模块总线。

2.权利要求1所述的方法，其中所述AXI总线协议R/W请求包括主读取或写入请求或者从读取或写入请求中的至少一个。

3.权利要求2所述的方法，还包括：响应于所述R/W请求是所述主读取或写入请求，执行（454）所述主读取或写入请求。

4.权利要求2所述的方法，还包括：

响应于所述R/W请求是所述从读取或写入请求，确定（406）主总线读取有效或写入有效信号是否指示所述从读取或写入请求有效；以及

响应于所述从读取或写入请求有效，执行（408）所述从读取或写入请求。

5.权利要求1所述的方法，其中所述逻辑还包括以下中的至少一个：

从写入数据FSM（230）；

从读取数据FSM（232）；

主写入FSM（234）；

主读取FSM（236）；以及

模块总线接口FSM（240）。

6.权利要求1所述的方法，其中所述逻辑包括门阵列。

7.一种总线接口设备（110），包括：

处理器（112）；

与所述处理器通信的逻辑（114），所述总线接口设备通信地耦合在至少一个模块总线（132）与至少一个高级可扩展接口（AXI）总线（162）之间以用于在所述模块总线与所述AXI总线之间转化总线请求，其中所述逻辑配置成：

接收（304、354）作为模块总线协议（模块总线协议R/W请求）和AXI总线协议（AXI总线协议R/W请求）中的一个的读取/写入（R/W）请求；

缓冲（306、356）所述R/W请求以提供经缓冲的R/W请求；

如果所述经缓冲的R/W请求是所述模块总线协议R/W请求，则将所述经缓冲的R/W请求经由有限状态机FSM（230-236）转化（310）到第一AXI协议相符请求，并且如果所述经缓冲的R/W请求是所述AXI总线协议R/W请求，则将所述经缓冲的R/W请求经由有限状态机FSM（240）转化（360）到第一模块总线协议相符请求，其中所述有限状态机FSM（230-236）被实现为顺序逻辑电路并且由其状态列表和用于每一个转变的触发条件来限定；以及

将所述第一AXI协议相符请求传输（312、362）到所述AXI总线，或者将所述第一模块总线协议相符请求传输（312、362）到所述模块总线。

8.权利要求7所述的总线接口设备，其中

所述AXI总线协议R/W请求包括主读取或写入请求或者从读取或写入请求中的至少一个。

9.权利要求8所述的总线接口设备，还包括：

响应于所述R/W请求为所述主读取或写入请求，执行（454）所述主读取或写入请求。

10.权利要求8所述的总线接口设备，还包括：

响应于所述R/W请求为所述从读取或写入请求，确定（406）主总线读取有效或写入有效信号是否指示所述从读取或写入请求有效；以及

响应于所述从读取或写入请求有效，执行（408）所述从读取或写入请求。

11.权利要求7所述的总线接口设备，其中所述逻辑还包括以下中的至少一个：

从写入数据FSM（230）；

从读取数据FSM（232）；

主写入FSM（234）；

主读取FSM（236）；以及

模块总线接口FSM（240）。

12.权利要求7所述的总线接口设备，其中所述逻辑包括门阵列。

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