CN108694969A - 字线升压电路和包括字线升压电路的存储器 - Google Patents

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Abstract

本发明提供一种字线升压电路和包括字线升压电路的存储器，所述字线升压电路包括下拉单元和上拉单元，其中：所述下拉单元用于与字线连接，用于基于所述字线的电压下拉用于控制所述上拉单元的信号；所述上拉单元用于与所述字线连接，并与所述下拉单元连接，用于基于被下拉的所述信号上拉所述字线的电压。本发明所提供的字线升压电路和包括字线升压电路的存储器通过下拉单元控制上拉单元的控制信号，从而使得上拉单元根据该控制信号上拉字线的电压，能够有效加快字线电压由低到高的速度，即减小字线电压由低到高的转变时间，增加位线电压差，提高存储器的存取速度。

Description

字线升压电路和包括字线升压电路的存储器
技术领域
本发明涉及半导体集成电路技术领域，具体而言涉及一种字线(WL)升压(boost)电路和包括字线升压电路的存储器。
背景技术
随着半导体工艺的不断等比例缩小，存储器(尤其是静态随机存取存储器(SRAM))在芯片中所占的比例逐渐增大。对于静态随机存取存储器来说，高速度和低功耗已经成为其发展的主流。因此，提高静态随机存取存储器的速度，对整个系统具有重要的意义。
对于静态随机存取存储器，其包括的存储阵列越多(列越多)，其字线的负载越大，从而导致字线电压由低到高的时间越长，这制约了静态随机存取存储器的存取速度。
发明内容
针对现有技术的不足，一方面，本发明提供一种字线升压电路，所述字线升压电路包括下拉单元和上拉单元，其中：所述下拉单元用于与字线连接，用于基于所述字线的电压下拉用于控制所述上拉单元的信号；所述上拉单元用于与所述字线连接，并与所述下拉单元连接，用于基于被下拉的所述信号上拉所述字线的电压。
在本发明的一个实施例中，所述下拉单元包括第一晶体管，所述上拉单元包括第二晶体管，其中，所述第一晶体管的栅端用于连接所述字线，所述第一晶体管的源端用于接地，所述第一晶体管的漏端连接所述第二晶体管的栅端；所述第二晶体管的漏端用于连接所述字线，所述第二晶体管的源端用于连接电源电压。
在本发明的一个实施例中，所述第一晶体管为NMOS晶体管，所述第二晶体管为PMOS晶体管。
在本发明的一个实施例中，所述字线升压电路还包括加速单元和控制单元，其中：所述加速单元与所述下拉单元连接，用于加速所述下拉单元对所述信号的下拉；所述控制单元与所述加速单元连接，用于控制所述字线升压电路运行与否。
在本发明的一个实施例中，所述加速单元包括第三晶体管，所述第三晶体管的漏端连接所述第二晶体管的栅端，所述第三晶体管的源端连接所述第一晶体管的漏端，所述第三晶体管的栅端用于连接外部控制信号；所述控制单元包括第四晶体管，所述第四晶体管的源端用于连接所述电源电压，所述第四晶体管的栅端用于连接所述外部控制信号，所述第四晶体管的漏端连接所述第二晶体管的栅端。
在本发明的一个实施例中，所述第三晶体管为NMOS晶体管，所述第四晶体管为PMOS晶体管。
在本发明的一个实施例中，所述外部控制信号与所述字线的电压信号相比具有更早的上升沿。
在本发明的一个实施例中，所述外部控制信号具有与所述字线的电压信号相同的周期和峰值。
另一方面，本发明提供一种存储器，所述存储器包括上述任一项所述字线升压电路，所述字线升压电路连接到所述存储器的字线。
在本发明的一个实施例中，所述存储器的存储单元阵列连接在所述存储器的字线驱动器和所述字线升压电路之间。
在本发明的一个实施例中，所述存储器的每一条字线均连接一个所述字线升压电路。
在本发明的一个实施例中，所述存储器为静态随机存取存储器。
本发明所提供的字线升压电路和包括字线升压电路的存储器通过下拉单元控制上拉单元的控制信号，从而使得上拉单元根据该控制信号上拉字线的电压，能够有效加快字线电压由低到高的速度，即减小字线电压由低到高的转变时间，增加位线电压差，提高存储器的存取速度。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出根据本发明实施例的字线升压电路的示意性电路图；
图2示出根据本发明另一实施例的字线升压电路的示意性电路图；
图3示出本发明实施例的字线升压电路中部分信号的示意性波形图；以及
图4示出根据本发明实施例的存储器的示意性结构图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。还应明白，术语“连接”可以指直接连接，也可以指间接连接。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
如前所述，对于静态随机存取存储器，其包括的存储阵列越多(列越多)，其字线的负载越大，从而导致字线电压由低到高的时间越长，这制约了静态随机存取存储器的存取速度。
为了解决该问题，本发明提供了一种字线升压电路，所述字线升压电路包括下拉单元和上拉单元，其中：所述下拉单元用于与字线连接，用于基于所述字线的电压下拉用于控制所述上拉单元的信号；所述上拉单元用于与所述字线连接，并与所述下拉单元连接，用于基于被下拉的所述信号上拉所述字线的电压。在本发明的一个实施例中，本发明所提供的字线升压电路还可以包括加速单元，所述加速单元与所述下拉单元连接，用于加速所述下拉单元对所述信号的下拉。在本发明的一个实施例中，本发明所提供的字线升压电路还可以包括控制单元，所述控制单元用于控制所述字线升压电路运行与否。
本发明所提供的字线升压电路能够有效加快字线电压由低到高的速度，但不将字线电压拉高到电源电压以上，即减小字线电压由低到高的转变时间，增加位线电压差，提高存储器的存取速度。此外，基于本发明的实施例所提供的加速单元和控制单元，可以进一步提高本发明所提供的字线升压电路的性能。下面结合附图参考具体实施例来详细描述本发明所提供的字线升压电路。
图1示出了根据本发明实施例的字线升压电路100的示意性电路图。字线升压电路100包括下拉单元和上拉单元，在图1所示的实施例中，将下拉单元示出为第一晶体管M1，将上拉单元示出为第二晶体管M2。
如图1所示，第一晶体管M1的栅端用于连接字线WL，第一晶体管M1的源端用于接地(或负电压)VSS，第一晶体管M1的漏端用于连接第二晶体管M2的栅端。第二晶体管M2的漏端用于连接字线WL，第二晶体管M2的源端用于连接电源电压VDD。在本发明的一个实施例中，第一晶体管M1为NMOS晶体管，第二晶体管M2为PMOS晶体管。此外，在本发明的一个实施例中，第一晶体管M1的衬底可以接地VSS，第二晶体管M2的衬底可以连接电源电压VDD，如图1所示的。
下面描述根据本发明实施例的字线升压电路100的工作原理。当字线WL的电压由低变高时，且当字线WL的电压升高到大于(或等于)第一晶体管M1的阈值电压时，第一晶体管M1开启(导通)，将第一晶体管M1的漏端与第二晶体管M2的栅端连接的节点处的电压信号(可将其称为使能信号)ENABLE拉低，也就是将能够控制第二晶体管M2的信号拉低，使得第二晶体管M2开启，从而使字线WL由低变高的速度加快，即减小了字线WL转变(transition)的时间。
基于上面的描述，根据本发明实施例的字线升压电路100能够有效加快字线电压由低到高的速度，即减小字线电压由低到高的转变时间，增加位线电压差，提高存储器的存取速度。
图2示出了根据本发明另一实施例的字线升压电路200的示意性电路图。字线升压电路200包括下拉单元、上拉单元、加速单元以及控制单元。在图2所示出的实施例中，将下拉单元示出为第一晶体管M1，将上拉单元示出为第二晶体管M2，将加速单元示出为第三晶体管M3，将控制单元示出为第四晶体管M4。
如图2所示，第一晶体管M1的栅端用于连接字线WL，第一晶体管M1的源端用于接地(或负电压)VSS，第一晶体管M1的漏端连接第三晶体管的源端。第二晶体管M2的栅端连接第三晶体管M3的漏端，第二晶体管M2的漏端用于连接字线WL，第二晶体管M2的源端用于连接电源电压VDD。第三晶体管M3的栅端用于连接外部控制信号RESET。第四晶体管M4的源端用于连接电源电压VDD，第四晶体管M4的栅端用于连接外部控制信号RESET，第四晶体管M4的漏端连接第二晶体管M2的栅端。在本发明的一个实施例中，第一晶体管M1为NMOS晶体管，第二晶体管M2为PMOS晶体管，第三晶体管M3为NMOS晶体管，第四晶体管为PMOS晶体管。此外，在本发明的一个实施例中，第一晶体管M1的衬底可以接地VSS，第二晶体管M2的衬底可以连接电源电压VDD，第三晶体管M3的衬底可以接地VSS，第四晶体管M4的衬底可以连接电源电压VDD，如图2所示的。
在本发明的一个实施例中，外部控制信号RESET可以具有与字线WL的电压信号相同的周期和峰值(例如幅度范围均为从0到VDD)。在其他实施例中，外部控制信号RESET也可以具有其他合适的周期和峰值，这可以取决于具体的应用需求。此外，在本发明的一个实施例中，外部控制信号RESET与字线WL的电压信号相比可以具有更早的上升沿，也即使得第三晶体管M3比第一晶体管M1先导通，从而进一步加速字线WL电压由低电平变为高电平。在其他实施例中，外部控制信号RESET的上升沿与字线WL的电压信号的上升沿也可以是同时开始的，或以其他先后顺序开始的，这可以取决于具体的应用需求。在本发明的一个实施例中，外部控制信号RESET可以配合电源电压VDD控制第四晶体管M4的开启与否，从而控制整个字线升压电路200运行与否。
示例性地，根据本发明实施例的字线升压电路中的外部控制信号RESET、字线WL电压以及使能信号ENABLE的示意性波形图可以如图3所示的。
下面描述根据本发明实施例的字线升压电路200的工作原理。当外部控制信号RESET＝0时，第四晶体管M4开启(导通)，ENABLE信号为高电平，第二晶体管M2关闭(截止)。当外部控制信号RESET由低升高时，第四晶体管M4由开启(导通)变为关闭(截止)，不再拉高ENABLE信号。当字线WL的电压由低变高时，且当字线WL的电压升高到大于(或等于)第一晶体管M1的阈值电压时，第一晶体管M1开启(导通)，而由于外部控制信号RESET的上升沿早于字线WL的上升沿，因此第三晶体管M3在第一晶体管M1开启前已经开启，因此基于第三晶体管M3的开启，第一晶体管M1开启后可以将第三晶体管M3的漏端与第二晶体管M2的栅端连接的节点处的电压信号ENABLE更为快速地拉低，使得第二晶体管M2更为快速地开启，从而使字线WL由低变高的速度更为加快，即进一步减小了字线WL转变的时间。当外部控制信号RESET由高变低时，且当外部控制信号RESET降低到低于VDD-PMOS阈值电压绝对值时，第四晶体管M4开启(导通)，将ENABLE信号拉高，关闭第二晶体管M2，避免对字线WL的电压的下降沿造成影响。
基于上面的描述，根据本发明实施例的字线升压电路200能够受控制地进一步加快字线电压由低到高的速度，减小字线电压由低到高的转变时间，增加位线电压差，提高存储器的存取速度。
根据本发明的另一方面，还提供了一种存储器，该存储器可以包括如上文所述的字线升压电路(例如字线升压电路100/200)，其中，字线升压电路连接到该存储器的字线。下面结合附图参考具体实施例描述本发明所提供的存储器。
图4示出了本发明实施例的存储器400的示意性结构图。在图4所示出的实施例，将存储器400示出为静态随机存取存储器，在其他实施例中，包括上文所述的字线升压电路的存储器也可以为其他任何合适的存储器，本发明对此不作限制。
如图4所示，存储器400包括静态随机存取存储器包括字线升压电路410，该字线升压电路410可以为上文所描述的字线升压电路(例如如上文所述的字线升压电路100/200)。为了简洁，不再对该字线升压电路410的具体结构进行描述，本领域普通技术人员可以参见上文关于根据本发明实施例的字线升压电路(例如如上文所述的字线升压电路100/200)的具体描述来理解存储器400所包括的字线升压电路410的结构和工作原理。
此外，存储器400还可以包括本领域普通技术人员所熟知的其他各种模块，例如图4中所示出的控制和预解码器420、字线驱动器430、存储单元阵列440(包括多个存储单元MC，每个存储单元连接一对位线BT/BB和一条字线WL)、追踪电路450、灵敏放大器460等，为了避免遮蔽本发明的内容，不再对这些模块进行详细的描述。
在本发明的一个实施例中，存储器400的存储单元阵列440可以连接在存储器400的字线驱动器430和字线升压电路410之间。基于这样的布置，字线升压电路410被置于阵列440的远端(相对于时钟信号CK而言)，对于列较多的存储器，这样的布置能够更为有效地改善因字线负载较大而制约存储器存取速度的问题。
在本发明的一个实施例中，存储器的每一条字线可以均连接一个字线升压电路，例如如图4所示的。在其他实施例中，也可以将所有字线经由一个字线选择器连接同一个字线升压电路，或将所有字线分成若干组，每组经由一个字线选择器连接同一个字线升压电路，或采用其他合适的布置，这可取决于具体的应用需求。
经过仿真，对于引入本发明所提供的字线升压电路的存储器400，字线电压由低到高的转变时间从219皮秒(ps)提高到128皮秒(ps)，位线电压差增加了58毫伏(mv)，存储器的速度提高了8％。当然，这只是一个示例，对于不同的存储器，对于存取速度的改善程度可能不同。总之，包括本发明所提供的字线升压电路的存储器能够加快字线电压由低到高的速度，减小字线电压由低到高的转变时间，增加位线电压差，提高存储器的存取速度。
此外，本发明所公开的字线升压电路也可以应用于其他需要迅速由低电压变高电压的信号，而不仅仅局限于用于字线的升压。
尽管已经参考附图描述了上述示例实施例，但应理解上述示例实施例仅仅是示例性的，并且不意图将本发明的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本发明的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本发明的范围之内。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本发明并帮助理解各个发明方面中的一个或多个，在对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该本发明的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如相应的权利要求书所反映的那样，其发明点在于可以用少于某个公开的单个实施例的所有特征的特征来解决相应的技术问题。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域的技术人员可以理解，除了特征之间相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
以上所述，仅为本发明的具体实施方式或对具体实施方式的说明，本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。本发明的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种字线升压电路，其特征在于，所述字线升压电路包括下拉单元和上拉单元，其中：
所述下拉单元用于与字线连接，用于基于所述字线的电压下拉用于控制所述上拉单元的信号；
所述上拉单元用于与所述字线连接，并与所述下拉单元连接，用于基于被下拉的所述信号上拉所述字线的电压。
2.根据权利要求1所述的字线升压电路，其特征在于，所述下拉单元包括第一晶体管，所述上拉单元包括第二晶体管，其中，
所述第一晶体管的栅端用于连接所述字线，所述第一晶体管的源端用于接地，所述第一晶体管的漏端连接所述第二晶体管的栅端；
所述第二晶体管的漏端用于连接所述字线，所述第二晶体管的源端用于连接电源电压。
3.根据权利要求2所述的字线升压电路，其特征在于，所述第一晶体管为NMOS晶体管，所述第二晶体管为PMOS晶体管。
4.根据权利要求2或3所述的字线升压电路，其特征在于，所述字线升压电路还包括加速单元和控制单元，其中：
所述加速单元与所述下拉单元连接，用于加速所述下拉单元对所述信号的下拉；
所述控制单元与所述加速单元连接，用于控制所述字线升压电路运行与否。
5.根据权利要求4所述的字线升压电路，其特征在于，
所述加速单元包括第三晶体管，所述第三晶体管的漏端连接所述第二晶体管的栅端，所述第三晶体管的源端连接所述第一晶体管的漏端，所述第三晶体管的栅端用于连接外部控制信号；
所述控制单元包括第四晶体管，所述第四晶体管的源端用于连接所述电源电压，所述第四晶体管的栅端用于连接所述外部控制信号，所述第四晶体管的漏端连接所述第二晶体管的栅端。
6.根据权利要求5所述的字线升压电路，其特征在于，所述第三晶体管为NMOS晶体管，所述第四晶体管为PMOS晶体管。
7.根据权利要求5或6所述的字线升压电路，其特征在于，所述外部控制信号与所述字线的电压信号相比具有更早的上升沿。
8.根据权利要求5或6所述的字线升压电路，其特征在于，所述外部控制信号具有与所述字线的电压信号相同的周期和峰值。
9.一种存储器，其特征在于，所述存储器包括权利要求1-8中的任一项所述字线升压电路，所述字线升压电路连接到所述存储器的字线。
10.根据权利要求9所述的存储器，其特征在于，所述存储器的存储单元阵列连接在所述存储器的字线驱动器和所述字线升压电路之间。
11.根据权利要求9或10所述的存储器，其特征在于，所述存储器的每一条字线均连接一个所述字线升压电路。
12.根据权利要求9或10所述的存储器，其特征在于，所述存储器为静态随机存取存储器。
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