CN108694691A - 页面出错和选择性抢占 - Google Patents

Abstract

本申请涉及页面出错和选择性抢占。一个实施例提供了一种并行处理器，包括并行处理器内的处理阵列，处理阵列包括多个计算块，每一个计算块包括配置用于并行操作的多个处理集群，并且所述多个计算块中的每一个是可独立抢占的。在一个实施例中，可以在编译期间生成针对源代码的抢占提示，以使得计算单元能够确定针对抢占的高效点。

Description

页面出错和选择性抢占

技术领域

实施例一般地涉及数据处理，并且更特别地涉及经由通用图形处理单元的数据处理。

背景技术

当前的并行图形数据处理包括被开发成执行图形数据上的具体操作的系统和方法，所述操作诸如例如线性内插、镶嵌（tessellation）、栅格化、纹理映射、深度测试等。传统上，图形处理器使用固定功能计算单元来处理图形数据；然而，最近，已经使图形处理器的部分是可编程的，使得这样的处理器能够支持更广泛种类的操作，以用于处理顶点和分片数据。

为了进一步增加性能，图形处理器典型地实现诸如流水线化之类的处理技术，该技术试图遍及图形流水线的不同部分而并行处理尽可能多的图形数据。具有单个指令、多个线程（SIMT）架构的并行图形处理器被设计成最大化图形流水线中的并行处理的量。在SIMT架构中，并行线程组试图尽可能频繁地一起同步地施行程序指令以增加处理效率。

附图说明

为了可以按其详细理解本实施例的以上叙述的特征的方式，可以参考实施例来具有以上简要归纳的实施例的更加特定的描述，在附图中图示该实施例中的一些。然而，要指出的是，附图仅仅图示典型的实施例，并且因而不要被视为其范围的限制。

图1是图示了配置成实现本文所描述的实施例的一个或多个方面的计算机系统的框图；

图2A-2D图示了根据实施例的并行处理器组件；

图3A-3B是根据实施例的图形多处理器的框图；

图4A-4F图示了示例性架构，其中多个GPU通信耦合到多个多核处理器；

图5是根据实施例的图形处理流水线的概念图；

图6图示了根据实施例的用于施行单指令多数据（SIMD）计算系统内的线程的子系统；

图7是针对根据实施例的GPGPU的处理阵列内的施行子系统的框图；

图8A-8B是根据实施例的逻辑执行精细粒度上下文切换的流程图；

图9图示了根据实施例的指令施行系统；

图10图示了提示和相关联的每线程寄存器文件使用的示例性图表；

图11是根据实施例的计算单元内的抢占的流程图；

图12是根据实施例的数据处理系统的框图；

图13是根据实施例的处理系统的框图；

图14是根据实施例的处理器的框图；

图15是根据实施例的图形处理器的框图；

图16是依照一些实施例的图形处理器的图形处理引擎的框图；

图17是由附加实施例提供的图形处理器的框图；

图18图示了在一些实施例中采用的包括处理元件的阵列的线程施行逻辑；

图19是图示了根据一些实施例的图形处理器指令格式的框图；

图20是根据另一实施例的图形处理器的框图；

图21A-21B图示了根据一些实施例的图形处理器命令格式和命令序列；

图22图示了根据一些实施例的用于数据处理系统的示例性图形软件架构；

图23是图示了根据实施例的IP核开发系统的框图；

图24是图示了根据实施例的示例性片上系统集成电路的框图；

图25是图示了根据实施例的附加图形处理器的框图；以及

图26是图示了根据实施例的片上系统集成电路的附加示例性图形处理器的框图。

具体实施方式

在一些实施例中，图形处理单元（GPU）通信耦合到主机/处理器核以加速图形操作、机器学习操作、图案分析操作和各种通用GPU（GPGPU）功能。GPU可以通过总线或另一互连（例如高速互连，诸如PCIe或NVLink）通信耦合到主机处理器/核。在其它实施例中，GPU可以集成在与核相同的封装或芯片上，并且通过内部处理器总线/互连（即在封装或芯片内部）通信耦合到核。无论以其连接GPU的方式如何，处理器核都可以按工作描述符中所包含的命令/指令序列的形式向GPU分配工作。GPU然后使用专用电路/逻辑以用于高效地处理这些命令/指令。

页面错误可以响应于指令试图访问无效虚拟地址或未被映射到物理地址的虚拟地址而发生在GPGPU上。例如，可以实现GPU过度订阅，其中可由GPU寻址的虚拟地址空间包括GPU本地存储器以及与主机数据处理系统的主机处理器相关联的系统存储器。当访问当前未被映射到物理存储器地址的虚拟地址时，页面错误可以发生，以将页面加载到相关的虚拟地址空间中。这可以包括将虚拟地址简单地映射到本地物理存储器的区，或者可以包括将来自系统存储器的页面加载到本地物理存储器地址中的附加操作。页面错误调用页面错误处置器，其建立合适的虚拟到物理映射，并且继续出错指令的施行或如果地址无效则发信号通知错误。

如果服务页面错误将导致显著的延迟，GPU可以将上下文切换到与另一过程或线程相关联的上下文。上下文切换导致状态信息被存储，直到响应于随后的上下文切换而需要该状态信息。然而，执行完整的GPU上下文切换可以是显著耗时的。整个硬件内容被保存和恢复，并且各种硬件高速缓存被清除以准备施行分离的上下文。从计算的角度来看，该过程可以导致显著的时间损失。此外，针对上下文的页面错误处置过程可能要求追踪。例如，如果上下文被切换出来以处置页面错误，在处置该页面错误之前将该上下文切换回到GPU上可以引入附加的延迟，并且阻碍计算效率。

本文所描述的实施例通过使得GPU能够执行作为比整个GPU更低的粒度的抢占来增加与上下文切换相关联的计算效率。在一个实施例中，将GPU的并行施行块划分成限定针对GPU内的硬件资源的抢占边界的计算块。在页面错误影响计算块时，硬件追踪计算块的施行进程停止施行并且将计算块置于抢占状态。在处于抢占状态中时，将计算块的硬件上下文保存到被指派用于由该计算块使用的存储器中的区。在计算块处于抢占状态中时，GPU上的其它计算块可以继续施行指令。一旦将计算块的硬件上下文保存到存储器，用于GPU的调度硬件可以将新的工作组加载到计算块上。工作组可以来自相同的上下文，或者在其中GPU支持多个同时上下文的实施例中，调度器可以将用于替换上下文的工作组加载到被抢占的计算块上。

作为附加的优化，在一个实施例中，GPU的调度器硬件可以追踪用于给定上下文的活跃工作组的施行状态。当上下文的所有工作组是完整的（除了与上下文相关联的页面出错且被抢占的工作组之外）时，调度器硬件可以抢占与GPU上的其它活跃上下文相关联的计算块，并且重新加载之前出错且被抢占的上下文以完成该上下文的最终杰出（outstanding）工作组。重新加载过程对于其中GPU配置成同时施行多个上下文的实施例特别高效。

在以下描述中，阐述众多具体细节以提供更加透彻的理解。然而，对本领域技术人员将明显的是，本文所描述的实施例可以在没有这些具体细节中的一个或多个的情况下实践。在其它实例中，并未描述公知的特征以避免使本实施例的细节模糊。

系统概览

图1是图示了配置成实现本文所描述的实施例的一个或多个方面的计算系统100的框图。计算系统100包括具有经由互连路径通信的一个或多个处理器102和系统存储器104的处理子系统101，所述互连路径可以包括存储器中枢105。存储器中枢105可以是芯片集组件内的分离组件，或者可以集成在所述一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括可以使得计算系统100能够从一个或多个输入设备108接收输入的I/O中枢107。此外，I/O中枢107可以使得显示控制器能够向一个或多个显示设备110A提供输出，所述显示控制器可以被包括在所述一个或多个处理器102中。在一个实施例中，与I/O中枢107耦合的所述一个或多个显示设备110A可以包括本地、内部或嵌入式显示设备。

在一个实施例中，处理子系统101包括经由总线或其它通信链路113耦合到存储器中枢105的一个或多个并行处理器112。通信链路113可以是任何数目的基于标准的通信链路技术或协议中的一个，诸如但不限于PCI Express，或者可以是厂商特定通信接口或通信组织。在一个实施例中，所述一个或多个并行处理器112形成聚焦于计算的并行或向量处理系统，其包括大数目的处理核和/或处理集群，诸如许多集成核（MIC）处理器。在一个实施例中，所述一个或多个并行处理器112形成图形处理子系统，其可以向经由I/O中枢107耦合的所述一个或多个显示设备110A中的一个输出像素。所述一个或多个并行处理器112还可以包括显示控制器和显示接口（未示出），以使得能够实现去到一个或多个显示设备110B的直接连接。

在I/O子系统111内，系统存储单元114可以连接到I/O中枢107以便为计算系统100提供存储机制。I/O交换机116可以用于提供接口机制以使得能够实现I/O中枢107与其它组件（诸如网络适配器118和/或可以集成到平台中的无线网络适配器119，以及可以经由一个或多个插件设备120添加的各种其它设备）之间的连接。网络适配器118可以是以太网适配器或另一有线网络适配器。无线网络适配器119可以包括Wi-Fi、蓝牙、近场通信（NFC）或包括一个或多个无线无线电设备的其它网络设备中的一个或多个。

计算系统100可以包括未明确示出的其它组件，包括USB或其它端口连接、光学存储驱动器、视频捕获设备等，也可以连接到I/O中枢107。互连图1中的各种组件的通信路径可以使用任何合适的协议实现，所述协议诸如基于PCI（外围组件互连）的协议（例如PCI-Express），或任何其它总线或点对点通信接口和/或（多个）协议，诸如NV链路高速互连，或本领域中已知的互连协议。

在一个实施例中，所述一个或多个并行处理器112合并针对图形和视频处理进行优化的电路，包括例如视频输出电路，并且构成图形处理单元（GPU）。在另一实施例中，所述一个或多个并行处理器112合并针对通用处理进行优化的电路，而同时保留本文更加详细描述的底层计算架构。在又一实施例中，计算系统100的组件可以与一个或多个其它系统元件集成在单个集成电路上。例如，所述一个或多个并行处理器112、存储器中枢105、（多个）处理器102和I/O中枢107可以集成到片上系统（SoC）集成电路中。可替换地，计算系统100的组件可以集成到单个封装中以形成系统级封装（SIP）配置。在一个实施例中，计算系统100的组件的至少一部分可以集成到多芯片模块（MCM）中，多芯片模块（MCM）可以与其它多芯片模块互连成模块化计算系统。

将领会到，本文所示出的计算系统100是说明性的，并且变型和修改是可能的。连接拓扑，包括桥接器的数目和布置、（多个）处理器102的数目，以及（多个）并行处理器112的数目，可以如所期望的那样进行修改。例如，在一些实施例中，系统存储器104直接连接到（多个）处理器102而不是通过桥接器，而其它设备经由存储器中枢105和（多个）处理器102与系统存储器104通信。在其它替换的拓扑中，（多个）并行处理器112连接到I/O中枢107或直接连接到所述一个或多个处理器102中的一个，而不是连接到存储器中枢105。在其它实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。大实施例可以包括经由多个插座附接的两个或更多处理器102集合，所述处理器102可以与（多个）并行处理器112的两个或更多实例耦合。本文所示出的特定组件中的一些是可选的，并且可以不被包括在计算系统100的所有实现方式中。例如，可以支持任何数目的插件卡或外设，或者可以排除一些组件。

图2A图示了根据实施例的并行处理器200。并行处理器200的各种组件可以使用一个或多个集成电路设备实现，所述集成电路设备诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA）。根据实施例，所图示的并行处理器200是图1中所示的所述一个或多个并行处理器112的变型。

在一个实施例中，并行处理器200包括并行处理单元202。并行处理单元包括I/O单元204，I/O单元204使得能够实现与其它设备的通信，所述其它设备包括并行处理单元202的其它实例。I/O单元204可以直接连接到其它设备。在一个实施例中，I/O单元204经由中枢或交换机接口（诸如存储器中枢105）的使用而与其它设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉条216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉条216接收涉及执行存储器操作的命令。

当主机接口206经由I/O单元204接收到命令缓冲时，主机接口206可以向前端208引导执行那些命令的工作操作。在一个实施例中，前端208与调度器210耦合，调度器210配置成向处理集群阵列212分发命令或其它工作项目。在一个实施例中，调度器210确保处理集群阵列212被适当地配置并且在向处理集群阵列212的处理集群分发任务之前处于有效状态中。

处理集群阵列212可以包括高达“N”个处理集群（例如集群214A、集群214B至集群214N）。处理集群阵列212的每一个集群214A-214N能够施行大数目（例如数千个）的并发线程，其中每一个线程是程序的实例。

在一个实施例中，可以分配不同集群214A-214N以用于处理不同类型的程序，或用于执行不同类型的计算。调度器210可以使用各种调度和/或工作分发算法（其可以取决于由每一种类型的程序或计算引起的工作负载而变化）来向处理集群阵列212的集群214A-214N分配工作。调度可以由调度器210动态地处置，或者可以在配置用于由处理集群阵列212施行的程序逻辑的编译期间由编译器逻辑部分地辅助。

处理集群阵列212可以配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212配置成执行通用并行计算操作。例如，处理集群阵列212可以包括施行处理任务的逻辑，所述处理任务包括但不限于，线性和非线性数据变换、视频和/或音频数据的滤波，和/或建模操作（例如应用物理定律以确定位置、速率和对象的其它属性）。

在一个实施例中，处理集群阵列212配置成执行并行图形处理操作。在其中并行处理器200配置成执行图形处理操作的实施例中，处理集群阵列212可以包括支持这样的图形处理操作的施行的附加逻辑，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其它顶点处理逻辑。此外，处理集群阵列212可以配置成施行图形处理相关着色器程序，诸如但不限于顶点着色器、镶嵌着色器、几何着色器和像素着色器。并行处理单元202可以从系统存储器经由I/O单元204输送数据以用于处理。在处理期间，所输送的数据可以在处理期间被存储到芯片上存储器（例如并行处理器存储器222），然后被写回到系统存储器。

在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以配置成将处理工作负载划分成近似相等大小的任务，以更好地使得能够实现图形处理操作向处理集群阵列212的多个集群214A-214N的分发。在一些实施例中，处理集群阵列212的部分可以配置成执行不同类型的处理。例如，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其它屏幕空间操作，以产生经渲染的图像以用于显示。由集群214A-214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许在集群214A-214N之间传输该中间数据以用于进一步处理。

在操作期间，处理集群阵列212可以经由调度器210接收要施行的处理任务，调度器210从前端208接收限定处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据的索引，所述数据例如表面（补丁）数据、基元数据、顶点数据和/或像素数据，以及状态参数和限定要如何处理该数据（例如要施行什么程序）的命令。调度器210可以配置成提取对应于任务的索引，或者可以从前端208接收索引。前端208可以配置成确保处理集群阵列212在由即将到来的命令缓冲器（例如批量缓冲器、推送缓冲器等）指定的工作负载被发起之前被配置成有效状态。

并行处理单元202的所述一个或多个实例中的每一个可以与并行处理器存储器222耦合。可以经由存储器交叉条216访问并行处理器存储器222，存储器交叉条216可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉条216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元（例如分区单元220A、分区单元220B至分区单元220N），其每一个直接耦合到并行处理器存储器222的部分（例如存储器单元）。分区单元220A-220N的数目一般等于存储器单元的数目，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其它实施例中，分区单元220A-220N的数目可以不等于存储器设备的数目。

在各种实施例中，存储器单元224A-224N可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形随机存取存储器（SGRAM），包括图形双数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。本领域技术人员将领会到，存储器单元224A至224N的具体实现方式可以变化，并且可以选自各种常规设计之一。可以跨存储器单元224A至224N存储诸如帧缓冲器或纹理映射之类的渲染目标，从而允许分区单元220A至220N并行地写入每一个渲染目标的部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，为了有利于利用系统存储器结合本地高速缓存存储器的统一存储器设计，可以排除并行处理器存储器222的本地实例。

在一个实施例中，处理集群阵列212的集群214A至214N中的任何一个可以处理要写入到并行处理器存储器222内的存储器单元224A至224N中的任何一个的数据。存储器交叉条216可以配置成将每一个集群214A至214N的输出路由至任何分区单元220A至220N的输入或另一集群214A至214N以用于进一步处理。每一个集群214A至214N可以通过存储器交叉条216与存储器接口218通信以便从各种外部存储器设备进行读取或写入到各种外部存储器设备。在一个实施例中，存储器交叉条216具有去到存储器接口218的连接以与I/O单元204通信，以及去到并行处理器存储器222的本地实例的连接，从而使得不同处理集群214A至214N内的处理单元能够与系统存储器或并非在并行处理单元202本地的其它存储器通信。在一个实施例中，存储器交叉条216可以使用虚拟信道来分离集群214A至214N与分区单元220A至220N之间的业务流。

虽然在并行处理器200内图示了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数目的实例。例如，可以在单个插件卡上提供并行处理单元202的多个实例，或者可以互连多个插件卡。即便不同实例具有不同的数目的处理核、不同量的本地并行处理器存储器和/或其它配置差异，并行处理单元202的不同实例也可以配置成互操作。例如并且在一个实施例中，并行处理单元202的一些实例可以包括相对于其它实例更高精度的浮点单元。合并并行处理单元202或并行处理器200的一个或多个实例的系统可以按各种配置和形状因子实现，包括但不限于台式机、膝上型电脑或手持个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。

图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A至220N中的一个的实例。如所图示的，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226（栅格操作单元）。L2高速缓存221是配置成执行从存储器交叉条216和ROP 226接收的加载和存储操作的读取/写入高速缓存。由L2高速缓存221向帧缓冲器接口225输出读取未命中和紧急写回请求以用于处理。还可以经由帧缓冲器接口225向帧缓冲器发送脏更新以用于伺机处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元（诸如图2的存储器单元224A至224N（例如，在并行处理器存储器222内））中的一个对接。

在图形应用中，ROP 226是执行诸如模板、z测试、混合等之类的栅格操作并且输出作为经处理的图形数据的像素数据以用于存储在图形存储器中的处理单元。在一些实施例中，ROP 226可以配置成压缩写入到存储器的z或颜色数据，并且解压缩从存储器读取的z或颜色数据。在一些实施例中，ROP 226被包括在每一个处理集群（例如，图2的集群214A至214N）内而不是在分区单元220内。在这样的实施例中，通过存储器交叉条216而不是像素分片数据来传输针对像素数据的读取和写入请求。

经处理的图形数据可以显示在显示设备（诸如图1的所述一个或多个显示设备110中的一个）上，被路由以用于由（多个）处理器102路由，或者被路由以用于由图2A的并行处理器200内的处理实体中的一个进一步处理。

图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A至214N中的一个的实例。处理集群214可以配置成并行施行许多线程，其中术语“线程”是指在特定输入数据集合上施行的特定程序的实例。在一些实施例中，单指令多数据（SIMD）指令发布技术用于支持大数目的线程的并行施行，而不提供多个独立的指令单元。在其它实施例中，通过使用配置成向处理集群中的每一个内的处理引擎集合发布指令的公共指令单元，单指令多线程（SIMT）技术用于支持大数目的大体同步的线程的并行施行。不同于其中所有处理引擎典型地施行相同指令的SIMD施行体制，SIMT施行允许不同的线程更容易地遵循穿过给定线程程序的发散施行路径。本领域技术人员将理解到，SIMD处理体制表示SIMT处理体制的功能子集。

处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2的调度器210接收指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的施行。所图示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉条240可以用于将经处理的数据分发到包括其它着色器单元的多个可能目的地中的一个。流水线管理器232可以通过为要经由数据交叉条240进行分发的经处理的数据指定目的地来促进经处理的数据的分发。

处理集群214内的每一个图形多处理器234可以包括相同的功能施行逻辑集合（例如，算术逻辑单元、加载-存储单元等），所述功能执行逻辑可以被流水线化，从而允许在完成先前的指令之前发布新的指令。可以提供功能施行逻辑的任何组合。在一个实施例中，功能逻辑支持各种运算，包括整数和浮点算数（例如加法和乘法）、比较运算、布尔运算（与、或、异或）、移位和各种代数函数（例如平面内插、三角学、指数和对数函数等）的计算；并且可以利用相同的功能单元硬件执行不同的运算。

传输至处理集群214的指令系列构成线程，如本文之前所限定的，并且在本文中将跨图形多处理器234内的并行处理引擎（未示出）的某个数目的并发施行线程的集合称为线程组。如本文所使用的，线程组是指在不同的输入数据上并发地施行相同程序的线程组，其中组的一个线程被指派到图形多处理器234内的不同处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数目更少的线程，在此情况下，当该线程组正在被处理时，一些处理引擎在循环期间将是空闲的。线程组还可以包括比图形多处理器234内的处理引擎的数目更多的线程，在此情况下，将在接连的时钟循环内发生处理。每一个图形多处理器234可以并发地支持高达G个线程组。此外，在图形多处理器234内，多个相关线程组可以同时是活跃的（在施行的不同阶段中）。

在一个实施例中，图形多处理器234包括执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存并且在处理集群214内使用高速缓存存储器（例如，L1高速缓存308）。每一个图形多处理器234还能够访问在所有处理集群214之中共享的分区单元（例如，图2的分区单元220A至220N）内的L2高速缓存，并且可以用于在线程之间输送数据。图形多处理器234还可以访问芯片外全局存储器，所述芯片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以在L1高速缓存308中存储的公共指令和数据。

每一个处理集群214可以包括配置成将虚拟地址映射到物理地址中的MMU 245（存储器管理单元）。在其它实施例中，MMU 245的一个或多个实例可以驻留在图2的存储器接口218内。MMU 245包括用于将虚拟地址映射到拼块（tile）（更多地谈论拼块化）的物理地址和可选地高速缓存线索引的页面表条目（PTE）的集合。MMU 245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转译旁视缓冲器（TLB）或高速缓存。处理物理地址以分发表面数据访问本地性以允许分区单元之中的高效请求交错。高速缓存线索引可以用于确定对高速缓存线的请求是命中还是未命中。

在图形和计算应用中，处理集群214可以配置成使得每一个图形多处理器234耦合到纹理单元236以用于执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和对纹理数据进行滤波。从内部纹理L1高速缓存（未示出）或者在一些实施例中从图形多处理器234内的L1高速缓存读取纹理数据，并且根据需要从L2高速缓存、本地并行处理器存储器或系统存储器提取纹理数据。每一个图形多处理器234向数据交叉条240输出经处理的任务以向另一处理集群214提供经处理的任务以用于进一步处理或经由存储器交叉条216在L2高速缓存、本地并行处理器存储器或系统存储器中存储经处理的任务。preROP 242（预先栅格操作单元）配置成从图形多处理器234接收数据，将数据引导至ROP单元，所述ROP单元可以如本文所描述的那样利用分区单元（例如，图2的分区单元220A至220N）定位。所述preROP 242单元可以执行优化以用于颜色混合，组织像素颜色数据并且执行地址转译。

将领会到，本文所描述的核架构是说明性的，并且变型和修改是可能的。例如，可以在处理集群214内包括任何数目的处理单元，例如图形多处理器234、纹理单元236、preROP 242等。另外，虽然仅示出一个处理集群214，但如本文所描述的并行处理单元可以包括处理集群214的任何数目的实例。在一个实施例中，每一个处理集群214可以配置成使用分离且不同的处理单元、L1高速缓存等来独立于其它处理集群214而操作。

图2D示出根据一个实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有施行流水线，包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器文件258、一个或多个通用图形处理单元（GPGPU）核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓存存储器272和共享存储器270耦合。

在一个实施例中，指令高速缓存252从流水线管理器232接收要施行的指令流。将指令高速缓存在指令高速缓存252中并且对其进行分派以用于由指令单元254施行。指令单元254可以将指令作为线程组（例如，线束（wrap））进行分派，其中线程组的每一个线程被指派到GPGPU核262内的不同施行单元。指令可以通过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任何一个。地址映射单元256可以用于将统一地址空间中的地址转译成可以由加载/存储单元266访问的不同存储器地址。

寄存器文件258为图形多处理器324的功能单元提供寄存器集合。寄存器文件258为连接至图形多处理器324的功能单元（例如，GPGPU核262、加载/存储单元266）的数据路径的操作数提供临时存储。在一个实施例中，在功能单元中的每一个之间划分寄存器文件258，使得每一个功能单元被分配寄存器文件258的专用部分。在一个实施例中，在正由图形多处理器324施行的不同线束之间划分寄存器文件258。

GPGPU核262可以每一个包括用于施行图形多处理器324的指令的浮点单元（FPU）和/或整数算数逻辑单元（ALU）。根据实施例，GPGPU核262在架构方面可以类似，或者在架构方面可以不同。例如并且在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现用于浮点算数的IEEE 754-2008标准或使得能够实现可变精度浮点算数。此外，图形多处理器324可以包括执行诸如拷贝矩形或像素混合操作之类的具体功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包括固定或特殊功能逻辑。

存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器324的功能单元中的每一个连接至寄存器文件258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266在共享存储器270与寄存器文件258之间实现加载和存储操作的交叉条互连。在一个实施例中，共享存储器270可以用于使得能够实现在功能单元上施行的线程之间的通信。例如，高速缓存存储器272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间传送的纹理数据。

图3A至图3B图示了根据实施例的附加图形多处理器。所图示的图形多处理器325、350是图2C的图形多处理器234的变型。所图示的图形多处理器325、350可以配置为能够同时施行大数目的施行线程的串流式多处理器（SM）。

图3A示出根据附加实施例的图形多处理器325。图形多处理器325包括相对于图2D的图形多处理器234的施行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A-332B、寄存器文件334A-334B和（多个）纹理单元344A-344B的多个实例。图形多处理器325还包括图形或计算施行单元（例如，GPGPU核336A-336B、GPGPU核337A-337B、GPGPU核338A-338B）的多个集合和加载/存储单元340A-340B的多个集合。在一个实施例中，施行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓存存储器342和共享存储器346。各种组件可以经由互连结构327进行通信。在一个实施例中，互连结构327包括一个或多个交叉条开关，以使得能够实现图形多处理器325的各种组件之间的通信。

图3B示出根据附加实施例的图形多处理器350。如图2D和图3A中所图示的，图形处理器包括施行资源356A-356D的多个集合，其中施行资源的每一个集合包括多个指令单元、寄存器文件、GPGPU核和加载存储单元。施行资源356A-356D可以与（多个）纹理单元360A-360D合作地工作以用于纹理操作，而同时共享指令高速缓存354和共享存储器362。在一个实施例中，施行资源356A-356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓存存储器358A-358B的多个实例。各种组件可以经由与图3A的互连结构327类似的互连结构352进行通信。

本领域技术人员将理解到，图1、2A-2D和3A-3B中所描述的架构是描述性的，并且关于本实施例的范围不是限制性的。因此，本文所描述的技术可以在任何经适当配置的处理单元上实现，包括而没有限制，一个或多个移动应用处理器、一个或多个台式机或服务器中央处理单元（CPU），包括多核CPU、一个或多个并行处理单元，诸如图2的并行处理单元202，以及一个或多个图形处理器或专用处理单元，而不脱离本文所描述的实施例的范围。

在一些实施例中，如本文所描述的并行处理器或GPGPU通信耦合到主机/处理器核以加速图形操作、机器学习操作、图案分析操作和各种通用GPU（GPGPU）功能。GPU可以通过总线或其它互连（例如，诸如PCIe或NVLink之类的高速互连）通信耦合到主机处理器/核。在其它实施例中，GPU可以与核集成在相同的封装或芯片上，并且通过内部处理器总线/互连（即，在封装或芯片内部）通信耦合到核。无论以其连接GPU的方式如何，处理器核都可以按工作描述符中所包含的命令/指令序列的形式向GPU分配工作。GPU然后使用专用电路/逻辑以用于高效地处理这些命令/指令。

用于使GPU到主机处理器互连的技术

图4A图示了其中多个GPU 410-413通过高速链路440-443（例如，总线、点对点互连等）通信耦合到多个多核处理器405-406的示例性架构。在一个实施例中，高速链路440-443取决于实现方式而支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的底层原理不限于任何特定的通信协议或吞吐量。

此外，在一个实施例中，GPU 410-413中的两个或更多个通过高速链路444-445互连，这可以使用与用于高速链路440-443的那些相同或不同的协议/链路来实现。类似地，多核处理器405-406中的两个或更多个可以通过高速链路433连接，高速链路433可以是操作在20GB/s、30GB/s、120GB/s或更高处的对称多处理器（SMP）总线。可替换地，图4A中所示的各种系统组件之间的所有通信可以使用相同的协议/链路（例如，通过公共互连结构）来实现。然而，如所提及的，本发明的底层原理不限于任何特定类型的互连技术。

在一个实施例中，每一个多核处理器405-406分别经由存储器互连430-431通信耦合到处理器存储器401-402，并且每一个GPU 410-413分别通过GPU存储器互连450-453通信耦合到GPU存储器420-423。存储器互连430-431和450-453可以利用相同或不同的存储器访问技术。通过示例而非限制的方式，处理器存储器401-402和GPU存储器420-423可以是诸如动态随机存取存储器（DRAM）（包括堆叠式DRAM）、图形DDR SDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM）之类的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram之类的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一部分可以是非易失性存储器（例如，使用两级存储器（2LM）分层结构）。

如以下所描述的，尽管各种处理器405-406和GPU 410-413可以分别物理耦合到特定存储器401-402、420-423，但是可以实现统一存储器架构，其中相同的虚拟系统地址空间（也称为“有效地址”空间）分布在所有的各种物理存储器之中。例如，处理器存储器401-402可以每一个包括系统存储器地址空间的64GB，并且GPU存储器420-423可以每一个包括系统存储器地址空间的32GB（导致该示例中的总共256GB的可寻址存储器）。

图4B图示了依照一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。可替换地，图形加速模块446可以集成在与处理器407相同的封装或芯片上。

所图示的处理器407包括多个核460A-460D，每一个具有转译旁视缓冲器461A-461D和一个或多个高速缓存462A-462D。核可以包括用于施行指令和处理数据的各种其它组件（例如，指令提取单元、分支预测单元、解码器、施行单元、重排序缓冲器等），所述其它组件未被图示，以避免模糊本发明的底层原理。高速缓存462A-462D可以包括1级（L1）和2级（L2）高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存分层结构中并且由核460A-460D的集合共享。例如，处理器407的一个实施例包括24个核，每一个具有它自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在该实施例中，L2和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器441可以包括处理器存储器401-402。

通过一致性总线464经由核间通信来为存储在各种高速缓存462A-462D、456和系统存储器441中的数据和指令维持一致性。例如，每一个高速缓存可以具有与其相关联的高速缓存一致性逻辑/电路，以响应于对特定高速缓存线的所检测到的读取或写入而通过一致性总线464进行通信。在一个实现方式中，通过一致性总线464实现高速缓存监听协议以监听高速缓存访问。高速缓存监听/一致性技术由本领域技术人员良好地理解，并且在此将不详细描述，以避免模糊本发明的底层原理。

在一个实施例中，代理电路425将图形加速模块446通信耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与高速缓存一致性协议。特别地，接口435通过高速链路440（例如，PCIe总线、NVLink等）提供对代理电路425的连接性，并且接口437将图形加速模块446连接至链路440。

在一个实现方式中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、N可以每一个包括分离的图形处理单元（GPU）。可替换地，图形处理引擎431、432、N可以在GPU内包括不同类型的图形处理引擎，诸如图形施行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和块传输引擎。换言之，图形加速模块可以是具有多个图形处理引擎431-432、N的GPU，或图形处理引擎431-432、43N可以是集成在公共封装、线卡或芯片上的单独GPU。

在一个实施例中，加速器集成电路436包括存储器管理单元（MMU）439，以用于执行诸如虚拟到物理存储器转译（也称为有效到实际存储器转译）之类的各种存储器管理功能和用于访问系统存储器441的存储器访问协议。MMU 439还可以包括用于高速缓存虚拟/有效到物理/实际地址转译的转译旁视缓冲器（TLB）（未示出）。在一个实现方式中，高速缓存438存储用于由图形处理引擎431-432、N高效访问的命令和数据。在一个实施例中，保持存储在高速缓存438和图形存储器433-434、N中的数据与核高速缓存462A-462D、456和系统存储器411一致。如所提及的，这可以经由代理电路425来完成，所述代理电路425代表高速缓存438和存储器433-434、N参与高速缓存一致性机制（例如，向高速缓存438发送涉及处理器高速缓存462A-462D、456上的高速缓存线的修改/访问的更新并从高速缓存438接收更新）。

寄存器445的集合存储针对由图形处理引擎431-432、N施行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文（例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎施行）。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到存储器中的指定区（例如，由上下文指针标识）。其然后可以在返回到该上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收和处理从系统设备所接收的中断。

在一个实现方式中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转译成系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个（例如，4个、8个、16个）图形加速器模块446和/或其它加速器设备。图形加速器模块446可以专用于在处理器407上施行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟化的图形施行环境，其中与多个应用或虚拟机（VM）共享图形处理引擎431-432、N的资源。资源可以被细分成基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用的“切片”。

因此，加速器集成电路充当用于图形加速模块446的去到系统的桥接器，并且提供地址转译和系统存储器高速缓存服务。此外，加速器集成电路436可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。

由于图形处理引擎431-432、N的硬件资源明确地映射到由主机处理器407看到的实际地址空间，因此任何主机处理器可以使用有效地址值对这些资源直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431-432、N的物理分离，使得它们对系统而言看起来作为独立单元。

如所提及的，在所图示的实施例中，一个或多个图形存储器433-434、M分别耦合至图形处理引擎431-432、N中的每一个。图形存储器433-434、M存储正由图形处理引擎431-432、N中的每一个处理的指令和数据。图形存储器433-434、M可以是诸如DRAM（包括堆叠式DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM之类的易失性存储器，和/或可以是诸如3DXPoint或Nano-Ram之类的非易失性存储器。

在一个实施例中，为了减少链路440之上的数据业务量，使用偏置技术以确保图形存储器433-434、M中所存储的数据是将由图形处理引擎431-432、N最频繁使用、并且优选地不由核460A-460D使用（至少不频繁使用）的数据。类似地，偏置机制试图将由核（并且优选地不是图形处理引擎431-432、N）所需要的数据保持在核和系统存储器411的高速缓存462A-462D、456内。

图4C图示了其中加速器集成电路436集成在处理器407内的另一实施例。在该实施例中，图形处理引擎431-432、N经由接口437和接口435直接通过高速链路440与加速器集成电路436进行通信（这再次可以利用任何形式的总线或接口协议）。加速器集成电路436可以执行与关于图4B所描述的那些相同的操作，但是考虑到其与一致性总线462和高速缓存462A-462D、426的紧密接近性，潜在地以更高的吞吐量执行。

一个实施例支持不同的编程模型，包括专用过程编程模型（没有图形加速模块虚拟化）和共享编程模型（具有虚拟化）。后者可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。

在专用过程模型的一个实施例中，图形处理引擎431-432、N在单个操作系统下专用于单个应用或过程。单个应用可以将其它应用请求漏斗式集中（funnel）到图形引擎431-432、N，从而提供VM/分区内的虚拟化。

在专用过程编程模型中，图形处理引擎431-432、N可以由多个VM/应用分区共享。共享模型要求系统管理程序以虚拟化图形处理引擎431-432、N，以允许由每一个操作系统的访问。对于没有管理程序的单分区系统，图形处理引擎431-432、N由操作系统所有。在两种情况下，操作系统都可以虚拟化图形处理引擎431-432、N以提供对每一个过程或应用的访问。

对于共享编程模型，图形加速模块446或单独的图形处理引擎431-432、N使用过程句柄来选择过程元素。在一个实施例中，过程元素被存储在系统存储器411中并且可使用本文所描述的有效地址到实际地址转译技术来寻址。过程句柄可以是在向图形处理引擎431-432、N登记其上下文（也就是说，调用系统软件以向过程元素链接表添加过程元素）时，向主机过程提供的实现方式特定值。过程句柄的低16位可以是过程元素在过程元素链接表内的偏移量。

图4D图示了示例性加速器集成切片490。如本文所使用的，“切片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储过程元素483。在一个实施例中，过程元素483响应于来自在处理器407上施行的应用480的GPU调用481而被存储。过程元素483包含针对对应应用480的过程状态。过程元素483中所包含的工作描述符（WD）484可以是应用所请求的单个作业，或者可以包含去到作业队列的指针。在后一种情况下，WD 484是去到应用的地址空间482中的作业请求队列的指针。

图形加速模块446和/或单独的图形处理引擎431-432、N可以由系统中的过程的全部或子集共享。本发明的实施例包括用于设立过程状态并向图形加速模块446发送WD 484以在虚拟化环境中开始作业的基础设施。

在一个实现方式中，专用过程编程模型是特定于实现方式的。在该模型中，单个过程拥有图形加速模块446或单独的图形处理引擎431。由于图形加速模块446由单个过程所有，因此管理程序初始化加速器集成电路436以得到所拥有的分区，并且操作系统在指派图形加速模块446时初始化加速器集成电路436以得到所拥有的过程。

在操作中，加速器集成切片490中的WD提取单元491提取下一WD 484，所述下一WD484包括要由图形加速模块446的图形处理引擎之一完成的工作的指示。如所图示的，来自WD 484的数据可以被存储在寄存器445中并由MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页面表486的段/页面走行（walk）电路。中断管理电路447可以处理从图形加速模块446接收的中断事件492。当执行图形操作时，由图形处理引擎431-432、N生成的有效地址493由MMU 439转译成实际地址。

在一个实施例中，寄存器445的相同集合针对每一个图形处理引擎431-432、N和/或图形加速模块446进行复制，并且可以由管理程序或操作系统初始化。这些经复制的寄存器中的每一个可以被包括在加速器集成切片490中。在表1中示出可以由管理程序初始化的示例性寄存器。

表1 – 经管理程序初始化的寄存器

1	切片控制寄存器
		2	经实际地址（RA）调度的进程区域指针
3	权限掩蔽超驰寄存器
		4	中断向量表条目偏移
5	中断向量表条目限制
		6	状态寄存器
7	逻辑分区ID
		8	实际地址（RA）管理程序加速器利用记录指针
9	存储描述寄存器

表2中示出可以由操作系统初始化的示例性寄存器。

表2 – 经操作系统初始化的寄存器

1	过程和线程识别
		2	有效地址（EA）上下文保存/恢复指针
3	虚拟地址（VA）加速器利用记录指针
		4	虚拟地址（VA）存储段表指针
5	权限掩蔽
		6	工作描述符

在一个实施例中，每一个WD 484特定于特定图形加速模块446和/或图形处理引擎431-432、N。其包含图形处理引擎431-432、N完成其工作所要求的所有信息，或者其可以是去到其中应用已经设立要完成的工作命令队列的存储器位置的指针。

图4E图示了针对共享模型的一个实施例的附加细节。该实施例包括其中存储过程元素列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496访问，所述管理程序496虚拟化针对操作系统495的图形加速模块引擎。

共享编程模型允许来自系统中的分区中的全部或子集的过程的全部或子集使用图形加速模块446。存在两种编程模型，其中图形加速模块446由多个过程和分区共享：时间切片化共享和图形定向共享。

在该模型中，系统管理程序496拥有图形加速模块446并且使其功能可用于所有操作系统495。为了使图形加速模块446支持通过系统管理程序496的虚拟化，图形加速模块446可以遵循以下要求：1）应用的作业请求必须是自主的（也就是说，不需要在作业之间维持状态），或者图形加速模块446必须提供上下文保存和恢复机制。2）由图形加速模块446保证在指定时间量内完成应用的作业请求，包括任何转译错误，或者图形加速模块446提供抢占作业处理的能力。3）当在定向共享编程模型中操作时，必须保证图形加速模块446在过程之间的公平性。

在一个实施例中，对于共享模型，应用480是必需的以便利用图形加速模块446类型、工作描述符（WD）、权限掩蔽寄存器（AMR）值和上下文保存/恢复区域指针（CSRP）来做出操作系统495系统调用。图形加速模块446类型描述用于系统调用的所瞄准的加速功能。图形加速模块446类型可以是系统特定的值。具体地针对图形加速模块446来格式化WD，并且WD可以是以下面形式：图形加速模块446命令、去到用户定义的结构的有效地址指针、去到命令队列的有效地址指针，或描述要由图形加速模块446完成的工作的任何其它数据结构。在一个实施例中，AMR值是用于当前过程的AMR状态。传递到操作系统的值类似于设定AMR的应用。如果加速器集成电路436和图形加速模块446实现方式不支持用户权限掩蔽超驰寄存器（UAMOR），操作系统可以在传递管理程序调用中的AMR之前向AMR值应用当前UAMOR值。在将AMR置于过程元素483中之前，管理程序496可以可选地应用当前权限掩蔽超驰寄存器（AMOR）值。在一个实施例中，CSRP是包含应用的地址空间482中的用于使图形加速模块446保存和恢复上下文状态的区域的有效地址的寄存器445中的一个。如果不要求在作业之间保存状态或当作业被抢占时，该指针是可选的。上下文保存/恢复区域可以是固定的（pinned）系统存储器。

在接收到系统调用时，操作系统495可以验证应用480已经登记并且被给出权限使用图形加速模块446。操作系统495然后利用表3中所示的信息来调用管理程序496。

表3 - OS对管理程序的调用参数

1	工作描述符（WD）
		2	权限掩蔽寄存器（AMR）值（潜在地被掩蔽）
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	过程ID（PID）和可选的线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）

在接收到管理程序调用时，管理程序496验证操作系统495已经登记并且被给出权限使用图形加速模块446。管理程序496然后将过程元素483放置到针对对应的图形加速模块446类型的过程元素链接表中。过程元素可以包含表4中所示的信息。

表4 – 过程元素信息

1	工作描述符（WD）
		2	权限掩蔽寄存器（AMR）值（潜在地经掩蔽）
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	过程ID（PID）和可选的线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）
		8	中断向量表，从管理程序调用参数导出
9	状态寄存器（SR）值
		10	逻辑分区ID（LPID）
11	实际地址（RA）管理程序加速器利用记录指针
		12	存储描述符寄存器（SDR）

在一个实施例中，管理程序初始化寄存器445的多个加速器集成切片490。

如图4F中所图示的，本发明的一个实施例采用可经由用于访问物理处理器存储器401-402和GPU存储器420-423的公共虚拟存储器地址空间寻址的统一存储器。在该实现方式中，在GPU 410-413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401-402，并且反之亦然，从而简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配到处理器存储器401，将第二部分分配到第二处理器存储器402，将第三部分分配到GPU存储器420，以此类推。整个虚拟/有效存储器空间（有时称为有效地址空间）由此跨处理器存储器401-402和GPU存储器420-423中的每一个分布，从而允许任何处理器或GPU访问具有映射到该存储器的虚拟地址的任何物理存储器。

在一个实施例中，MMU 439A-439E中的一个或多个内的偏置/一致性管理电路494A-494E确保主机处理器（例如，405）与GPU 410-413的高速缓存之间的高速缓存一致性，并且还实现指示其中应当存储某些类型的数据的物理存储器的偏置技术。虽然在图4F中图示了偏置/一致性管理电路494A-494E的多个实例，但是偏置/一致性电路可以在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现。

一个实施例允许将GPU附接的存储器420-423映射为系统存储器的部分，并且使用共享虚拟存储器（SVM）技术进行访问，但是不遭受与全系统高速缓存一致性相关联的典型性能缺陷。将GPU附接的存储器420-423作为系统存储器来访问而没有繁重的高速缓存一致性开销的能力为GPU卸载提供了有益的操作环境。该布置允许主机处理器405软件设立操作数并且访问计算结果，而没有传统I/O DMA数据副本的开销。这样的传统副本涉及驱动器调用、中断和存储器映射的I/O（MMIO）访问，其相对于简单的存储器访问而言都是低效的。同时，在没有高速缓存一致性开销的情况下访问GPU附接的存储器420-423的能力对于经卸载的计算的施行时间而言可以是关键的。例如，在具有大量串流化写入存储器业务的情况下，高速缓存一致性开销可以显著降低由GPU 410-413看到的有效写入带宽。操作数设立的效率、结果访问的效率以及GPU计算的效率全部在确定GPU卸载的有效性方面发挥着作用。

在一个实现方式中，GPU偏置与主机处理器偏置之间的选择由偏置追踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU附接的存储器页面包括1位或2位的页面粒度结构（即，以存储器页面的粒度来控制）。偏置表可以在一个或多个GPU附接的存储器420-423的被盗存储器范围内实现，在GPU 410-413中具有或没有偏置高速缓存（例如，以高速缓存频繁地/最近使用的偏置表的条目）。可替换地，可以在GPU内维护整个偏置表。

在一个实现方式中，在实际访问GPU存储器之前访问与对GPU附接的存储器420-423的每次访问相关联的偏置表条目，从而导致以下操作。首先，将来自GPU 410-413的在GPU偏置中找到其页面的本地请求直接转发到对应的GPU存储器420-423。将来自GPU的在主机偏置中找到其页面的本地请求转发至处理器405（例如，通过如以上所讨论的高速链路）。在一个实施例中，来自处理器405的在主机处理器偏置中找到所请求的页面的请求如正常存储器读取那样完成请求。可替换地，可以将针对GPU偏置页面的请求转发至GPU 410-413。如果GPU当前未使用该页面，则GPU然后可以将该页面转变成主机处理器偏置。

页面的偏置状态可以通过基于软件的机制、硬件辅助的基于软件的机制，或者对于有限的情况集合，纯粹基于硬件的机制来改变。

用于改变偏置状态的一种机制采用API调用（例如OpenCL），所述API调用进而调用GPU的设备驱动器，所述设备驱动器进而向GPU发送消息（或将命令描述符入队），从而引导GPU改变偏置状态，并且对于一些转变，在主机中执行高速缓存清除操作。高速缓存清除操作对于从主机处理器405偏置到GPU偏置的转变是必需的，而是对于相反转变则不是必需的。

在一个实施例中，通过临时渲染不可由主机处理器405高速缓存的经GPU偏置的页面来维持高速缓存一致性。为了访问这些页面，处理器405可以请求来自GPU 410的访问，GPU 410取决于实现方式而可以立即授予访问权限或者可以不立即授予访问权限。因此，为了减少处理器405与GPU 410之间的通信，确保经GPU偏置的页面是GPU所必需的但不是主机处理器405所必需的那些是有益的，并且反之亦然。

图形处理流水线

图5是根据实施例的图形处理流水线500的概念图。在一个实施例中，图形处理器可以实现所图示的图形处理流水线500。图形处理器可以被包括在如本文所描述的并行处理子系统内，诸如图2的并行处理器200，在一个实施例中，所述并行处理器200是图1的（多个）并行处理器112的变型。如本文所描述的，各种并行处理系统可以经由并行处理单元（例如，图2的并行处理单元202）的一个或多个实例来实现图形处理流水线500。例如，着色器单元（例如，图3的图形多处理器234）可以配置成执行顶点处理单元504、镶嵌控制处理单元508、镶嵌评估处理单元512、几何处理单元516和分片/像素处理单元524中的一个或多个的功能。数据汇编器502、基元汇编器506、514、518、镶嵌单元510、栅格器522和栅格操作单元526的功能还可以由处理集群（例如，图3的处理集群214）内的其它处理引擎和对应的分区单元（例如，图2的分区单元220A-220N）执行。可替换地，图形处理流水线500可以使用用于一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器（例如，CPU）内的并行处理逻辑执行。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528访问片上存储器（例如，如图2中的并行处理器存储器222），所述存储器接口528可以是图2的存储器接口218的实例。

在一个实施例中，数据汇编器502是收集针对高阶表面和基元等的顶点数据并且向顶点处理单元504输出包括顶点属性的顶点数据的处理单元。顶点处理单元504是可编程施行单元，其配置成施行顶点着色器程序，从而如由顶点着色器程序所指定的那样点亮和变换顶点数据。例如，顶点处理单元504可以被编程为将顶点数据从面向对象的坐标表示（对象空间）变换到可替换地基于诸如世界空间或归一化设备坐标（NDC）空间之类的坐标系统。顶点处理单元504可以读取存储在高速缓存、本地或系统存储器中的数据以用于使用在处理顶点数据中。

基元汇编器506的第一实例从顶点处理单元504接收顶点属性，从而如所需要的那样读取所存储的顶点属性，并且构造图形基元以用于由镶嵌控制处理单元508进行处理，其中图形基元包括如由各种图形处理应用编程接口（API）所支持的三角形、线段、点、补丁等等。

镶嵌控制处理单元508将输入顶点视为针对几何补丁的控制点，并且将这些控制点从补丁的输入表示（通常称为补丁的基础）变换成适合于由镶嵌评估处理单元512进行高效表面评估的表示。镶嵌控制处理单元508还计算针对几何补丁的边缘的镶嵌因子。镶嵌因子应用于单个边缘，并且量化与边缘相关联的视图相关细节水平。镶嵌单元510配置成接收针对补丁的边缘的镶嵌因子并且将补丁镶嵌成多个几何基元，诸如线、三角形或四边形基元，将所述多个几何基元传输到镶嵌评估处理单元512。镶嵌评估处理单元512对细分的补丁的参数化坐标进行操作以生成针对与几何基元相关联的每个顶点的顶点属性和表面表示。

基元汇编器514的第二实例从镶嵌评估处理单元512接收顶点属性，从而如所需要的那样读取所存储的顶点属性，并且构造图形基元以用于由几何处理单元516处理。几何处理单元516是可编程施行单元，所述可编程施行单元配置成施行几何着色器程序，从而变换如由几何着色器程序指定的从基元汇编器514接收的图形基元。例如，几何处理单元516可以被编程为将图形基元细分成一个或多个新的图形基元并且计算用于栅格化新的图形基元的参数，诸如平面方程系数。

在一些实施例中，几何处理单元516还可以添加或删除几何流中的元素。几何处理单元516向基元汇编器518输出指定新的图形基元的参数和顶点，基元汇编器518从几何处理单元516接收参数和顶点，从而如所需要的那样读取所存储的顶点属性，并且构造图形基元以用于由视口缩放、剔除和裁剪单元520进行处理。几何处理单元516可以读取存储在并行处理器存储器或系统存储器中的数据以用于使用在处理几何数据中。视口缩放、剔除和裁剪单元520执行裁剪、剔除和视口缩放，并且向栅格器522输出经处理的图形基元。

栅格器522扫描转换新的图形基元并且向分片/像素处理单元524输出分片和覆盖数据。此外，栅格器522可以配置成执行z剔除和其它基于z的优化。

分片/像素处理单元524是配置成施行分片着色器程序或像素着色器程序的可编程施行单元。分片/像素处理单元524变换如由分片或像素着色器程序所指定的、从栅格器522接收的分片或像素。例如，分片/像素处理单元524可以被编程为执行诸如透视校正、纹理映射、着色、混合等之类的操作，以产生输出到栅格操作单元526的经着色的分片或像素。分片/像素处理单元524可以读取存储在并行处理器存储器或系统存储器中的数据，以用于使用在处理分片数据中。分片或像素着色器程序可以配置成取决于经编程的采样率以样本、像素、拼块或其它粒度进行着色。

栅格操作单元526是执行诸如模板、z测试、混合等之类的栅格操作，并且将像素数据作为经处理的图形数据输出以用于存储在图形存储器中的处理单元。经处理的图形数据可以存储在图形存储器（例如如图2中的并行处理器存储器222）和/或如图1中的系统存储器104中，以用于在所述一个或多个显示设备110中的一个上显示，或用于由所述一个或多个处理器102或（多个）并行处理器112中的一个进一步处理。在一些实施例中，栅格操作单元526配置成压缩写入到存储器的z或颜色数据，并且解压缩从存储器读取的z或颜色数据。

较低层级分层结构处的页面出错抢占

图6图示了根据实施例的用于施行单指令多数据（SIMD）计算系统内的线程的子系统600。子系统600包括前端608、调度器610和处理阵列612，在一个实施例中，前端608、调度器610和处理阵列612是图2A中所示的前端208、调度器210和处理阵列212的相应实例。在这样的实施例中，前端与诸如图2A的主机接口206之类的主机接口通信。处理阵列612包括处理集群614A-614H，其可以每一个是图2A和图2C的处理集群214的实例。

在一个实施例中，处理集群614A-614H被分组到算块620A-620B中。例如，处理集群614A-614D可以被分组到计算块620A中，而处理集群61E-614H可以被分组到计算块620B中。然而，处理集群和计算块的所图示的分组是示例性的，因为可以在处理阵列612中包括任何数目的计算块和处理集群。将计算块620A-620B配置为抢占组，使得任何给定计算块内的处理集群可以在不影响不同计算块中的处理集群的施行的情况下进行上下文切换。例如，如果在计算块620A内的任何处理集群614A-614D上施行的线程触发页面错误或招致任何其它形式的存储器访问相关施行延迟，可以保存针对与该线程相关联的工作组的当前状态，并且可以在不影响计算块620B上施行的工作组的施行的情况下将新的工作组加载到计算块620A上。

计算块620A-620B的处理集群614A-614H可以并行施行大数目的线程而同时利用共享资产618的集合。共享资产618可以包括硬件资源，诸如纹理单元、纹理采样器和高速缓存存储器。共享资产618可以附加地包括地址生成单元和地址映射单元，以使得处理集群614A-614H能够访问本地存储器和系统。在线程施行期间，生成针对共享资产618的各种状态和上下文信息。此外，处理集群614A-614H中的每一个可以具有相关联的内部状态，所述内部状态在指令施行期间被生成或修改。当针对计算块620A-620B中的任何一个触发上下文切换时，可以保存针对该计算块内的处理集群的内部状态的上下文信息，以及与由该计算块访问的共享资产618的该部分相关联的上下文状态，并且可以仅针对受影响的计算块停止施行。

图7是针对根据实施例的GPGPU的处理阵列内的施行子系统700的框图。施行子系统700通过允许GPGPU的各个部分在GPGPU的其它部分继续施行的同时进行上下文切换来使得能够实现GPGPU内的精细粒度抢占。此外，在一些实施例中，GPGPU支持多个同时上下文的施行，从而使得多个应用能够同时渲染图形数据或执行通用计算操作。此外，GPGPU可以配置成执行图形和计算指令的同时施行。

在一些实施例中，施行子系统700包括配置成施行固件逻辑以执行针对计算块620A-620N的调度操作的嵌入式微控制器（例如调度器微控制器710）。调度器微控制器710的固件可以使得能够实现针对GPGPU的至少部分的复杂调度行为。在一个实施例中，调度器微控制器710配置成调度和管理施行子系统700内的工作项目和工作组的施行。在各种实施例中，所施行的工作项目和工作组可以包括线程、线程组、线程块、线程线束、协作线程阵列或指令的任何其它分组或布置。在施行期间，每一个计算块620A-620N内的各种施行资源可以利用共享资产618，如图6中所描述的。跨实施例，可以按各种粒度程度调度工作组和相关联的工作项目。粒度程度可以例如基于与每一个计算块620A-620N相关联的施行资源（例如处理集群、图形多处理器等）的数目而变化。换言之，虽然计算块620A-620N可以限定可以按其抢占施行资源的抢占边界，但是取决于具体实施例，计算块620A-620N可以不限定调度器微控制器710可以按其分派工作项目以用于施行的调度粒度。

在施行期间，在计算块620A-620N上施行的一个或多个线程可以遭遇页面错误。在一个实施例中，一旦计算块内的页面错误的数目超过阈值，将计算块转变到抢占就绪状态。在一个实施例中，将页面错误阈值限定为在计算块上施行的线程数目的百分数。例如并且在一个实施例中，将阈值限定为在计算块上施行的线程的三分之一。在一个实施例中，将阈值限定为在计算块上施行的线程的一半。然而，具体阈值可以跨实施例变化。在一个实施例中，页面错误阈值是可配置的。

停止用于施行资源（处理集群、图形多处理器等）的线程的施行，并且保存针对在计算块上施行的工作组的上下文状态。一旦计算块内的施行资源终止施行，可以将针对施行中的工作组的上下文状态保存到存储器。在一个实施例中，调度器微控制器710可以将状态信息拷贝到为相应计算块620A-620N中的每一个预留的上下文保存存储器中的上下文数据722A-722N区。上下文数据722A-722N区可以保存针对每一个计算块620A-620N内的施行资源的内部状态，以及针对由计算块用于施行工作组的共享资产618的部分的上下文数据。在一个实施例中，施行子系统700支持多个同时上下文的施行。例如，计算块620A可以施行针对第一应用的渲染或计算操作，而同时计算块620B可以施行针对第二应用的渲染或计算操作。所支持的活跃上下文的数目可以跨实施例而变化。

在一些情境之下，过度激进的抢占可能导致总体系统性能方面的降低而不是增加。如果执行抢占以满足快速解决的页面错误，施行效率可能降低。快速页面错误解决可以发生在例如服务软页面错误时。软页面错误发生在页面已经被临时从虚拟存储器解除映射但是存储器中的数据仍旧有效时。这样的页面错误可以通过将页面简单地重新映射到适当的虚拟存储器地址来满足。软页面错误不同于硬页面错误，针对硬页面错误，存储器转移是必需的。

在一个实施例中，调度器微控制器710配置成通过在每个上下文的基础上监视平均页面错误延时来避免过度激进的抢占。然后可以对照低水位（watermark）阈值和高水位阈值来比较针对上下文的平均页面错误延时。当调度器微控制器710检测到针对上下文的平均页面错误延时在低水位阈值以下时，调度器将禁用基于页面错误的工作组或来自该上下文的线程抢占。当调度器微控制器710检测到针对上下文的平均页面错误延时在高水位阈值以上时，调度器可以启用针对该上下文的页面错误抢占。在一个实施例中，GPGPU可以配置有默认的低水位阈值和高水位阈值。低和高水位阈值还可以经由配置软件或通过在主机处理器上施行的软件内的驱动器逻辑来调节。在一个实施例中，水位阈值可以存储在GPGPU内的硬件寄存器内。在一个实施例中，驱动器逻辑可以在存储器内存储水位阈值。

图8A是根据实施例的执行精细粒度上下文切换的施行资源逻辑800的流程图。在一个实施例中，施行资源逻辑800可以由GPGPU内的调度器逻辑执行。在一个实施例中，调度器逻辑可以由GPGPU内的微控制器实现，所述微控制器诸如图7的调度器微控制器710。然而，实施例不限于基于微控制器的调度实现方式。

如在802处所示，施行资源逻辑800可以接收以下通知：GPGPU内的多个计算块之一处的页面错误数目已经超过阈值。在一个实施例中，施行资源逻辑800可以从计算块接收通知。在一个实施例中，施行资源逻辑800监视多个计算块内的施行资源的施行状态，并且留意与那些施行资源相关联的任何施行阻挡事件。与页面错误的数目相关联的具体阈值可以跨实施例而变化。在一个实施例中，在硬件内预先限定页面错误阈值。在一个实施例中，基于正在待决施行的工作项目和/或工作组的数目而动态地配置页面错误阈值。

如在804处所示，施行资源逻辑800可以将出错的计算块的硬件上下文保存到与计算块相关联的上下文存储器。所保存的硬件上下文包括针对计算块内的施行资源的所有硬件状态信息，以及与由计算块使用的共享资产相关联的、对随后继续进行马上要被抢占的工作组的施行所必要的任何上下文。所保存的确切硬件状态取决于计算块内的计算资源的底层微架构，并且跨实施例变化。

如在805处所示，施行资源逻辑800然后可以确定是否存在针对之前正在施行的相同上下文的任何待决的工作组。如果针对当前相同的上下文的任何工作组是待决的，施行资源逻辑800可以在810处在计算块上加载待决的工作组。在一个实施例中，与施行资源逻辑800相关联的GPGPU支持多个同时上下文的施行。在这样的实施例中，如果在805处没有针对相同上下文的工作组是待决的，施行资源逻辑800可以在807处确定是否针对不同上下文的工作组是待决的。如果没有附加的工作组是待决的，施行资源逻辑800可以等待，直到附加的工作准备好被调度以用于在805处的相同的上下文或在807处的不同的上下文。如果在807处针对不同上下文的任何工作组是待决的，在810处在计算块上加载待决的工作组之前，施行资源逻辑800可以配置计算块以在808处施行不同的上下文。

在一个实施例中，所图示的操作附加地包括其中可以为具有几乎完整的工作组集合的上下文给出抢占优先级的优化。例如，当上下文的所有工作组都是完整的（除了页面出错且之前被抢占的工作组之外）时，调度器硬件可以抢占与GPGPU上的其它活跃上下文相关联的计算块以解放施行资源以重新加载之前出错且被抢占的上下文。这样的优化可以通过允许几乎完整的工作引退并且释放相关联的资源来使得能够实现GPGPU资源的更加高效的使用。

图8B是根据实施例的启用或禁用精细粒度上下文切换的调度器逻辑820的流程图。在一个实施例中，调度器逻辑820实现在诸如图7的调度器微控制器710之类的调度器内。调度器逻辑820可以读取针对GPGPU的经配置的水位阈值，如在块820处所示。经配置的水位阈值包括低水位阈值和高水位阈值。在一个实施例中，从GPGPU内的硬件寄存器读取阈值。在一个实施例中，阈值由用于GPGPU的驱动器逻辑供给。虽然阈值是可配置的，但是一个实施例使得阈值能够被预先配置成默认值。调度器逻辑820可以读取上下文的平均页面错误延时，如在块804处所示。如果在块805处平均页面错误延时在低水位阈值以下，调度器逻辑820可以在块810处禁用针对上下文的页面错误抢占。如果在块805处平均页面错误延时在低水位阈值以上，调度器逻辑820可以在块807处确定平均延时是否在高水位阈值以上。如果在块807处平均延时在高水位阈值以上，调度器逻辑820可以在块808处启用针对上下文的页面错误抢占。

基于命令或指令类型的选择性抢占

GPGPU可以具有大数目的核，其可以支持数百或数千个线程的同时施行。例如，当前所生产的世代可以同时运行大约100个线程。当运行计算工作负载时支持指令级抢占的GPGPU可以在指令边界处停止施行，并且将线程状态保存到存储器中。取决于在抢占时使用中的资源数目，可能要求存储大量线程状态以使得能够实现指令级抢占。要求被保存和恢复的线程状态量还与GPGPU上所支持的线程的总数目有关地增加。在一些GPGPU实现方式中，当接收到抢占请求时，施行资源停止施行，等待未完成的操作完成，并且保存当前线程状态。然而，可能发生以下场景：其中如果施行资源继续施行几个附加指令，使用中的寄存器数目将明显减少，从而导致要保存和恢复较小量的状态数据。

在本文所描述的实施例中，编译用于在GPGPU上施行的源代码的编译器可以生成对GPGPU指令资源的关于活跃线程状态量中的潜在即将到来的改变的提示。在一个实施例中，编译器提示可以指示在给定指令处执行抢占的相对效率，包括指令是否是停止施行和保存状态的最优点。编译器提示还可以向施行资源指示继续施行几个附加的指令以达到对于抢占而言更优的状态是否将是有益的。当接收到针对工作组（例如线程组、线程块、线束等）的抢占请求时，在每个线程的基础上，计算硬件可以立即停止施行，或者施行几个附加指令以减少寄存器文件覆盖区（footprint）。

图9图示了根据实施例的指令施行系统900。在一个实施例中，指令施行系统900配置成经由计算单元920处理元数据902和相关联的指令904。在一个实施例中，计算单元920以与图4的图形多处理器400类似的方式结构化。然而，计算单元920可以是本文所描述的指令级施行单元中的任何一个。计算单元920可以包括提取要施行的指令的提取单元922，以及解码所提取的指令的解码单元924。计算单元920附加地包括具有一个或多个单精度浮点单元、双精度浮点单元、整数算术逻辑单元、加载/存储单元和/或特殊功能单元的施行资源928。元数据902和指令904可以由数据处理系统上施行的编译器生成。在一个实施例中，编译器基于寄存器文件使用和在编译过程期间从人类可读源代码确定的其它线程状态数据来将元数据生成为可以由GPGPU处理的中间语言或汇编语言。

计算单元920可以与调度器910耦合，调度器910可以是微控制器内的调度器逻辑，诸如图7的调度器微控制器710。然而，实施例不限于基于微控制器的调度器。调度器910可以将一个或多个工作组调度到计算单元920，并且可以抢占计算单元920上的施行工作组中的一个或多个。调度器910可以出于各种原因而抢占在计算单元920上施行的工作组。例如，可以抢占计算单元920上的计算工作负载以维持计算与图形渲染操作之间的平衡。此外，调度器910可以抢占在计算单元920上施行的工作组以维持高利用，例如如果针对在计算单元920上施行的线程的页面错误的数目超过阈值的话。

在操作期间，提取单元922可以从指令高速缓存提取元数据902和指令904。计算解码单元924然后可以解码元数据902和指令904以基于指令确定要执行的一个或多个操作。解码元数据902包括解析针对指令的抢占提示，以及确定设定到计算单元920的寄存器文件内的抢占状态寄存器926的状态。在一个实施例中，抢占状态寄存器是存储OK/NOK值（例如1b/0b）的单个位寄存器。解码单元924可以解码与指令相关联的元数据902，并且基于抢占提示设定抢占状态寄存器926中的值。在一个实施例中，解码逻辑可以在抢占状态寄存器926内简单地存储元数据902。在这样的实施例中，计算单元920包括基于存储在抢占状态寄存器926中的值来确定对抢占请求的响应的逻辑。可以基于抢占提示以及其它因素来确定响应，所述其它因素包括针对作为整体的计算单元920和/或GPGPU的功率和性能度量。

在一个实施例中，调度器910可以通过向计算单元920发送抢占请求来抢占计算单元920上的工作组。在一个实施例中，调度器910可以中断计算单元920并且指示要被抢占的在计算单元920上施行的工作组。计算单元920在处置中断中，可以立即停止施行，或者继续施行附加的指令以减少保存以抢占工作组的寄存器数据或其它线程状态量。

虽然将元数据902图示为与指令904不同，但是在一个实施例中，元数据902是由解码单元924在解码指令的同时解析的指令内的字段。在一个实施例中，并非所有指令都具有相关联的元数据902。而是，编译器可以按周期性间隔或者在发生对线程上下文信息的大小的显著改变的情况下将元数据902插入到经编译的代码中。在一个实施例中，经由明确设定抢占状态寄存器926的值的分离指令传达元数据902。

可以通过元数据内的抢占提示编码的数据量可以基于分配到提示的位数目来确定。在一个实施例中，可以编码指示抢占对于给定指令是否最优的单个位。在一个实施例中，可以编码多个位以给出各种数据。例如，2-位提示可以提供如以下的表1中所指示的信息。

表1-示例性抢占提示

提示（位）	含义
		00b	最优抢占点——寄存器文件使用低
01b	寄存器文件使用迅速增加
		10b	寄存器文件使用高但是将迅速减小
11b	寄存器文件使用高而没有立即减小

如表1中所示，2-位提示可以编码可以指示与指令相关联的四个可能抢占提示中的一个的四个值。基于当前的每个线程寄存器使用来确定示例性提示。例如，提示可以指示给定指令表示最优抢占点（例如00b），因为寄存器文件使用当前是低的。如果接收到抢占请求而同时施行该指令，计算单元920将立即停止施行并且抢占。提示还可以指示寄存器文件使用在下个指令集上迅速增加（例如01b）。这样的提示也将使得计算单元920停止施行以防止寄存器文件使用中的增加。提示还可以指示寄存器文件使用为高，但是将在下几个指令内迅速减小（例如10b）。响应于在施行具有这样的提示的指令时接收到的抢占请求，计算单元920将继续施行指令，直到达到最优抢占点。提示还指示寄存器文件使用为高而没有立即减小。在这样的场景中，计算单元920可以取决于期望的抢占延时而不同地响应。如果低延时抢占是期望的，计算单元920可以停止施行而不管要保存以执行抢占所必需的相对较大量的上下文。然而，如果上下文存储空间非常珍贵，例如，对于能够施行极其大数目的并发线程的GPGPU，计算单元920可以继续施行指令，直到寄存器文件使用减小。在这样的场景中，可以强制超时值，其限制可以在已经接收到抢占请求之后施行的指令数目。

图10图示了提示和相关联的每个线程的寄存器文件使用的示例性图表。所图示的图表示出如由源代码编译器确定的寄存器文件使用和与经编译的指令相关联的相关联提示之间的关系。示例性提示值对应于表1的提示值，尽管并未所有实施例都限于那些具体的提示值。在所图示的图表中，编译器沿施行路径在相对点处插入抢占提示以指示是否即将到来针对每个线程的寄存器文件使用的改变。计算单元的行为可以基于期望的抢占延时和在抢占期间对于大上下文状态的容限而变化。在一个实施例中，如果接收到抢占触发（1002）而同时抢占提示值指示寄存器文件使用将迅速减小，计算单元可以继续施行，直到达到最优抢占点（1004）。在其它点处，计算单元可以配置成当寄存器文件使用中的降低（和相关联的上下文状态）即将来临时立即停止施行。可替换地，如果寄存器文件使用为高并且上下文存储空间为低，计算单元可以继续施行，直到达到最优抢占点或抢占超时。

图11是根据实施例的计算单元内的抢占的流程图。抢占可以由诸如图9的计算单元920之类的计算单元内的硬件执行。在一个实施例中，计算单元内的提取单元可以提取用于施行的指令，如在1102处所示。解码逻辑然后可以解码与指令相关联的抢占提示，如在1104处所示。抢占提示可以从与指令相关联的元数据导出。元数据可以是随附于指令的附加位集合或附加字段，或者可以经由分离的指令设定。计算单元内的抢占逻辑可以在1105处确定是否可以为计算单元设定“可以抢占”值。可以在诸如图9的抢占状态寄存器926之类的抢占状态寄存器内设定可以抢占值。抢占状态寄存器926可以是计算单元的寄存器文件内的寄存器，或者可以是计算单元920的内部存储器中的特别预留的位集合。可以可替换地在计算单元920内的状态旗标集合中设定可以抢占值。

在一个实施例中，如果当前提示值指示每个线程状态的大小要在下个指令集上减小，计算单元内的抢占逻辑可以在1108处清除抢占位。在这样的实施例中，抢占逻辑可以基于任何其它提示值在1106处设定抢占位。此外，抢占位可以按照默认设定，并且只有如果继续施行附加的指令将导致在抢占之前要保存的预线程状态的大小中的几乎立即减小才被清除。可替换地，如果用于暂停的线程的线程状态存储在可用容量方面是小的，计算单元可以在提示指示要保存的线程状态的大小为高的情况下继续施行指令，即便降低不是即将来临的。施行可以继续，直到达到最优抢占点或发生超时。

指令可以在块1109处开始施行。在施行期间，可以在块1109处接收抢占请求。在一个实施例中，在1110处对在施行期间接收到的抢占请求的响应取决于如在1111处确定的抢占位的值。以其在1110处接收到抢占请求的方式可以根据实施例变化。在一个实施例中，可以假设一旦接收到抢占请求，请求保持活跃，直到计算单元完成施行。如果抢占位被设定，计算单元可以在1112处立即停止施行。如果计算位被清除，计算单元可以继续施行指令，如在1114处所示，直到基于经更新的提示而清除抢占位。

实施例可以基于在图11中图示的操作上的变型而进行配置。例如，一个实施例不包括设定或清除抢占位的附加逻辑。而是，可以在施行指令的同时临时存储与每一个指令相关联的提示值。如果接收到抢占请求，计算单元可以直接基于随指令接收的提示位而确定是否继续施行。

图12是根据实施例的数据处理系统1200的框图。数据处理系统1200是具有处理器1202、统一存储器1210和GPGPU 1220的异构处理系统。处理器1202和GPGPU 1220可以是如本文所描述的处理器和GPGPU/并行处理器中的任何一个。处理器1202可以施行用于存储在系统存储器1212中的编译器1215的指令。经编译的1215在处理器1202上施行以将源代码1214A编译成经编译的代码1214B。经编译的代码1214B可以包括可以由处理器1202施行的代码和/或可以由GPGPU 1220施行的代码。在编译期间，编译器1215可以执行操作以插入元数据，包括关于寄存器文件使用和/或涉及在抢占的情况下将被保存和恢复的每个线程上下文信息的大小的其它信息的提示。编译器1215可以包括执行这样的操作所必要的信息，或者操作可以在运行时库1216的帮助下执行。运行时库1216还可以在源代码1214A的编译中促进编译器1215，并且还可以包括在运行时处与经编译的代码1214B链接以促进GPGPU1220上的施行的指令。

统一存储器1210表示可以由处理器1202和GPGPU 1220访问的统一地址空间。统一存储器包括系统存储器1212以及GPGPU存储器1218。GPGPU存储器1218包括GPGPU 1220内的GPGPU本地存储器1228，并且还可以包括系统存储器1212中的一些或全部。例如，存储在系统存储器1212中的经编译的代码1214B还可以被映射到GPGPU存储器1218中以用于由GPGPU1220访问。

GPGPU 1220包括多个计算块1222A-1222N，其可以是图12和图7的计算块1220A-1220N的实例。GPGPU 1220还包括可以在计算块1222A-1222N之中共享的寄存器1224的集合、高速缓存存储器1226和抢占模块1225。抢占模块1225可以配置成管理计算块抢占，如在图8中所图示的，以及基于命令或指令类型的选择性抢占，如图11中所图示的。GPGPU 1220可以附加地包括GPGPU本地存储器1228，其为与GPGPU 1220共享图形卡或多芯片模块的物理存储器。

附加示例性图形处理系统

以上描述的实施例的细节可以被合并在以下描述的图形处理系统和设备内。图13至图26的图形处理系统和设备图示了可以实现以上所描述的任何和所有技术的替换系统和图形处理硬件。

附加示例性图形处理系统概述

图13是根据实施例的处理系统1300的框图。在各种实施例中，系统1300包括一个或多个处理器1302和一个或多个图形处理器1308，并且可以是单处理器桌面系统、多处理器工作站系统，或具有大数目的处理器1302或处理器核1307的服务器系统。在一个实施例中，系统1300是用于使用在移动式、手持式或嵌入式设备中的片上系统（SoC）集成电路内所并入的处理平台。

系统1300的实施例可以包括基于服务器的游戏平台、游戏控制台（包括游戏和媒体控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台）或被并入在其内。在一些实施例中，系统1300是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统1300还可以包括诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备之类的可穿戴设备，与所述可穿戴设备耦合，或者集成在所述可穿戴设备内。在一些实施例中，数据处理系统1300是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器1302以及由一个或多个图形处理器1308生成的图形界面。

在一些实施例中，所述一个或多个处理器1302每一个包括处理指令的一个或多个处理器核1307，所述指令在被施行时执行用于系统和用户软件的操作。在一些实施例中，所述一个或多个处理器核1307中的每一个配置成处理特定指令集1309。在一些实施例中，指令集1309可以促进复杂指令集计算（CISC）、精简指令集计算（RISC），或经由超长指令字（VLIW）的计算。多个处理器核1307可以每一个处理不同的指令集1309，所述指令集1309可以包括促进其它指令集的仿真的指令。处理器核1307还可以包括其它处理设备，诸如数字信号处理器（DSP）。

在一些实施例中，处理器1302包括高速缓存存储器1304。取决于架构，处理器1302可以具有单个内部高速缓存或内部高速缓存的多个层级。在一些实施例中，在处理器1302的各种组件之中共享高速缓存存储器。在一些实施例中，处理器1302还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），可以使用已知的高速缓存一致性技术来在处理器核1307之中共享外部高速缓存。此外，寄存器文件1306被包括在处理器1302中，所述处理器1302可以包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器）。一些寄存器可以是通用寄存器，而其它寄存器可以特定于处理器1302的设计。

在一些实施例中，处理器1302与处理器总线1310耦合以便在处理器1302与系统1300中的其它组件之间传输诸如地址、数据或控制信号之类的通信信号。在一个实施例中，系统1300使用示例性‘中枢’系统架构，包括存储器控制器中枢1316和输入输出（I/O）控制器中枢1330。存储器控制器中枢1316促进存储器设备与系统1300的其它组件之间的通信，而I/O控制器中枢（ICH）1330经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢1316的逻辑集成在处理器内。

存储器设备1320可以是动态随机存取存储器（DRAM）设备、静态随机存取存储器（SRAM）设备、闪速存储器设备、相变存储器设备，或具有合适的性能以充当过程存储器的某个其它存储器设备。在一个实施例中，存储器设备1320可以作为用于系统1300的系统存储器进行操作，以存储用于在所述一个或多个处理器1302施行应用或过程时使用的数据1322和指令1321。存储器控制器中枢1316还与可选的外部图形处理器1312耦合，所述可选的外部图形处理器1312可以与处理器1302中的所述一个或多个图形处理器1308通信，以执行图形和媒体操作。

在一些实施例中，ICH 1330使得外设能够经由高速I/O总线连接至存储器设备1320和处理器1302。I/O外设包括但不限于音频控制器1346、固件接口1328、无线收发机1326（例如，Wi-Fi、蓝牙）、数据存储设备1324（例如，硬盘驱动器、闪速存储器等），以及用于将传统（例如，个人系统2（PS/2））设备耦合至系统的传统I/O控制器1340。一个或多个通用串行总线（USB）控制器1342连接输入设备，诸如键盘和鼠标1344组合。网络控制器1334还可以与ICH 1330耦合。在一些实施例中，高性能网络控制器（未示出）与处理器总线1310耦合。将领会到，所示出的系统1300是示例性的而非限制性的，因为还可以使用经不同配置的其它类型的数据处理系统。例如，I/O控制器中枢1330可以集成在所述一个或多个处理器1302内，或者存储器控制器中枢1316和I/O控制器中枢1330可以集成到分立的外部图形处理器（诸如外部图形处理器1312）中。

图14是处理器1400的实施例的框图，处理器1400具有一个或多个处理器核1402A-1402N、集成存储器控制器1414以及集成图形处理器1408。图14的具有与本文中的任何其它附图的元件相同的参考标号（或名称）的那些元件可以按与在本文其它地方描述的类似的任何方式进行操作或起作用，但不限于这样。处理器1400可以包括高达且包括由虚线框表示的附加核1402N的附加核。处理器核1402A-1402N中的每一个包括一个或多个内部高速缓存单元1404A-1404N。在一些实施例中，每一个处理器核还能够访问一个或多个共享的高速缓存单元1406。

内部高速缓存单元1404A-1404N和共享高速缓存单元1406表示处理器1400内的高速缓存存储器分层结构。高速缓存存储器分层结构可以包括每一个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级（L2）、3级（L3）、4级（L4）、或其它级的高速缓存，其中，在外部存储器之前的最高级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元1406与1404A-1404N之间的一致性。

在一些实施例中，处理器1400还可以包括一个或多个总线控制器单元1416的集合和系统代理核1410。所述一个或多个总线控制器单元1416管理外围总线（诸如一个或多个外围组件互连总线（例如，PCI、PCI Express））的集合。系统代理核1410提供用于各种处理器组件的管理功能。在一些实施例中，系统代理核1410包括一个或多个集成存储器控制器1414以管理对各种外部存储器设备（未示出）的访问。

在一些实施例中，处理器核1402A-1402N中的一个或多个包括对于同时多线程的支持。在这样的实施例中，系统代理核1410包括用于在多线程处理期间协调和操作核1402A-1402N的组件。此外，系统代理核1410可以包括功率控制单元（PCU），所述功率控制单元（PCU）包括调整处理器核1402A-1402N的功率状态的逻辑和组件以及图形处理器1408。

在一些实施例中，此外，处理器1400包括施行图形处理操作的图形处理器1408。在一些实施例中，图形处理器1408与共享高速缓存单元1406的集合以及系统代理核1410耦合，所述系统代理核1410包括所述一个或多个集成存储器控制器1414。在一些实施例中，显示控制器1411与图形处理器1408耦合以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1411可以是经由至少一个互连与图形处理器耦合的分离模块，或者可以集成在图形处理器1408或系统代理核1410内。

在一些实施例中，基于环的互连单元1412用于耦合处理器1400的内部组件。然而，可以使用替换的互连单元，诸如点对点互连、切换式互连或其它技术，包括本领域中公知的技术。在一些实施例中，图形处理器1408经由I/O链路1413与环形互连1412耦合。

示例性I/O链路1413表示I/O互连的多个种类中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块1418（诸如eDRAM模块）之间的通信的封装上I/O互连。在一些实施例中，处理器核1402A-1402N中的每一个以及图形处理器1408将嵌入式存储器模块1418用作共享末级高速缓存。

在一些实施例中，处理器核1402A-1402N是施行相同指令集架构的同质核。在另一实施例中，处理器核1402A-1402N在指令集架构（ISA）方面是异构的，其中，处理器核1402A-1402N中的一个或多个施行第一指令集，而其它核中的至少一个施行第一指令集的子集或不同的指令集。在一个实施例中，处理器核1402A-1402N在微架构方面是异构的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。此外，处理器1400可以实现在一个或多个芯片上或者被实现为具有除其它组件之外的所图示的组件的SoC集成电路。

图15是图形处理器1500的框图，图形处理器1500可以是分立的图形处理单元，或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口并且利用被放置在处理器存储器中的命令进行通信。在一些实施例中，图形处理器1500包括访问存储器的存储器接口1514。存储器接口1514可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器1500还包括显示控制器1502，以便将显示输出数据驱动到显示设备1520。显示控制器1502包括用于针对显示器的一个或多个叠覆平面的硬件以及多层视频或用户接口元件的组合物。在一些实施例中，图形处理器1500包括编码、解码、或者向、从或在一个或多个媒体编码格式之间对媒体进行转码的视频编解码器引擎1506，所述媒体编码格式包括但不限于运动图像专家组（MPEG）格式（诸如MPEG-2）、高级视频编码（AVC）格式（诸如H.264/MPEG-4 AVC），以及电影&电视工程师协会（SMPTE）421 M/VC-1、和联合图像专家组（JPEG）格式（诸如JPEG，以及运动JPEG（MJPEG）格式）。

在一些实施例中，图形处理器1500包括执行二维（2D）栅格器操作（包括例如位边界块输送）的块图像输送（BLIT）引擎1504。然而，在一个实施例中，使用图形处理引擎（GPE）1510的一个或多个组件执行2D图形操作。在一些实施例中，GPE 1510是用于执行图形操作的计算引擎，所述图形操作包括三维（3D）图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线1512，诸如使用作用于3D基元形状（例如，矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线1512包括可编程和固定的功能元件，所述可编程和固定的功能元件在到3D/媒体子系统1515的元件和/或繁衍的施行线程内执行各种任务。虽然3D流水线1512可以用于执行媒体操作，但是GPE 1510的实施例还包括具体地用于执行媒体操作（诸如视频后处理和图像增强）的媒体流水线1516。

在一些实施例中，媒体流水线1516包括固定功能或可编程的逻辑单元以取代或代表视频编解码器引擎1506来执行一种或多种专门的媒体操作，诸如视频解码加速、视频解交织和视频编码加速。在一些实施例中，此外，媒体流水线1516还包括线程繁衍单元以繁衍用于在3D/媒体子系统1515上施行的线程。所繁衍的线程执行用于对3D/媒体子系统1515中所包括的一个或多个图形施行单元的媒体操作的计算。

在一些实施例中，3D/媒体子系统1515包括用于施行由3D流水线1512和媒体流水线1516繁衍的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统1515发送线程施行请求，所述3D/媒体子系统1515包括用于仲裁和向可用的线程施行资源分派各种请求的线程分派逻辑。施行资源包括处理3D和媒体线程的图形施行单元阵列。在一些实施例中，3D/媒体子系统1515包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括共享存储器（包括寄存器和可寻址存储器）以在线程之间共享数据和存储输出数据。

示例性附加图形处理引擎

图16是依照一些实施例的图形处理器的图形处理引擎1610的框图。在一个实施例中，图形处理引擎（GPE）1610是图15中所示的GPE 1510的一个版本。图16的具有与本文中的任何其它附图中的元件相同的参考标号（或名称）的元件可以按与本文中其它地方所描述的类似的任何方式进行操作或起作用，但不限于这样。例如，图示了图15的3D流水线1512和媒体流水线1516。媒体流水线1516在GPE 1610的一些实施例中是可选的，并且可以不被明确地包括在GPE 1610内。例如并且在至少一个实施例中，分离的媒体和/或图像处理器耦合至GPE 1610。

在一些实施例中，GPE 1610与命令流送器1603耦合或包括所述命令流送器1603，所述命令流送器1603向3D流水线1512和/或媒体流水线1516提供命令流。在一些实施例中，命令流送器1603与存储器耦合，所述存储器可以是系统存储器或内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流送器1603从存储器接收命令并且将命令发送至3D流水线1512和/或媒体流水线1516。命令是从存储用于3D流水线1512和媒体流水线1516的环形缓冲器提取的指引。在一个实施例中，此外，环形缓冲器包括存储多个命令批次的批命令缓冲器。用于3D流水线1512的命令还可以包括对存储在存储器中的数据的引用，所述数据诸如但不限于用于3D流水线1512的顶点和几何数据和/或用于媒体流水线1516的图像数据和存储器对象。3D流水线1512和媒体流水线1516通过经由相应流水线内的逻辑执行操作或者通过将一个或多个施行线程分派至图形核阵列1614来处理命令和数据。

在各种实施例中，3D流水线1512可以通过处理指令并且将施行线程分派至图形核阵列1614来施行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、分片着色器、计算着色器或其它着色器程序。图形核阵列1614提供统一的施行资源块。图形核阵列1614内的多用途施行逻辑（例如，施行单元）包括对各种3D API着色器语言的支持，并且可以施行与多个着色器相关联的多个同时施行线程。

在一些实施例中，图形核阵列1614还包括执行诸如视频和/或图像处理之类的媒体功能的施行逻辑。在一个实施例中，除了图形处理操作之外，施行单元此外包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图13的（多个）处理器核1307或图14中的核1402A-1402N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列1614上施行的线程生成的输出数据可以将数据输出到统一返回缓冲器（URB）1618中的存储器。URB 1618可以存储用于多个线程的数据。在一些实施例中，URB 1618可以用于在图形核阵列1614上施行的不同线程之间发送数据。在一些实施例中，URB 1618可以此外用于图形核阵列上的线程与共享功能逻辑1620内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列1614是可缩放的，使得阵列包括可变数目的图形核，每一个具有基于GPE 1610的目标功率和性能等级的可变数目的施行单元。在一个实施例中，施行资源是动态可缩放的，使得可以如所需要的那样启用或禁用施行资源。

图形核阵列1614与共享功能逻辑1620耦合，所述共享功能逻辑1620包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑1620内的共享功能是向图形核阵列1614提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑1620包括但不限于采样器1621、数学1622和线程间通信（ITC）1623逻辑。此外，一些实施例实现共享功能逻辑1620内的一个或多个高速缓存1625。在针对给定的专用功能的需求不足以包括在图形核阵列1614中的情况下实现共享功能。相反，该专用功能的单个实例化被实现为共享功能逻辑1620中的独立实体并且在图形核阵列1614内的施行资源之中共享。在图形核阵列1614之间共享并且在图形核阵列1614内包括的精确功能集合在实施例之间变化。

图17是图形处理器1700的另一实施例的框图。图17的具有与本文中的任何其它附图中的元件相同的参考标号（或名称）的元件可以按与在本文中其它地方描述的类似的任何方式进行操作或起作用，但不限于这样。

在一些实施例中，图形处理器1700包括环形互连1702、流水线前端1704、媒体引擎1737和图形核1780A-1780N。在一些实施例中，环形互连1702将图形处理器耦合至其它处理单元，包括其它图形处理器或一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器之一。

在一些实施例中，图形处理器1700经由环形互连1702接收命令批次。传入命令由流水线前端1704中的命令流送器1703来解译。在一些实施例中，图形处理器1700包括经由（多个）图形核1780A-1780N执行3D几何处理和媒体处理的可缩放施行逻辑。对于3D几何处理命令，命令流送器1703将命令供应至几何流水线1736。针对至少一些媒体处理命令，命令流送器1703将命令供应至视频前端1734，所述视频前端1734与媒体引擎1737耦合。在一些实施例中，媒体引擎1737包括用于视频和图像后处理的视频质量引擎（VQE）1730以及提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）1733引擎。在一些实施例中，几何流水线1736和媒体引擎1737每一个生成施行线程以用于由至少一个图形核1780A提供的线程施行资源。

在一些实施例中，图形处理器1700包括可缩放的线程施行资源特征化模块化核1780A-1780N（有时被称为核切片），每一个具有多个子核1750A-550N、1760A-1760N（有时被称为核子切片）。在一些实施例中，图形处理器1700可以具有任何数目的图形核1780A至1780N。在一些实施例中，图形处理器1700包括图形核1780A，所述图形核1780A至少具有第一子核1750A和第二子核1760A。在其它实施例中，图形处理器是具有单个子核（例如，1750A）的低功率处理器。在一些实施例中，图形处理器1700包括多个图形核1780A-1780N，每一个包括第一子核1750A-1750N的集合和第二子核1760A-1760N的集合。第一子核1750A-1750N的集合中的每一个子核至少包括第一组施行单元1752A-1752N和媒体/纹理采样器1754A-1754N。第二子核1760A-1760N的集合中的每一个子核至少包括第二组施行单元1762A-1762N和采样器1764A-1764N。在一些实施例中，每一个子核1750A-1750N、1760A-1760N共享一组共享资源1770A-1770N。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其它共享资源也可以被包括在图形处理器的各种实施例中。

示例性附加施行单元

图18图示了线程施行逻辑1800，包括在GPE的一些实施例中采用的处理元件阵列。图18的具有与本文中的任何其它附图中的元件相同的参考标号（或名称）的元件可以按与在本文中其它地方描述的类似的任何方式进行操作或起作用，但不限于这样。

在一些实施例中，线程施行逻辑1800包括着色器处理器1802、线程分派器1804、指令高速缓存1806、包括多个施行单元1808A-1808N的可缩放施行单元阵列、采样器1810、数据高速缓存1812以及数据端口1814。在一个实施例中，可缩放施行单元阵列可以通过基于工作负载的计算要求而启用或禁用一个或多个施行单元（例如，施行单元1808A、1808B、1808C、1808D，直到1808N-1和1808N中的任何一个）来动态地缩放。在一个实施例中，所包括的组件经由互连结构而互连，所述互连结构链接到组件中的每一个。在一些实施例中，线程施行逻辑1800包括通过指令高速缓存1806、数据端口1814、采样器1810和施行单元1808A-1808N中的一个或多个到存储器（诸如系统存储器或高速缓存存储器）的一个或多个连接。在一些实施例中，每一个施行单元（例如，1808A）是能够施行多个同时硬件线程而同时针对每一个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，施行单元1808A-1808N的阵列是可缩放的以包括任何数目的单独施行单元。

在一些实施例中，施行单元1808A-1808N主要用于施行着色器程序。着色器处理器1802可以处理各种着色器程序并且经由线程分派器1804分派与着色器程序相关联的施行线程。在一个实施例中，线程分派器包括对来自图形和媒体流水线的线程发起请求进行仲裁并且在施行单元1808A-1808N中的一个或多个施行单元上实例化所请求的线程的逻辑。例如，几何流水线（例如，图17的1736）可以将顶点、镶嵌或几何着色器分派至线程施行逻辑1800（图18）以用于处理。在一些实施例中，线程分派器1804还可以处理来自施行中的着色器程序的运行时线程繁衍请求。

在一些实施例中，施行单元1808A-1808N支持指令集，所述指令集包括对许多标准3D图形着色器指令的本机支持，使得以最小的转译施行来自图形库（例如，Direct 3D和OpenGL）的着色器程序。施行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、分片着色器）以及通用处理（例如，计算和媒体着色器）。施行单元1808A-1808N中的每一个能够进行多发布单指令多数据（SIMD）施行，并且多线程操作使得能够在面对较高延时的存储器访问时实现高效的施行环境。每一个施行单元内的每一个硬件线程具有专用的高带宽寄存器文件和相关联的独立线程状态。对于能够进行整数、单精度浮点运算和双精度浮点运算、SIMD分支能力、逻辑运算、超越运算和其它杂项运算的流水线，施行是每个时钟的多议题。在等待来自存储器或共享功能之一的数据时，施行单元1808A-1808N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可以专用于处理其它线程。例如，在与顶点着色器操作相关联的延迟期间，施行单元可以执行针对像素着色器、分片着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元1808A-1808N中的每一个施行单元在数据元素阵列上进行操作。数据元素的数目是“施行大小”或用于指令的通道数目。施行通道是施行数据元素访问、掩蔽和指令内的流控制的逻辑单元。通道的数目可以与针对特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数目无关。在一些实施例中，施行单元1808A-1808N支持整数和浮点数据类型。

施行单元指令集包括SIMD指令。各种数据元素可以作为打包的数据类型而存储在寄存器中，并且施行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，将向量的256位存储在寄存器中，并且施行单元在作为四个分离的64位打包数据元素（四倍字长（QW）大小的数据元素）、八个分离的32位打包数据元素（双倍字长（DW）大小的数据元素）、十六个分离的16位打包数据元素（字长（W）大小的数据元素）或三十二个分离的8位数据元素（字节（B）大小的数据元素）的向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存（例如，1806）包括在线程施行逻辑1800中以高速缓存用于施行单元的线程指令。在一些实施例中，一个或多个数据高速缓存（例如，1812）被包括以在线程施行期间高速缓存线程数据。在一些实施例中，采样器1810被包括以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在一些实施例中，采样器1810包括专门的纹理或媒体采样功能，以在向施行单元提供经采样的数据之前在采样过程期间处理纹理或媒体数据。

在施行期间，图形和媒体流水线经由线程繁衍和分派逻辑向线程施行逻辑1800发送线程发起请求。一旦几何对象组已经被处理和栅格化成像素数据，着色器处理器1802内的像素处理器逻辑（例如，像素着色器逻辑、分片着色器逻辑等）被调用以进一步计算输出信息并且使得结果被写入到输出表面（例如，颜色缓冲器、深度缓冲器、模板缓冲器等）。在一些实施例中，像素着色器或分片着色器计算各种顶点属性的值，所述值跨栅格化的对象被内插。在一些实施例中，着色器处理器1802内的像素处理器逻辑然后施行应用编程接口（API）供应的像素或分片着色器程序。为了施行着色器程序，着色器处理器1802经由线程分派器1804将线程分派至施行单元（例如，1808A）。在一些实施例中，像素着色器1802使用采样器1810中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算针对每一个几何分片的像素颜色数据，或从进一步处理中丢弃一个或多个像素。

在一些实施例中，数据端口1814提供存储器访问机制，以用于使线程施行逻辑1800将经处理的数据输出至存储器以用于在图形处理器输出流水线上进行处理。在一些实施例中，数据端口1814包括或耦合至一个或多个高速缓存存储器（例如，数据高速缓存1812）以高速缓存数据以供经由数据端口的存储器访问。

图19是图示了根据一些实施例的图形处理器指令格式1900的框图。在一个或多个实施例中，图形处理器施行单元支持具有以多种格式的指令的指令集。实线框图示了一般包括在施行单元指令中的组件，而虚线包括可选的组件或仅包括在指令的子集中的组件。在一些实施例中，所描述和图示的指令格式1900是宏指令，因为它们是供应至施行单元的指令，这与一旦处理执行则由指令解码所导致的微操作相反。

在一些实施例中，图形处理器施行单元本机支持以128位指令格式1910的指令。64位压缩指令格式1930可用于基于所选指令、指令选项和操作数的数目的一些指令。本机128位指令格式710提供对所有指令选项的访问，而一些选项和操作被限制在64位格式1930中。64位格式1930中可用的本机指令根据实施例而变化。在一些实施例中，使用索引字段1913中的索引值集合将指令部分地压缩。施行单元硬件基于索引值来参考压缩表的集合，并且使用压缩表输出来重构以128位指令格式1910的本机指令。

对于每一种格式，指令操作码1912限定施行单元要执行的操作。施行单元跨每一个操作数的多个数据元素来并行地施行每条指令。例如，响应于添加指令，施行单元跨每一个颜色通道执行同时添加操作，所述颜色通道表示纹理元素或图片元素。默认地，施行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段1914使得能够实现对某些施行选项的控制，诸如通道选择（例如，预测）和数据通道排序（例如，拌和）。针对以128位指令格式1910的指令，施行大小字段1916限制将并行施行的数据通道的数目。在一些实施例中，施行大小字段1916不可用于使用在64位压缩指令格式1930中。

一些施行单元指令具有高达三个操作数，包括两个源操作数（src0 1920、src11922）和一个目的地1918。在一些实施例中，执行单元支持双目的地指令，其中目的地之一是隐式的。数据操纵指令可以具有第三源操作数（例如，SRC2 1924），其中，指令操作码1912确定源操作数的数目。指令的最后的源操作数可以是利用指令传递的即时（例如，硬编码）值。

在一些实施例中，128位指令格式1910包括访问/地址模式字段1926，所述访问/地址模式字段1926例如指定是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式1910包括访问/地址模式字段1926，所述访问/地址模式字段1926指定针对指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段1926的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址即时字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码1912位字段对指令进行分组以简化操作码解码1940。对于8位操作码，第4、5和6位允许施行单元确定操作码的类型。所示出的精确操作码分组仅仅是示例。在一些实施例中，移动和逻辑操作码组1942包括数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑组1942共享五个最高有效位（MSB），其中移动（mov）指令是以0000xxxxb的形式，并且逻辑指令是以0001xxxxb的形式。流控制指令组1944（例如，调用（call）、跳（jmp））包括以0010xxxxb形式（例如，0x20）的指令。杂项指令组1946包括指令的混合，包括以0011xxxxb形式（例如，0x30）的同步指令（例如，等待（wait）、发送（send））。并行数学指令组1948包括以0100xxxxb形式（例如，0x40）的按分量的算术指令（例如，加（add）、乘（mul））。并行数学组1948跨数据通道并行地执行算术运算。向量数学组1950包括以0101xxxxb形式（例如，0x50）的算术指令（例如，dp4）。向量数学组对向量操作数执行算术运算，诸如点积计算。

示例性附加图形流水线

图20是图形处理器2000的另一实施例的框图。图20的具有与本文中的任何其它附图中的元件相同的参考标号（或名称）的元件可以按与在本文中其它地方描述的类似的任何方式进行操作或起作用，但不限于这样。

在一些实施例中，图形处理器2000包括图形流水线2020、媒体流水线2030、显示引擎2040、线程施行逻辑2050以及渲染输出流水线2070。在一些实施例中，图形处理器2000是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器通过对一个或多个控制寄存器（未示出）的寄存器写入或者经由向图形处理器2000发布的经由环形互连2002的命令来控制。在一些实施例中，环形互连2002将图形处理器2000耦合至其它处理组件，诸如其它图形处理器或通用处理器。来自环形互连2002的命令通过命令流送器2003被解译，所述命令流送器2003将指令供应至图形流水线2020或媒体流水线2030的各个组件。

在一些实施例中，命令流送器2003引导顶点提取器2005的操作，所述顶点提取器2005从存储器读取顶点数据并且施行由命令流送器2003所提供的顶点处理命令。在一些实施例中，顶点提取器2005将顶点数据提供给顶点着色器2007，所述顶点着色器2007对每一个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点提取器2005和顶点着色器2007通过经由线程分派器2031向施行单元2052A-2052B分派施行线程来施行顶点处理指令。

在一些实施例中，施行单元2052A-2052B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，施行单元2052A-2052B具有附接的L1高速缓存2051，所述L1高速缓存2051特定于每一个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存或单个高速缓存，所述单个高速缓存被分区以包含不同分区中的数据和指令。

在一些实施例中，图形流水线2020包括执行3D对象的硬件加速镶嵌的镶嵌组件。在一些实施例中，可编程的外壳着色器811配置镶嵌操作。可编程域着色器817提供镶嵌输出的后端评估。镶嵌器2013在外壳着色器2011的方向上进行操作并且包含专用逻辑以基于粗略的几何模型来生成详细的几何对象集合，所述粗略的几何模型作为输入被提供至图形流水线2020。在一些实施例中，如果不使用镶嵌，则可以绕过镶嵌组件（例如，外壳着色器2011、镶嵌器2013和域着色器2017）。

在一些实施例中，完整的几何对象可以由几何着色器2019经由被分派至施行单元2052A-2052B的一个或多个线程来处理，或者可以直接进行到裁剪器2029。在一些实施例中，几何着色器在整个几何对象而不是顶点或者如图形流水线的先前级中的顶点补丁上进行操作。如果禁用镶嵌，则几何着色器2019从顶点着色器2007接收输入。在一些实施例中，几何着色器2019可由几何着色器程序编程以便如果镶嵌单元被禁用则执行几何镶嵌。

在栅格化之前，裁剪器2029处理顶点数据。裁剪器2029可以是固定功能裁剪器或者具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线2070中的栅格器和深度测试组件2073分派像素着色器以将几何对象转换成每像素表示。在一些实施例中，像素着色器逻辑包括在线程施行逻辑2050中。在一些实施例中，应用可以绕过栅格器和深度测试组件2073并且经由流出单元2023访问未栅格化的顶点数据。

图形处理器2000具有互连总线、互连结构或某个其它的互连机制，其允许数据和消息在处理器的主要组件之中传递。在一些实施例中，施行单元2052A-2052B和（多个）相关联的高速缓存2051、纹理和媒体采样器2054以及纹理/采样器高速缓存2058经由数据端口2056进行互连，以执行存储器访问并且与处理器的渲染输出流水线组件进行通信。在一些实施例中，采样器2054、高速缓存2051、2058以及施行单元2052A-2052B每一个具有分离的存储器访问路径。

在一些实施例中，渲染输出流水线2070包含栅格器和深度测试组件2073，深度测试组件2073将基于顶点的对象转换成相关联的基于像素的表示。在一些实施例中，栅格器逻辑包括执行固定功能三角形和线栅格化的窗口化器/掩蔽器单元。相关联的渲染高速缓存2078和深度高速缓存2079在一些实施例中也是可用的。像素操作组件2077对数据执行基于像素的操作，虽然在一些实例中，与2D操作（例如，利用混合的位块图像输送）相关联的像素操作由2D引擎2041执行，或者在显示时间处由显示控制器2043使用叠覆显示平面来代替。在一些实施例中，共享的L3高速缓存2075可用于所有图形组件，从而允许在不使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线2030包括媒体引擎2037和视频前端2034。在一些实施例中，视频前端2034从命令流送器2003接收流水线命令。在一些实施例中，媒体流水线2030包括分离的命令流送器。在一些实施例中，视频前端2034在将命令发送至媒体引擎2037之前处理媒体命令。在一些实施例中，媒体引擎2037包括繁衍线程以用于经由线程分派器2031分派至线程施行逻辑2050的线程繁衍功能。

在一些实施例中，图形处理器2000包括显示引擎2040。在一些实施例中，显示引擎2040在处理器2000外部并且经由环形互连2002或某个其它互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎2040包括2D引擎2041和显示控制器2043。在一些实施例中，显示引擎2040包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器2043与显示设备（未示出）耦合，所述显示设备可以是系统集成显示设备（如在膝上型计算机中）或经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线2020和媒体流水线2030可配置成基于多个图形和媒体编程接口执行操作并且不特定于任何一种应用编程接口（API）。在一些实施例中，用于图形处理器的驱动器软件将特定于特定图形或媒体库的API调用转译成可以由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形和计算API提供支持。在一些实施例中，也可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库（OpenCV）提供支持。如果可以做出从将来的API的流水线到图形处理器的流水线的映射，则还将支持具有兼容3D流水线的将来API。

示例性附加图形流水线编程

图21A是图示了根据一些实施例的图形处理器命令格式2100的框图。图21B是图示了根据实施例的图形处理器命令序列2110的框图。图21A中的实线框图示了一般包括在图形命令中的组件，而虚线包括可选的或者仅包括在图形命令的子集中的组件。图21A的示例性图形处理器命令格式2100包括识别命令的目标客户端2102、命令操作代码（操作码）2104和用于命令的相关数据2106的数据字段。一些命令中还包括子操作码2105和命令大小2108。

在一些实施例中，客户端2102指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检验每个命令的客户端字段以调节对命令的进一步处理并且将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元和媒体单元。每一个客户端单元具有处理命令的对应处理流水线。一旦命令被客户端单元接收到，客户端单元读取操作码2104和子操作码2105（如果存在的话）以确定要执行的操作。客户端单元使用数据字段2106中的信息来执行命令。针对一些命令，期望明确的命令大小2108以指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图21B中的流程图示出示例性图形处理器命令序列2110。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来设立、施行和终止图形操作集合。仅出于示例的目的而示出和描述样本命令序列，因为实施例并不限于这些具体命令或该命令序列。而且，命令可以作为命令批次以命令序列来发布，使得图形处理器将以至少部分并发的方式处理命令序列。

在一些实施例中，图形处理器命令序列2110可以按流水线清除命令2112开始以使得任何活跃的图形流水线完成针对流水线的当前待决命令。在一些实施例中，3D流水线2122和媒体流水线2124不并发地进行操作。执行流水线清除以使得活跃的图形流水线完成任何待决命令。响应于流水线清除，用于图形处理器的命令解析器将停止命令处理，直到活跃的绘图引擎完成待决操作并且相关读取高速缓存无效。可选地，渲染高速缓存中被标记为“脏”的任何数据可以被清除到存储器。在一些实施例中，流水线清除命令2112可以用于流水线同步或者在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列要求图形处理器在流水线之间明确地切换时，使用流水线选择命令2113。在一些实施例中，在发布流水线命令之前在施行上下文中仅要求一次流水线选择命令2113，除非上下文要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令2113的流水线切换之前立即要求流水线清除命令2112。

在一些实施例中，流水线控制命令2114配置用于操作的图形流水线并且用于对3D流水线2122和媒体流水线2124进行编程。在一些实施例中，流水线控制命令2114配置用于活跃流水线的流水线状态。在一个实施例中，流水线控制命令2114用于流水线同步和在处理命令批次之前清除来自活跃流水线内的一个或多个高速缓存存储器的数据。

在一些实施例中，返回缓冲器状态命令2116用于配置返回缓冲器的集合以用于使相应的流水线写入数据。一些流水线操作要求一个或多个返回缓冲器的分配、选择、或配置，在处理期间操作将中间数据写入到所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以存储输出数据并且执行交叉线程通信。在一些实施例中，返回缓冲器状态2116包括选择返回缓冲器的大小和数目以用于流水线操作的集合。

命令序列中的其余命令基于用于操作的活跃流水线而不同。基于流水线确定2120，命令序列被定制用于以3D流水线状态2130开始的3D流水线2122，或者在媒体流水线状态2140处开始的媒体流水线2124。

配置3D流水线状态2130的命令包括用于顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态和在处理3D基元命令之前要配置的其它状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态2130命令还能够选择性地禁用或绕过某些流水线元件，如果将不使用那些元件的话。

在一些实施例中，3D基元2132命令用于提交要由3D流水线处理的3D基元。经由3D基元2132命令传递到图形处理器的命令和相关联的参数被转发到图形流水线中的顶点提取功能。顶点提取功能使用3D基元2132命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D基元2132命令用于经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D流水线2122将着色器施行线程分派至图形处理器施行单元。

在一些实施例中，经由施行2134命令或事件触发3D流水线2122。在一些实施例中，寄存器写入触发命令施行。在一些实施例中，经由命令序列中的“前进”或“踢动（kick）”命令来触发施行。在一个实施例中，使用流水线同步命令来触发命令施行以通过图形流水线清除命令序列。3D流水线将针对3D基元来执行几何处理。一旦完成操作，则对结果得到的几何对象进行栅格化，并且像素引擎对结果得到的像素进行着色。对于那些操作，还可以包括控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列2110遵循媒体流水线2124路径。一般地，用于媒体流水线2124的编程的具体使用和方式取决于要执行的媒体或计算操作。在媒体解码期间，可以将具体的媒体解码操作卸载到媒体流水线。在一些实施例中，还可以绕过媒体流水线，并且可以使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序不明确地涉及图形基元的渲染。

在一些实施例中，以与3D流水线2122类似的方式配置媒体流水线2124。在媒体对象命令2142之前，将配置媒体流水线状态2140的命令集合分派或放置到命令队列中。在一些实施例中，针对媒体流水线状态2140的命令包括配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括配置媒体流水线内的视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，针对媒体流水线状态2140的命令还支持去到包含状态设置批次的“间接”状态元件的一个或多个指针的使用。

在一些实施例中，媒体对象命令2142将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括包含要处理的视频数据的存储器缓冲器。在一些实施例中，在发布媒体对象命令2142之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2142被排队，经由施行命令2144或等效的施行事件（例如，寄存器写入）来触发媒体流水线2124。然后可以通过由3D流水线2122或媒体流水线2124提供的操作对来自媒体流水线2124的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和施行GPGPU操作。

示例性图形软件架构

图22图示了根据一些实施例的用于数据处理系统2200的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2210、操作系统2220以及至少一个处理器2230。在一些实施例中，处理器2230包括图形处理器2232以及一个或多个通用处理器核2234。图形应用2210和操作系统2220每一个在数据处理系统的系统存储器2250中施行。

在一些实施例中，3D图形应用2210包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令2212。着色器语言指令可以按高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。应用还包括可执行指令2214，所述可执行指令2214是以适合于由通用处理器核2234执行的机器语言。应用还包括由顶点数据限定的图形对象2216。

在一些实施例中，操作系统2220是来自微软公司的Microsoft® Windows®操作系统、专用UNIX式操作系统或使用Linux内核的变型的开源UNIX式操作系统。操作系统2220可以支持图形API 2222，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统2220使用前端着色器编译器2224以将HLSL中的任何着色器指令2212编译成较低级着色器语言。编译可以是即时（JIT）编译，或者应用可以执行着色器预编译。在一些实施例中，在3D图形应用2210的编译期间，将高级着色器编译成低级着色器。在一些实施例中，着色器指令2212以中间形式提供，所述中间形式诸如由Vulkan API使用的标准便携式中间表示（SPIR）的版本。

在一些实施例中，用户模式图形驱动器2226包含后端着色器编译器2227以将着色器指令2212转换成硬件特定表示。当在使用OpenGL API时，将以GLSL高级语言的着色器指令2212传递至用户模式图形驱动器2226以用于编译。在一些实施例中，用户模式图形驱动器2226使用操作系统内核模式功能2228来与内核模式图形驱动器2229进行通信。在一些实施例中，内核模式图形驱动器2229与图形处理器2232通信以分派命令和指令。

示例性IP核实现方式

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路内的诸如处理器之类的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，指令可以使机器制作逻辑以执行本文所描述的技术。这样的表示（称为“IP核”）是用于集成电路的逻辑的可重用单元，所述可重用单元可以作为描述集成电路的结构的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制作机器上加载硬件模型的各种消费者或制造机构。可以制作集成电路，使得电路执行与本文所描述的实施例中的任何一个实施例相关联地描述的操作。

图23是图示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统2300的框图。IP核开发系统2300可以用于生成可以并入到更大的设计中或用于构造整个集成电路（例如，SOC集成电路）的模块化、可重用设计。设计机构2330可以按高级编程语言（例如，C/C++）生成IP核设计的软件模拟2310。软件模拟2310可以用于使用模拟模型2312来设计、测试和验证IP核的行为。模拟模型2312可以包括功能、行为和/或时序模拟。然后可以从模拟模型2312来创建或合成寄存器传输级（RTL）设计2315。RTL设计2315是对硬件寄存器之间的数字信号的流动进行建模的集成电路（包括使用经建模的数字信号执行的相关联的逻辑）的行为的抽象。除了RTL设计2315之外，还可以创建、设计或合成逻辑级或晶体管级处的较低级设计。因此，初始设计和模拟的特定细节可以变化。

可以由设计机构将RTL设计2315或等同物进一步合成为硬件模型2320，硬件模型2320可以是以硬件描述语言（HDL）或物理设计数据的某种其它表示。可以进一步模拟或测试HDL以验证IP核设计。可以使用非易失性存储器2340（例如，硬盘、闪速存储器或任何非易失性存储介质）来存储IP核设计以用于递送至第3方制作机构2365。可替换地，可以通过有线连接2350或无线连接2360来传输（例如，经由互联网）IP核设计。制作机构2365然后可以制作至少部分地基于IP核设计的集成电路。所制作的集成电路可以配置成执行依照本文所描述的至少一个实施例的操作。

示例性片上系统集成电路

图24-26图示了根据本文所描述的各种实施例的可以使用一个或多个IP核来制作的示例性集成电路和相关联的图形处理器。除了所图示的之外，可以包括其它逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图24是图示了根据实施例的可以使用一个或多个IP核来制作的示例性片上系统集成电路2400的框图。示例性集成电路2400包括一个或多个应用处理器2405（例如，CPU）、至少一个图形处理器2410，并且可以附加地包括图像处理器2415和/或视频处理器2420，其中的任何一个都可以是来自相同或多个不同设计机构的模块化IP核。集成电路2400包括外围或总线逻辑，包括USB控制器2425、UART控制器2430、SPI/SDIO控制器2435和I²S/I²C控制器2440。此外，集成电路可以包括耦合至高清晰度多媒体接口（HDMI）控制器2450和移动工业处理器接口（MIPI）显示接口2455中的一个或多个的显示设备2445。可以由闪速存储器子系统2460（包括闪速存储器和闪速存储器控制器）来提供存储。可以经由存储器控制器2465来提供存储器接口以用于访问SDRAM或SRAM存储器设备。此外，一些集成电路包括嵌入式安全引擎2470。

图25是图示了根据实施例的可以使用一个或多个IP核来制作的片上系统集成电路的示例性图形处理器2510的框图。图形处理器2510可以是图24的图形处理器2410的变型。图形处理器2510包括顶点处理器2505和一个或多个分片处理器2515A-2515N（例如，2515A，2515B，2515C，2515D，直到2515N-1和2515N）。图形处理器2510可以经由分离的逻辑施行不同的着色器程序，使得顶点处理器2505被优化以施行用于顶点着色器程序的操作，而所述一个或多个分片处理器2515A-2515N施行分片（例如，像素）着色操作以用于分片或像素着色器程序。顶点处理器2505执行3D图形流水线的顶点处理阶段并且生成基元和顶点数据。（多个）分片处理器2515A-2515N使用由顶点处理器2505生成的基元和顶点数据以产生显示在显示设备上的帧缓冲器。在一个实施例中，（多个）分片处理器2515A-2515N被优化以施行如OpenGL API中提供的分片着色器程序，所述分片着色器程序可以用于执行与如Direct 3D API中提供的像素着色器程序类似的操作。

此外，图形处理器2510包括一个或多个存储器管理单元（MMU）2520A-2520B、（多个）高速缓存2525A-2525B和（多个）电路互连2530A-2530B。所述一个或多个MMU 2520A-2520B为集成电路2510、包括为顶点处理器2505和/或（多个）分片处理器2515A-2515N提供虚拟到物理地址映射，除了存储在所述一个或多个高速缓存2525A-2525B中的顶点或图像/纹理数据之外，虚拟到物理地址映射可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，所述一个或多个MMU 2520A-2520B可以与系统内的其它MMU（包括与图24的所述一个或多个应用处理器2405、图像处理器2415和/或视频处理器2420相关联的一个或多个MMU）同步，使得每一个处理器2405-2420可以参与共享或统一的虚拟存储器系统。根据实施例，所述一个或多个电路互连2530A-2530B使得图形处理器2510能够经由SoC的内部总线或经由直接连接来与SoC内的其它IP核对接。

图26是图示了根据实施例的可以使用一个或多个IP核来制作的片上系统集成电路的附加示例性图形处理器2610的框图。图形处理器2610可以是图24的图形处理器2410的变型。图形处理器2610包括图25的集成电路2500的所述一个或多个MMU 2520A-2520B、高速缓存2525A-2525B和电路互连2530A-2530B。

图形处理器2610包括一个或多个着色器核2615A-2615N（例如，2615A、2615B、2615C、2615D、2615E、2615F、直到2615N-1和2615N），所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以施行所有类型的可编程着色器代码，包括着色器程序代码以实现顶点着色器、分片着色器和/或计算着色器。当前的着色器核的确切数目可以在实施例和实现方式之中变化。此外，图形处理器2610包括核间任务管理器2605，所述核间任务管理器2605充当将施行线程分派到一个或多个着色器核2615A-2615N的线程分派器和加速拼块化操作以用于基于拼块的渲染的拼块化单元2618，其中用于场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。

以下条款和/或示例关于其具体实施例或示例。示例中的详情可以使用在一个或多个实施例中的任何地方。不同实施例或示例的各种特征可以与所包括的一些特征和所排除的其它特征各种地组合以适应各种不同的应用。示例可以包括诸如方法、用于执行方法的动作的部件、包括指令的至少一个机器可读介质，所述指令在由机器执行时使得机器执行方法的动作，或者根据本文所描述的实施例和示例的装置或系统的动作。各种组件可以是用于执行所描述的操作或功能的部件。

一个实施例提供了一种并行处理器，包括并行处理器内的处理阵列，处理阵列包括多个计算块，每一个计算块包括配置用于并行操作的多个处理集群，并且所述多个计算块中的每一个是可独立抢占的。在一个实施例中，并行处理器是配置用于SIMT施行的GPGPU。在一个实施例中，并行处理器包括将工作负载调度到所述多个计算块的调度器模块。调度器模块可以是嵌入式微控制器。在一个实施例中，所述多个计算块包括第一计算块和第二计算块。第一计算块可以配置成抢占工作负载的第一工作组，而第二计算块施行工作负载的第二工作组。在一个实施例中，处理阵列配置成经由虚拟地址映射对存储器进行寻址，并且配置成支持针对虚拟地址映射的页面出错。第一计算块可以配置成检测第一工作组具有超过阈值的数目的未经处置的页面错误，停止第一工作组的施行，并且保存针对第一工作组的上下文状态。在一个实施例中，并行处理器附加地包括存储针对所述多个计算块中的每一个的上下文状态的上下文保存存储器，并且第一计算块将针对第一工作组的上下文状态保存到上下文保存存储器。在一个实施例中，上下文保存存储器专用于第一计算块。

在一个实施例中，第一计算块和第二计算块共享处理阵列内的共享资产集合。共享资产集合可以包括纹理单元、纹理采样器和高速缓存存储器。共享资产的集合还可以包括地址生成单元和地址映射单元。在一个实施例中，针对第一工作组的上下文状态包括针对共享资产的集合的上下文状态。

一个实施例提供了一种并行处理器上的工作负载管理的方法，所述方法包括，响应于接收到与并行处理器内的第一计算块上的第一工作组相关联的页面错误数目已经超过阈值的通知，当针对与第一工作组相关联的上下文启用页面错误抢占时，将第一计算块置于抢占状态中。方法附加地包括确定第一待决工作组是否可用于在第一计算块上施行，当第一待决工作组可用于在第一计算块上施行时抢占第一计算块上的第一工作组，以及在并行处理器内的第二计算块上施行第二工作组而同时抢占第一工作组，其中第一计算块和第二计算块每一个包括多个处理集群，所述多个处理集群中的每一个包括多个处理单元。在一个实施例中，方法附加地包括当针对上下文的平均页面错误延时在高水位阈值以上时启用针对与第一工作组相关联的上下文的页面错误抢占，并且当针对上下文的平均页面错误延时在低水位阈值以下时禁用针对上下文的页面错误抢占。在一个实施例中，将第一计算块置于抢占状态中包括将与第一计算块相关联的硬件上下文状态保存到上下文保存存储器，并且将与第一计算块相关联的硬件上下文状态保存到上下文保存存储器包括保存与至少第一工作组相关联的上下文状态。

一个实施例提供一种通用图形处理单元（GPGPU）上的工作负载管理的方法，所述方法包括编译用于在GPGPU上施行的源代码以生成经编译的源代码。在编译源代码的同时，编译器可以生成与经编译的源代码的一个或多个指令相关联的元数据，其中元数据指示当抢占所述一个或多个指令处的施行时的上下文保存状态的大小。在一个实施例中，元数据包括指示寄存器文件使用或下个指令集中的寄存器文件使用中的待决改变的抢占提示。

本文所描述的实施例涉及配置成执行某些操作或具有预确定的功能的诸如专用集成电路（ASIC）的硬件的具体配置。这样的电子设备典型地包括耦合到一个或多个其它组件的一个或多个处理器的集合，所述一个或多个其它组件诸如一个或多个存储设备（非易失性机器可读存储介质）、用户输入/输出设备（例如键盘、触摸屏和/或显示器）和网络连接。处理器的集合和其它组件的耦合典型地通过一个或多个总线和桥接器（还称为总线控制器）。存储设备和承载网络业务的信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备典型地存储用于在该电子设备的一个或多个处理器的集合上施行的代码和/或数据。

示例

示例1：一种并行处理器，包括：

并行处理器内的处理阵列，处理阵列包括多个计算块，每一个计算块包括配置用于并行操作的多个处理集群，其中所述多个计算块中的每一个是可独立抢占的。

示例2：如示例1中所述的并行处理器，其中并行处理器是通用图形处理单元（GPGPU）。

示例3：如示例2中所述的并行处理器，其中并行处理器是单指令多线程（SIMT）处理器。

示例4：如示例1中所述的并行处理器，附加地包括将工作负载调度到所述多个计算块的调度器模块。

示例5：如示例4中所述的并行处理器，其中调度器模块是嵌入式微控制器。

示例6：如示例4中所述的并行处理器，其中所述多个计算块包括第一计算块和第二计算块。

示例7：如示例6中所述的并行处理器，其中第一计算块抢占工作负载的第一工作组，而第二计算块施行工作负载的第二工作组。

示例8：如示例7中所述的并行处理器，其中处理阵列配置成经由虚拟地址映射对存储器进行寻址，并且支持针对虚拟地址映射的页面出错，并且其中调度器模块追踪平均延时以解决页面错误。

示例9：如示例8中所述的并行处理器，其中所述多个计算块的第一计算块配置成检测第一工作组具有超过阈值的数目的未经处置的页面错误，停止第一工作组的施行，并且保存针对第一工作组的上下文状态。

示例10：如示例9中所述的并行处理器，附加地包括存储针对所述多个计算块中的每一个的上下文状态的上下文保存存储器，其中第一计算块将针对第一工作组的上下文状态保存到上下文保存存储器。

示例11：如示例10中所述的并行处理器，其中第一计算块将针对第一工作组的上下文状态保存到专用于第一计算块的上下文保存存储器的区。

示例12：一种并行处理器上的工作负载管理的方法，所述方法包括：

响应于接收到与并行处理器内的第一计算块上的第一工作组相关联的页面错误数目已经超过阈值的通知，当针对与第一工作组相关联的上下文启用页面错误抢占时，将第一计算块置于抢占状态中；

确定第一待决工作组是否可用于在第一计算块上施行；

当第一待决工作组可用于在第一计算块上施行时抢占第一计算块上的第一工作组；以及

在并行处理器内的第二计算块上施行第二工作组而同时抢占第一工作组，其中第一计算块和第二计算块每一个包括多个处理集群，所述多个处理集群中的每一个包括多个处理单元。

示例13：如示例12中所述的方法，附加地包括当针对上下文的平均页面错误延时在高水位阈值以上时启用针对与第一工作组相关联的上下文的页面错误抢占，并且当针对上下文的平均页面错误延时在低水位阈值以下时禁用针对上下文的页面错误抢占。

示例14：如示例13中所述的方法，其中将第一计算块置于抢占状态中包括将与第一计算块相关联的硬件上下文状态保存到上下文保存存储器，并且将与第一计算块相关联的硬件上下文状态保存到上下文保存存储器包括保存与至少第一工作组相关联的上下文状态。

示例15：如示例13中所述的方法，其中将与第一计算块相关联的硬件上下文保存到上下文保存存储器包括将上下文状态保存到专用于第一计算块的上下文保存存储器中的区。

示例16：如示例12中所述的方法，其中第一待决工作组来自与第一工作组相同的上下文。

示例17：一种通用图形处理单元（GPGPU）上的工作负载管理的方法，所述方法包括：

编译用于在GPGPU上施行的源代码以生成经编译的源代码；以及

在编译源代码的同时，生成与经编译的源代码的一个或多个指令相关联的元数据，元数据指示当抢占所述一个或多个指令处的施行时的上下文保存状态的大小。

示例18：如示例17中所述的方法，其中元数据包括指示在所述一个或多个指令处使用中的寄存器文件空间量的抢占提示。

示例19：如示例18中所述的方法，附加地包括在GPGPU上施行经编译的源代码。

示例20：如示例19中所述的方法，当在GPGPU上施行经编译的源代码时，附加地包括：

在GPGPU的计算单元处提取经编译的源代码的指令；

解码与指令相关联的抢占提示；

接收抢占施行的请求；以及

基于抢占提示，在接收到抢占施行的请求之后施行至少一个附加指令。

当然，可以使用软件、固件和/或硬件的不同组合来实现实施例的一个或多个部分。贯穿该详细描述，出于解释的目的，阐述了众多具体细节以便提供本发明的透彻理解。然而，对本领域技术人员将明显的是，可以在没有这些具体细节中的一些的情况下实践实施例。在某些实例中，并未详细描述公知的结构和功能，以避免模糊实施例的发明主题。相应地，本发明的范围和精神应当根据随附权利要求来断定。

Claims (25)

1.一种并行处理器，包括：

并行处理器内的处理阵列，处理阵列包括多个计算块，每一个计算块包括配置用于并行操作的多个处理集群，其中所述多个计算块中的每一个是可独立抢占的。

2.如权利要求1中所述的并行处理器，其中并行处理器是通用图形处理单元（GPGPU）。

3.如权利要求2中所述的并行处理器，其中并行处理器是单指令多线程（SIMT）处理器。

4.如权利要求1中所述的并行处理器，附加地包括将工作负载调度到所述多个计算块的调度器模块，其中调度器模块是嵌入式微控制器。

5.如权利要求4中所述的并行处理器，其中所述多个计算块包括第一计算块和第二计算块。

6.如权利要求5中所述的并行处理器，其中第一计算块抢占工作负载的第一工作组，而第二计算块施行工作负载的第二工作组。

7.如权利要求6中所述的并行处理器，其中处理阵列配置成经由虚拟地址映射对存储器进行寻址，并且支持针对虚拟地址映射的页面出错，并且其中调度器模块追踪平均延时以解决页面错误。

8.如权利要求7中所述的并行处理器，其中所述多个计算块的第一计算块配置成检测第一工作组具有超过阈值的数目的未经处置的页面错误，停止第一工作组的施行，并且保存针对第一工作组的上下文状态。

9.如权利要求7中所述的并行处理器，附加地包括存储针对所述多个计算块中的每一个的上下文状态的上下文保存存储器，其中第一计算块将针对第一工作组的上下文状态保存到上下文保存存储器。

10.如权利要求9中所述的并行处理器，其中第一计算块将针对第一工作组的上下文状态保存到专用于第一计算块的上下文保存存储器的区。

11.一种并行处理器上的工作负载管理的方法，所述方法包括：

响应于接收到与并行处理器内的第一计算块上的第一工作组相关联的页面错误的数目已经超过阈值的通知，当针对与第一工作组相关联的上下文启用页面错误抢占时，将第一计算块置于抢占状态中；

确定第一待决工作组是否可用于在第一计算块上施行；

当第一待决工作组可用于在第一计算块上施行时抢占第一计算块上的第一工作组；以及

在并行处理器内的第二计算块上施行第二工作组而同时抢占第一工作组，其中第一计算块和第二计算块每一个包括多个处理集群，所述多个处理集群中的每一个包括多个处理单元。

12.如权利要求11中所述的方法，附加地包括当针对上下文的平均页面错误延时在高水位阈值以上时启用针对与第一工作组相关联的上下文的页面错误抢占，并且当针对上下文的平均页面错误延时在低水位阈值以下时禁用针对上下文的页面错误抢占。

13.如权利要求12中所述的方法，其中将第一计算块置于抢占状态中包括将与第一计算块相关联的硬件上下文状态保存到上下文保存存储器，并且将与第一计算块相关联的硬件上下文状态保存到上下文保存存储器包括保存与至少第一工作组相关联的上下文状态。

14.如权利要求12中所述的方法，其中将与第一计算块相关联的硬件上下文保存到上下文保存存储器包括将上下文状态保存到专用于第一计算块的上下文保存存储器中的区。

15.如权利要求12中所述的方法，其中第一待决工作组来自与第一工作组相同的上下文。

16.如权利要求15中所述的方法，其中第一待决工作组不可用于在第一计算块上施行，并且附加地包括：

确定第二待决工作组是否可用于在第一计算块上施行；以及

当第二待决工作组可用于在第一计算块上施行时抢占第一计算块上的第一工作组。

17.如权利要求16中所述的方法，其中第二待决工作组来自与第一工作组不同的上下文。

18.如权利要求12中所述的方法，其中将第一计算块置于抢占状态中包括，对于第一计算块内的每一个计算单元，确定是否针对计算单元设定抢占位，并且当抢占位被设定时停止计算单元的施行。

19.如权利要求12中所述的方法，其中将第一计算块置于抢占状态中包括，对于第一计算块内的每一个计算单元，确定是否针对计算单元设定抢占位，并且继续计算单元的施行直到抢占位被设定。

20.如权利要求19中所述的方法，附加地包括在抢占超时之后停止计算单元的施行。

21.一种通用图形处理单元（GPGPU）上的工作负载管理的方法，所述方法包括：

编译用于在GPGPU上施行的源代码以生成经编译的源代码；以及

在编译源代码的同时，生成与经编译的源代码的一个或多个指令相关联的元数据，元数据指示当抢占所述一个或多个指令处的施行时的上下文保存状态的大小。

22.如权利要求21中所述的方法，其中元数据包括指示在所述一个或多个指令处使用中的寄存器文件空间量的抢占提示。

23.如权利要求22中所述的方法，附加地包括在GPGPU上施行经编译的源代码。

24.如权利要求23中所述的方法，当在GPGPU上施行经编译的源代码时，附加地包括：

在GPGPU的计算单元处提取经编译的源代码的指令；

解码与指令相关联的抢占提示；以及

设定指示是否响应于抢占请求而进行抢占的内部状态值。

25.如权利要求24中所述的方法，附加地包括：

接收抢占施行的请求；以及

基于抢占提示，在接收到抢占施行的请求之后施行至少一个附加指令。