CN108694686A - 混合低功率同构图形处理单元 - Google Patents

Abstract

本发明涉及混合低功率同构图形处理单元。在示例中，一种装置包括多个执行单元以及逻辑，所述多个执行单元至少包括第一类型的执行单元和第二类型的执行单元，所述逻辑至少部分地包括硬件逻辑，用以分析工作负荷并将工作负荷指派给第一类型的执行单元或第二类型的执行单元中的一个。还公开并要求保护其他实施例。

Description

混合低功率同构图形处理单元

技术领域

本公开一般地涉及电子学领域。更具体地，一些实施例涉及用于实现混合低功率同构图形处理单元的技术。

背景技术

随着集成电路制造技术改进，制造者能够将附加功能集成到单个硅衬底上。随着功能数量增加，单个集成电路（IC）芯片上的部件数量也增加。附加部件增加附加的信号切换，继而生成更多热量和/或消耗更多功率。附加热量可能通过例如热膨胀而损坏芯片上的部件。并且，对于此类设备，例如尤其对于依靠电池功率起作用的设备，附加功率消耗可能限制使用位置和/或使用模型。因此，高效的功率管理可能具有对电子设备的效率、寿命、以及使用模型的直接影响。

此外，当前的并行图形数据处理包括被开发成对图形数据执行诸如例如线性插值、曲面细分、光栅化、纹理映射、深度测试等的特定操作的系统和方法。传统上，图形处理器使用固定功能计算单元来处理图形数据；然而，最近，已使图形处理器的各部分变成可编程的，使得此类处理器能够支持更多种多样的操作用于处理顶点和片段数据。

为了进一步增加性能，图形处理器通常实现诸如流水线化（pipelining）之类的处理技术，所述处理技术尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令多线程（SIMT）架构的并行图形处理器被设计成使图形流水线中的并行处理的量最大化。在SIMT架构中，并行线程的组尝试尽可能经常地一起同步地执行程序指令以增加处理效率。可以在Shane Cook的CUDA 编程（CUDA Programming）第3章页码37-51（2013年）和/或Nicholas Wilt的CUDA手册——对GPU编程的全面指导（CUDA Handbook, A Comprehensive Guide to GPU Programming）的章节2.6.2到3.1.2（2013年6月）中找到用于SIMT架构的软件和硬件的一般概述。

附图说明

使得可以详细地理解本发明的实施例的以上记载特征的方式，可以参考实施例来对以上简要概括的实施例进行更具体的描述，所述实施例中的一些被图示在附图中。然而，要注意，附图仅图示典型实施例，并因此不应被认为限制其范围。

图1是图示了被配置成实现本文中所描述的实施例的一个或多个方面的计算机系统的框图。

图2A-2D图示了根据实施例的并行处理器部件。

图3A-3B是根据实施例的图形多处理器的框图。

图4A-4F图示了其中多个GPU通信地耦合至多个多核处理器的示例性架构。

图5图示了根据实施例的图形处理流水线。

图6A-6F和7A-7B是根据实施例的各种架构的示意性图示。

图8图示了根据实施例的切换调节器的框图。

图9是依照一个或多个实施例的包括流式（streaming）多处理器的系统的框图。

图10图示了根据一个实施例的并行处理系统的框图。

图11是根据实施例的处理系统的框图。

图12是根据实施例的处理器的框图。

图13是根据实施例的图形处理器的框图。

图14是依照一些实施例的图形处理器的图形处理引擎的框图。

图15是由附加实施例提供的图形处理器的框图。

图16图示了线程执行逻辑，所述线程执行逻辑包括在一些实施例中采用的处理元件阵列。

图17是图示了根据一些实施例的图形处理器指令格式的框图。

图18是根据另一实施例的图形处理器的框图。

图19A-19B图示了根据一些实施例的图形处理器命令格式和命令序列。

图20图示了根据一些实施例的数据处理系统的示例性图形软件架构。

图21是图示了根据实施例的IP核开发系统的框图。

图22是图示了根据实施例的示例性片上系统集成电路的框图。

图23是图示了附加示例性图形处理器的框图。

图24是图示了根据实施例的片上系统集成电路的附加示例性图形处理器的框图。

具体实施方式

在以下描述中，阐述了很多特定细节以便提供对各种实施例的彻底理解。然而，可以在没有特定细节的情况下实践各种实施例。在其他实例中，没有详细地描述公知的方法、过程、部件和电路以便不使特定实施例模糊。进一步，可使用各种手段来执行实施例的各种方面，所述手段诸如集成半导体电路（“硬件”）、组织成一个或多个程序的计算机可读指令（“软件”）或硬件与软件的某个组合。出于本公开的目的，对“逻辑”的引用应意味着硬件、软件、固件或其某个组合。

可在任何处理器（诸如 GPCPU、CPU、GPU等）、图形控制器等中应用本文中所讨论的一些实施例。还公开并要求保护其他实施例。进一步地，可在包括（例如具有一个或多个处理器核的）一个或多个处理器的计算系统中应用一些实施例，所述计算系统诸如本文中所讨论的那些，包括例如移动计算设备，例如智能电话、平板、UMPC（超级移动个人计算机）、膝上型计算机、超极本^TM计算设备、可穿戴设备（诸如智能手表或智能眼镜）等。

在一些实施例中，图形处理单元（GPU）通信地耦合至主机/处理器核以使图形操作、机器学习操作、模式分析操作、以及各种通用GPU（GPGPU）功能加速。GPU可通过总线或另一互连（例如，诸如PCIe或NVLink之类的高速互连）通信地耦合至主机处理器/核。在其他实施例中，GPU可被集成在与核相同的封装或芯片上，并通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合至核。不管GPU被连接的方式，处理器核可以以工作描述符中所包含的命令/指令的序列的形式将工作分配给GPU。GPU然后使用专用电路/逻辑以用于高效地处理这些命令/指令。

在以下描述中，阐述了很多特定细节来提供更彻底的理解。然而，将对本领域技术人员显而易见的是，可以在没有这些特定细节中的一个或多个的情况下实践本文中所描述的实施例。在其他实例中，没有描述公知的特征以避免使本发明的实施例的细节模糊。

系统概述

图1是图示了被配置成实现本文中所描述的实施例的一个或多个方面的计算系统100的框图。计算系统100包括处理子系统101，所述处理子系统101具有经由互连路径进行通信的一个或多个处理器102和系统存储器104，所述互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组部件内的单独的部件，或者可以集成在所述一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，所述I/O中枢107可以使得计算系统100能够从一个或多个输入设备108接收输入。另外，I/O中枢107可以使得显示控制器能够向一个或多个显示设备110A提供输出，所述显示控制器可以被包括在一个或多个处理器102中。在一个实施例中，与I/O中枢107耦合的一个或多个显示设备110A可以包括本地的、内部的或嵌入式的显示设备。

在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述一个或多个并行处理器112经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可能是任何数量的基于标准的通信链路技术或协议（诸如但不限于PCI Express）中的一个，或者可能是供应方特定的通信接口或通信结构。在一个实施例中，所述一个或多个并行处理器112形成计算上集中的并行或向量处理系统，所述系统包括大量处理核和/或处理集群，诸如集成众核（MIC）处理器。在一个实施例中，所述一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢107耦合的所述一个或多个显示设备110A中的一个输出像素。所述一个或多个并行处理器112还可以包括显示控制器和显示接口（未示出）以使得能实现到一个或多个显示设备110B的直接连接。

在I/O子系统111内，系统存储单元114可以连接至I/O中枢107来为计算系统100提供存储机制。I/O开关116可以用于提供接口机制，以使得能实现I/O中枢107与可以集成到平台中的其他部件（诸如网络适配器118和/或无线网络适配器119）和可以经由一个或多个插入式设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一有线网络适配器。无线网络适配器119可以包括如下中的一个或多个：Wi-Fi、蓝牙、近场通信（NFC）或包括一个或多个无线电装置的其他网络设备。

计算系统100可以包括未明确示出的其他部件，所述其他部件包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢107。可以使用任何合适的协议，诸如基于PCI（外围部件互连）的协议（例如，PCI-Express），或（多个）任何其他总线或点对点通信接口和/或协议，诸如NV-Link高速互连或本领域中已知的互连协议，来实现将图1中的各种部件互连的通信路径。

在一个实施例中，所述一个或多个并行处理器112结合为了进行图形和视频处理而优化的电路，所述电路包括例如视频输出电路，并且构成图形处理单元（GPU）。在另一实施例中，所述一个或多个并行处理器112结合为了进行通用处理而优化的电路，同时保持本文中较详细地描述的基础计算架构。在又一实施例中，计算系统100的部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，所述一个或多个并行处理器112、存储器中枢105、（多个）处理器102和I/O中枢107可以集成到片上系统（SoC）集成电路中。替代地，计算系统100的部件可以集成到单个封装中以形成系统级封装（SIP）配置。在一个实施例中，计算系统100的部件的至少一部分可以集成到多芯片模块（MCM）中，所述多芯片模块（MCM）可以与其他多芯片模块互连成模块化计算系统。

应当理解，本文中示出的计算系统100是说明性的并且变化和修改是可能的。连接拓扑可以按照期望进行修改，所述连接拓扑包括桥的数量和布置、（多个）处理器102的数量和（多个）并行处理器112的数量。例如，在一些实施例中，系统存储器104直接地而不是通过桥连接至（多个）处理器102，而其他设备经由存储器中枢105和（多个）处理器102与系统存储器104进行通信。在其他替代拓扑中，（多个）并行处理器112连接至I/O中枢107或直接连接至所述一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的（多个）处理器102的两个或更多个集合，它们可以与（多个）并行处理器112的两个或更多个实例耦合。

本文中示出的特定部件中的一些是可选的并且可能不被包括在计算系统100的所有实现中。例如，可以支持任何数量的插入式卡或外围设备，或者可以消除一些部件。此外，一些架构可以将不同的术语用于与图1中图示的那些部件类似的部件。例如，在一些架构中存储器中枢105可以被称为北桥，而I/O中枢107可以被称为南桥。

图2A图示了根据实施例的并行处理器200。并行处理器200的各种部件可以使用诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA）之类的一个或多个集成电路设备来实现。根据实施例，所图示的并行处理器200是图1中示出的一个或多个并行处理器112的变体。

在一个实施例中，并行处理器200包括并行处理单元202。该并行处理单元包括I/O单元204，所述I/O单元204使得能实现与包括并行处理单元202的其他实例的其他设备的通信。I/O单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105之类的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉及执行存储器操作的命令。

当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将用于执行那些命令的工作操作引导到前端208。在一个实施例中，前端208与调度器210耦合，所述调度器210被配置成向处理集群阵列212分发命令或其他工作项目。在一个实施例中，调度器210确保在向处理集群阵列212的处理集群分发任务之前，处理集群阵列212被恰当地配置并且处于有效状态中。

处理集群阵列212可以包括多达“N”个处理集群（例如，集群214A、集群214B到集群214N）。处理集群阵列212的每个集群214A-214N可以执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来向处理集群阵列212的集群214A-214N分配工作，所述算法可以根据因为每个类型的程序或计算而出现的工作负荷而变化。调度可以由调度器210动态地处理，或者可以在被配置用于由处理集群阵列212执行的程序逻辑的编译期间由编译器逻辑部分地协助。在一个实施例中，处理集群阵列212的不同集群214A-214N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。

处理集群阵列212可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务的逻辑，所述处理任务包括视频和/或音频数据的过滤、执行包括物理操作的建模操作，以及执行数据变换。

在一个实施例中，处理集群阵列212被配置成执行并行图形处理操作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置成执行图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204传送来自系统存储器的数据以用于处理。在处理期间，将经传送的数据可以被在处理期间存储到片上存储器（例如，并行处理器存储器222），然后写回到系统存储器。

在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以被配置成将处理工作负荷分成近似相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列212的多个集群214A-214N。在一些实施例中，处理集群阵列212的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行曲面细分和几何着色，并且第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生用于显示的渲染图像。由集群214A-214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群214A-214N之间传输以用于进一步处理。

在操作期间，处理集群阵列212可以接收要经由调度器210执行的处理任务，所述调度器210从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据以及定义要如何处理数据（例如，要执行哪个程序）的状态参数和命令的索引，所述数据例如表面（补丁（patch））数据、图元（primitive）数据、顶点数据和/或像素数据。调度器210可以被配置成获取对应于任务的索引或者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在由传入命令缓冲器（例如，批处理缓冲器、推（push）缓冲器等）指定的工作负荷发起之前被配置成有效状态。

并行处理单元202的一个或多个实例中的每个可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关216可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元（例如，分区单元220A、分区单元220B至分区单元220N），它们可以各自耦合至并行处理器存储器222的一部分（例如，存储器单元）。在一个实现中，分区单元220A-220N的数量被配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A-220N的数量可能不等于存储器设备的数量。

在各种实施例中，存储器单元224A-224N可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形随机存取存储器（SGRAM），包括图形双倍数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。本领域技术人员将领会，存储器单元224A-224N的具体实现可以变化，并且可以选自各种常规设计中的一个。诸如帧缓冲器或纹理映射之类的渲染目标可以跨存储器单元224A-224N存储，从而允许分区单元220A-220N并行地写入每个渲染目标的部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，可以排除并行处理器存储器222的本地实例，以有利于利用系统存储器连同本地高速缓冲存储器的统一存储器设计。

在一个实施例中，处理集群阵列212的集群214A-214N中的任一个可以处理将写入到并行处理器存储器222内的存储器单元224A-224N中的任何的数据。存储器交叉开关216可以被配置成将每个集群214A-214N的输出传送到任何分区单元220A-220N或另一集群214A-214N，其可以对输出执行附加处理操作。每个集群214A-214N可以通过存储器交叉开关216与存储器接口218进行通信以从各种外部存储器设备读取或写入到各种外部存储器设备。在一个实施例中，存储器交叉开关216具有至存储器接口218的连接，用以与I/O单元204通信，以及至并行处理器存储器222的本地实例的连接，从而使得不同的处理集群214A-214N内的处理单元能够与系统存储器或对于并行处理单元202而言非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A-214N与分区单元220A-220N之间的业务流。

虽然在并行处理器200内图示了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数量的实例。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或者可以使多个插入式卡互连。即使不同实例具有不同数量的处理核、不同量的本地并行处理器存储器和/或其他配置差异，并行处理单元202的不同实例也可以被配置成互操作。例如并且在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例更高精度的浮点单元。结合并行处理单元202或并行处理器200的一个或多个实例的系统可以以多种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。

图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A-220N中的一个的实例。如所图示的，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226（光栅操作单元）。L2高速缓存221是被配置成执行从存储器交叉开关216和ROP 226所接收的加载和存储操作的读取/写入高速缓存。L2高速缓存221向帧缓冲器接口225输出读取未命中和紧急回写请求以用于处理。也可以经由帧缓冲器接口225向帧缓冲器发送脏更新以用于机会处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元中的一个对接，所述存储器单元诸如（例如，在并行处理器存储器222内的）图2的存储器单元224A-224N。

在图形应用中，ROP 226是执行诸如模板印刷（stencil）、z检验、混合等的光栅操作的处理单元。ROP 226然后输出图形存储器中存储的经处理的图形数据。在一些实施例中，ROP 226包括压缩逻辑，用以压缩写入到存储器的z或颜色数据以及对从存储器读取的z或颜色数据解压缩。在一些实施例中，ROP 226被包括在每个处理集群（例如，图2的集群214A-214N）内而不是分区单元220内。在此类实施例中，通过存储器交叉开关216传输针对像素数据的读取和写入请求，而不是像素片段数据。经处理的图形数据可以显示在显示设备（诸如图1的一个或多个显示设备110中的一个）上，被路由以用于由（多个）处理器102进一步处理，或者被路由以用于由图2A的并行处理器200内的处理实体中的一个进一步处理。

图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A-214N中的一个的实例。处理集群214可以被配置成并行地执行多个线程，其中术语“线程”是指在一组特定输入数据上执行的特定程序的实例。在一些实施例中，在不提供多个独立的指令单元的情况下，使用单指令多数据（SIMD）指令发布技术来支持大量线程的并行执行。在其他实施例中，单指令多线程（SIMT）技术被用于使用公用指令单元来支持大量一般同步的线程的并行执行，所述公用指令单元被配置成向处理集群中的每一个内的一组处理引擎发布指令。与其中所有处理引擎通常执行相同指令的SIMD执行制度不同，SIMT执行允许不同线程更容易地遵循通过给定线程程序的有分歧的执行路径。本领域技术人员将理解，SIMD处理制度表示SIMT处理制度的功能子集。

处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2的调度器210接收指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所图示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将经处理数据分发到包括其他着色器单元的多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240分发的经处理数据指定目的地来促进经处理数据的分发。

处理集群214内的每个图形多处理器234可以包括一组相同的功能执行逻辑（例如，算术逻辑单元、加载-存储单元等）。功能执行逻辑可以以流水线化方式进行配置，其中可以在完成先前的指令之前发布新的指令。功能执行逻辑支持多种操作，包括整数和浮点算术、比较运算、布尔运算、移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可能存在功能单元的任何组合。

传输到处理集群214的指令构成线程。跨一组并行处理引擎执行的一组线程是线程组。线程组对不同的输入数据执行相同的程序。线程组内的每个线程可以被指派给图形多处理器234内的不同的处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个可能在该线程组被处理的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程组。

在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓冲存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存而是使用处理集群214内的高速缓冲存储器（例如，L1高速缓存308）。每个图形多处理器234还能够访问在所有处理集群214之间共享并且可以用于在线程之间传送数据的分区单元（例如，图2的分区单元220A-220N）内的L2高速缓存。图形多处理器234还可以访问芯片外全局存储器，所述芯片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以存储在L1高速缓存308中的公用指令和数据。

每个处理集群214可以包括被配置成将虚拟地址映射成物理地址的MMU 245（存储器管理单元）。在其他实施例中，MMU 245的一个或多个实例可以驻留在图2的存储器接口218内。MMU 245包括一组页表条目（PTE），其用于将虚拟地址映射成图块（tile）的物理地址（更多地讨论分块）并且可选地映射成高速缓存行索引。MMU 245可以包括地址转换后备缓冲器（TLB）或高速缓存，它们可以驻留在图形多处理器234或L1高速缓存或处理集群214内。处理物理地址以分发表面数据访问局部性，以允许分区单元之间的高效请求交织。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。

在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器234耦合至纹理单元236以用于执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。根据需要，从（未示出的）内部纹理L1高速缓存或者在一些实施例中从图形多处理器234内的L1高速缓存读取并且从L2高速缓存、本地并行处理器存储器或系统存储器获取纹理数据。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一处理集群214提供该经处理任务用于进一步处理或以经由存储器交叉开关216将该经处理任务存储在L2高速缓存、本地并行处理器存储器或系统存储器中。preROP 242（预先光栅操作单元）被配置成从图形多处理器234接收数据，将数据引导到ROP单元，所述ROP单元可以与如本文中所描述的分区单元（例如，图2的分区单元220A-220N）位于一起。preROP 242单元可以执行对颜色混合的优化、组织像素颜色数据并执行地址转换。

将领会，本文中所描述的核架构是说明性的并且变化和修改是可能的。任何数量的处理单元，例如图形多处理器234、纹理单元236、preROP 242等，可以被包括在处理集群214内。进一步地，虽然仅示出一个处理集群214，但如本文中所描述的并行处理单元可以包括处理集群214的任何数量的实例。在一个实施例中，每个处理集群214可以被配置成使用分离且不同的处理单元、L1高速缓存等来独立于其他处理集群214进行操作。

图2D示出了根据一个实施例的图形多处理器234。在此类实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，所述执行流水线包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元（GPGPU）核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓冲存储器272和共享存储器270耦合。

在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。所述指令被高速缓存在指令高速缓存252中并被分派以用于由指令单元254执行。指令单元254可以将指令分派为线程组（例如，线程束（warp）），其中线程组的每个线程被指派给GPGPU核262内的不同执行单元。指令可以通过指定统一地址空间内的地址来访问本地、共享或全局地址空间中的任何地址空间。地址映射单元256可以用于将统一地址空间中的地址转换成可由加载/存储单元266访问的不同存储器地址。

寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接至图形多处理器324的功能单元（例如，GPGPU核262、加载/存储单元266）的数据路径的操作数提供临时存储。在一个实施例中，在功能单元中的每个之间划分寄存器堆258，使得每个功能单元被分配寄存器堆258的专用部分。在一个实施例中，在正由图形多处理器324执行的不同线程束之间划分寄存器堆258。

GPGPU核262可以每个包括用于执行图形多处理器324的指令的浮点单元（FPU）和/或整数算术逻辑单元（ALU）。根据实施例，GPGPU核262可以在架构方面类似，或者可以在架构方面不同。例如并且在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现针对浮点算术的IEEE754-2008标准或使得能实现可变精度浮点算术。图形多处理器324可以另外包括一个或多个固定功能或特殊功能单元，用以执行诸如复制矩形或像素混合操作之类的特定功能。在一个实施例中，GPGPU核中的一个或多个还可以包含固定或特殊功能逻辑。

存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器324的功能单元中的每个连接至寄存器堆258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作的交叉开关互连。寄存器堆258可以以与GPGPU核262相同的频率进行操作，所以GPGPU核262与寄存器堆258之间的数据传送具有非常低的等待时间。共享存储器270可以用于使得能实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓冲存储器272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间传送的纹理数据。共享存储器270也可以用作经高速缓存的受管理的程序。除了在高速缓冲存储器272内存储的经自动地高速缓存的数据之外，在GPGPU核262上执行的线程还可以在共享存储器内以编程方式存储数据。

图3A-3B示出了根据实施例的附加图形多处理器。所图示的图形多处理器325、350是图2C的图形多处理器234的变体。所图示的图形多处理器325、350可以被配置为能够同时执行大量执行线程的流式多处理器（SM）。

图3A示出了根据附加实施例的图形多处理器325。图形多处理器325包括与图2D的图形多处理器234有关的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A-332B、寄存器堆334A-334B和（多个）纹理单元344A-344B的多个实例。图形多处理器325还包括多组图形或计算执行单元（例如，GPGPU核336A-336B、GPGPU核337A-337B、GPGPU核338A-338B）和多组加载/存储单元340A-340B。在一个实施例中，执行资源单元具有公用指令高速缓存330、纹理和/或数据高速缓冲存储器342和共享存储器346。各种部件可以经由互连结构327进行通信。在一个实施例中，互连结构327包括一个或多个交叉开关，用以使得能实现图形多处理器325的各种部件之间的通信。

图3B示出了根据附加实施例的图形多处理器350。图形处理器包括多组执行资源356A-356D，其中每组执行资源包括多个指令单元、寄存器堆、GPGPU核和加载存储单元，如图2D和图3A中所图示的。执行资源356A-356D可以与（多个）纹理单元360A-360D合作工作以用于纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A-356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓冲存储器358A-358B的多个实例。各种部件可以经由与图3A的互连结构327类似的互连结构352进行通信。

本领域技术人员将理解，图1、2A-2D和3A-3B中所描述的架构就本发明的实施例的范围而言是描述性的而非限制性的。因此，本文中所描述的技术可以在任何恰当地配置的处理单元上实现，所述处理单元包括但不限于一个或多个移动应用处理器、一个或多个台式计算机或服务器中央处理单元（CPU）（包括多核CPU）、一个或多个并行处理单元（诸如图2的并行处理单元202）、以及一个或多个图形处理器或专用处理单元，而不脱离本文中所描述的实施例的范围。

在一些实施例中，如本文中所描述的并行处理器或GPGPU通信地耦合至主机/处理器核以使图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能加速。GPU可以通过总线或其他互连（例如，诸如PCIe或NVLink之类的高速互连）通信地耦合至主机处理器/核。在其他实施例中，GPU可以集成在与核相同的封装或芯片上并且通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合至所述核。不管GPU被连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。GPU然后使用专用电路/逻辑以用于高效地处理这些命令/指令。

用于GPU到主机处理器互连的技术

图4A图示了其中多个GPU 410-413通过高速链路440-443（例如，总线、点对点互连等）通信地耦合至多个多核处理器405-406的示例性架构。在一个实施例中，高速链路440-443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。

此外，在一个实施例中，GPU 410-413中的两个或更多个通过高速链路444-445互连，所述高速链路444-445可以使用与用于高速链路440-443的那些协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405-406中的两个或更多个可以通过高速链路433连接，所述高速链路433可以是以20GB/s、30GB/s、120GB/s或更高来操作的对称多处理器（SMP）总线。替代地，图4A中示出的各种系统部件之间的所有通信可以使用相同的协议/链路（例如，通过公用互连结构）来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。

在一个实施例中，每个多核处理器405-406分别经由存储器互连430-431通信地耦合至处理器存储器401-402，并且每个GPU 410-413分别通过GPU存储器互连450-453通信地耦合至GPU存储器420-423。存储器互连430-431和450-453可以利用相同或不同的存储器访问技术。作为示例而非限制，处理器存储器401-402和GPU存储器420-423可以是易失性存储器，诸如动态随机存取存储器（DRAM）（包括堆叠式DRAM）、图形DDR SDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM），和/或可以是非易失性存储器，诸如3D XPoint或Nano-Ram。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一部分可以是非易失性存储器（例如，使用两级存储器（2LM）层级结构（hierarchy））。

如以下所描述的，尽管各种处理器405-406和GPU 410-413可以分别物理地耦合至特定存储器401-402、420-423，但可以实现统一的存储器架构，其中相同的虚拟系统地址空间（也称为“有效地址”空间）分布在所有各种物理存储器之中。例如，处理器存储器401-402可以每个包括64GB的系统存储器地址空间，并且GPU存储器420-423可以每个包括32GB的系统存储器地址空间（在该示例中导致总共256GB的可寻址存储器）。

图4B图示了依照一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。替代地，图形加速模块446可以集成在与处理器407相同的封装或芯片上。

所图示的处理器407包括多个核460A-460D，其每个具有转换后备缓冲器461A-461D和一个或多个高速缓存462A-462D。所述核可以包括用于执行指令和处理数据的各种其他部件（例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等），其未被图示以避免模糊本发明的基本原理。高速缓存462A-462D可以包括1级（L1）和2级（L2）高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存层级结构中并由核460A-460D的集合共享。例如，处理器407的一个实施例包括24个核，每个具有它自己的L1高速缓存、12个共享的L2高速缓存和12个共享的L3高速缓存。在该实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器441可以包括处理器存储器401-402。

通过一致性总线464经由核间通信来为各种高速缓存462A-462D、456和系统存储器441中存储的数据和指令维持一致性。例如，每个高速缓存可以具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线464进行通信。在一个实现中，通过一致性总线464实现高速缓存窥探协议以窥探高速缓存访问。高速缓存窥探/一致性技术被本领域技术人员良好地理解，并且将不在这里详细地描述以避免模糊本发明的基本原理。

在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与缓存一致性协议。具体地，接口435通过高速链路440（例如，PCIe总线、NVLink等）向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。

在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、N可以每个包括单独的图形处理单元（GPU）。替代地，图形处理引擎431、432、N可以包括GPU内的不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和位块传输引擎。换言之，图形加速模块可以是具有多个图形处理引擎431-432、N的GPU，或图形处理引擎431-432、N可以是集成在公用封装、线卡或芯片上的单独的GPU。

在一个实施例中，加速器集成电路436包括存储器管理单元（MMU）439，用于执行诸如虚拟到物理存储器转换（也称为有效到实际存储器转换）之类的各种存储器管理功能和用于访问系统存储器441的存储器访问协议。MMU 439还可以包括转换后备缓冲器（TLB）（未示出），用于高速缓存虚拟/有效到物理/实际地址转换。在一个实现中，高速缓存438存储命令和数据，用于由图形处理引擎431-432、N高效访问。在一个实施例中，使高速缓存438和图形存储器433-434、N中存储的数据与核高速缓存462A-462D、456和系统存储器411保持一致。如所提及的，这可以经由代理电路425来完成，所述代理电路425代表高速缓存438和存储器433-434、N参与高速缓存一致性机制（例如，向高速缓存438发送与处理器高速缓存462A-462D、456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新）。

一组寄存器445存储用于由图形处理引擎431-432、N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文（例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行）。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到（例如，由上下文指针标识的）存储器中的指定区域。其于是可以在返回到该上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备所接收的中断。

在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换成系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个（例如，4个、8个、16个）图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟化的图形执行环境，其中图形处理引擎431-432、N的资源与多个应用或虚拟机（VM）共享。资源可以被细分成“切片（slice）”，所述切片被基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用。

因此，加速器集成电路充当到图形加速模块446的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以提供用于主机处理器的虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。

因为图形处理引擎431-432、N的硬件资源被明确地映射到由主机处理器407看到的实际地址空间，所以任何主机处理器都可以使用有效地址值对这些资源进行直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431-432、N的物理分离，使得它们对系统表现为独立单元。

如所提及的，在所图示的实施例中，一个或多个图形存储器433-434、M分别耦合至图形处理引擎431-432、N中的每个。图形存储器433-434、M存储正由图形处理引擎431-432、N中的每个处理的指令和数据。图形存储器433-434、M可以是易失性存储器，诸如DRAM（包括堆叠式DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM，和/或可以是非易失性存储器，诸如3D XPoint或Nano-Ram。

在一个实施例中，为了减少链路440上的数据业务，使用偏置技术来确保图形存储器433-434、M中存储的数据是将被图形处理引擎431-432、N最频繁地使用并且核460A-460D优选不使用（至少不频繁地使用）的数据。类似地，偏置机制试图使核（并且优选地不是图形处理引擎431-432、N）所需的数据保持在核的高速缓存462A-462D、456和系统存储器411内。

图4C图示了其中加速器集成电路436集成在处理器407内的另一实施例。在该实施例中，图形处理引擎431-432、N经由接口437和接口435（再次，其可以利用任何形式的总线或接口协议）通过高速链路440与加速器集成电路436直接通信。加速器集成电路436可以执行与关于图4B所描述的那些操作相同的操作，但考虑到其紧密接近于一致性总线462和高速缓存462A-462D、426，可能以较高的吞吐量进行操作。

一个实施例支持不同的编程模型，其包括专用进程编程模型（没有图形加速模块虚拟化）和共享编程模型（具有虚拟化）。共享编程模型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。

在专用进程模型的一个实施例中，图形处理引擎431-432、N在单个操作系统下专用于单个应用或进程。该单个应用可以将其他应用请求汇集到图形引擎431-432、N，从而在VM/分区内提供虚拟化。

在专用进程编程模型中，图形处理引擎431-432、N可以由多个VM/应用分区共享。共享的模型需要系统管理程序来将图形处理引擎431-432、N虚拟化，以允许由每个操作系统的访问。对于没有管理程序的单分区系统，图形处理引擎431-432、N由操作系统拥有。在这两个情况下，操作系统可以将图形处理引擎431-432、N虚拟化以提供对每个进程或应用的访问。

对于共享编程模型，图形加速模块446或单独的图形处理引擎431-432、N使用进程句柄来选择进程元素。在一个实施例中，进程元素被存储在系统存储器411中并且可使用本文中所描述的有效地址到实际地址转换技术来寻址。进程句柄可以是在向图形处理引擎431-432、N登记它的上下文（即，调用系统软件以向进程元素链表添加进程元素）时提供给主机进程的实现特定的值。进程句柄的较低16位可以是进程元素链表内的进程元素的偏移。

图4D图示了示例性加速器集成切片490。如本文中所使用的，“切片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程元素483。在一个实施例中，进程元素483响应于来自在处理器407上执行的应用480的GPU调用481而被存储。进程元素483包含针对对应的应用480的进程状态。进程元素483中包含的工作描述符（WD）484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后面的情况下，WD 484是指向应用的地址空间482中的作业请求队列的指针。

图形加速模块446和/或单独的图形处理引擎431-432、N可以由系统中的进程的全部或子集所共享。本发明的实施例包括用于建立进程状态并向图形加速模块446发送WD484以在虚拟化环境中开始作业的基础结构。

在一个实现中，专用进程编程模型是实现特定的。在该模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。因为图形加速模块446由单个进程拥有，所以管理程序针对拥有的分区来初始化加速器集成电路436，并且操作系统在图形加速模块446被指派时针对拥有的进程来初始化加速器集成电路436。

在操作中，加速器集成切片490中的WD获取单元491获取下一个WD 484，所述下一个WD 484包括对要由图形加速模块446的图形处理引擎中的一个完成的工作的指示。来自WD 484的数据可以被存储在寄存器445中并由如所图示的MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页行走电路（walk circuitry）。中断管理电路447可以处理从图形加速模块446所接收的中断事件492。当执行图形操作时，由MMU 439将图形处理引擎431-432、N生成的有效地址493转换成实际地址。

在一个实施例中，针对每个图形处理引擎431-432、N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统初始化该同一组寄存器445。这些复制的寄存器中的每个可以被包括在加速器集成切片490中。表1中示出了可以由管理程序初始化的示例性寄存器。

表1 - 管理程序初始化的寄存器

1	切片控制寄存器
		2	实际地址（RA）调度的进程区域指针
3	权限屏蔽覆盖寄存器
		4	中断向量表条目偏移
5	中断向量表条目限制
		6	状态寄存器
7	逻辑分区ID
		8	实际地址（RA）管理程序加速器利用记录指针
9	存储描述寄存器

表2中示出了可以由操作系统初始化的示例性寄存器。

表2 - 操作系统初始化的寄存器

1	进程和线程标识
		2	有效地址（EA）上下文保存/恢复指针
3	虚拟地址（VA）加速器利用记录指针
		4	虚拟地址（VA）存储段表指针
5	权限屏蔽
		6	工作描述符

在一个实施例中，每个WD 484特定于特定图形加速模块446和/或图形处理引擎431-432、N。其包含图形处理引擎431-432、N完成其工作所需的所有信息，或者其可以是指向在其处应用已经建立要完成的工作的命令队列的存储器位置的指针。

图4E图示了共享模型的一个实施例的附加细节。该实施例包括其中存储了进程元素列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496来访问，所述管理程序496将用于操作系统495的图形加速模块引擎虚拟化。

共享编程模型允许来自系统中的分区的全部或子集的进程的全部或子集使用图形加速模块446。有两个编程模型，其中图形加速模块446由多个进程和分区共享：时间切片共享和图形定向共享。

在该模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为使图形加速模块446支持由系统管理程序496进行的虚拟化，图形加速模块446可以遵守以下要求：1）应用的作业请求必须是自主的（即，不需要在作业之间维持状态），或者图形加速模块446必须提供上下文保存和恢复机制。2）由图形加速模块446保证在指定时间量内完成应用的作业请求，包括任何转换故障，或者图形加速模块446提供抢占对作业的处理的能力。3）当以定向共享编程模型操作时，必须在进程之间保证图形加速模块446的公平性。

在一个实施例中，对于共享模型，要求应用480利用图形加速模块446类型、工作描述符（WD）、权限屏蔽寄存器（AMR）值以及上下文保存/恢复区域指针（CSRP）来进行操作系统495系统调用。图形加速模块446类型描述了用于系统调用的目标加速功能。图形加速模块446类型可以是系统特定的值。WD被专门针对图形加速模块446来格式化，并且可以采用以下形式：图形加速模块446命令、指向用户定义结构的有效地址指针、指向命令队列的有效地址指针、或用于描述要由图形加速模块446完成的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现不支持用户权限屏蔽覆盖寄存器（UAMOR），则操作系统可以在在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程元素483中之前，管理程序496可以可选地应用当前权限屏蔽覆盖寄存器（AMOR）值。在一个实施例中，CSRP是寄存器445中的一个，其包含应用的地址空间482中的区域的有效地址以用于使图形加速模块446保存和恢复上下文状态。如果不要求在作业之间保存状态或当作业被抢占时，该指针是可选的。上下文保存/恢复区域可以是固定的（pinned）系统存储器。

在接收到系统调用时，操作系统495可以验证应用480已注册并被给予使用图形加速模块446的权限。操作系统495然后利用表3中示出的信息来调用管理程序496。

表3 - OS对管理程序调用参数

1	工作描述符（WD）
		2	（可能被屏蔽的）权限屏蔽寄存器（AMR）值
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	进程ID（PID）和可选的线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）

在接收到管理程序调用时，管理程序496验证操作系统495已注册并被给予使用图形加速模块446的权限。管理程序496然后将进程元素483放入针对对应的图形加速模块446类型的进程元素链表中。进程元素可以包括表4中示出的信息。

表4 - 进程元素信息

1	工作描述符（WD）
		2	（可能被屏蔽的）权限屏蔽寄存器（AMR）值
3	有效地址（EA）上下文保存/恢复区域指针（CSRP）
		4	进程ID（PID）和可选的线程ID（TID）
5	虚拟地址（VA）加速器利用记录指针（AURP）
		6	存储段表指针（SSTP）的虚拟地址
7	逻辑中断服务号（LISN）
		8	从管理程序调用参数导出的中断向量表
9	状态寄存器（SR）值
		10	逻辑分区ID（LPID）
11	实际地址（RA）管理程序加速器利用记录指针
		12	存储描述符寄存器（SDR）

在一个实施例中，管理程序初始化多个加速器集成切片490寄存器445。

如图4F中所图示的，本发明的一个实施例采用可经由用于访问物理处理器存储器401-402和GPU存储器420-423的公用虚拟存储器地址空间来寻址的统一存储器。在该实现中，在GPU 410-413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401-402，并且反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间（有时称为有效地址空间）由此分布在处理器存储器401-402和GPU存储器420-423中的每个上，从而允许任何处理器或GPU访问任何物理存储器（利用映射到该存储器的虚拟地址）。

在一个实施例中，MMU 439A-439E中的一个或多个内的偏置/一致性管理电路494A-494E确保主机处理器（例如，405）与GPU 410-413的高速缓存之间的高速缓存一致性，并且实现指示其中应当存储某些类型的数据的物理存储器的偏置技术。虽然在图4F中图示了偏置/一致性管理电路494A-494E的多个实例，但偏置/一致性电路可以被实现在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内。

一个实施例允许将GPU附接的存储器420-423映射为系统存储器的一部分，并使用共享虚拟存储器（SVM）技术进行访问，但不会遭受与全系统高速缓存一致性相关联的典型性能缺陷。将GPU附接的存储器420-423作为系统存储器来访问而没有繁重的高速缓存一致性开销的能力为GPU卸载提供有利的操作环境。该布置允许主机处理器405软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。此类传统拷贝涉及驱动器调用、中断和存储器映射I/O（MMIO）访问，所述访问相对于简单存储器访问来说都是低效的。同时，访问GPU附接的存储器420-423而没有高速缓存一致性开销的能力对于卸载计算的执行时间而言可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著减小由GPU 410-413看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥作用。

在一个实现中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每一GPU附接存储器页包括1或2位的页粒度结构（即，以存储器页的粒度来控制）。可以在一个或多个GPU附接存储器420-423的被偷存储器范围中实现偏置表，在GPU 410-413中具有或不具有偏置高速缓存（例如，以高速缓存频繁/最近使用的偏置表的条目）。替代地，整个偏置表可以维持在GPU内。

在一个实现中，在实际访问GPU存储器之前访问与对GPU附接存储器420-423的每次访问相关联的偏置表条目，从而引起以下操作。首先，将来自GPU 410-413的在GPU偏置中发现其页的本地请求直接转发到对应的GPU存储器420-423。（例如，通过如以上讨论的高速链路）将来自GPU的在主机偏置中发现其页的本地请求转发到处理器405。在一个实施例中，来自处理器405的在主机处理器偏置中发现所请求的页的请求完成像正常存储器读取那样的请求。替代地，可以将涉及GPU偏置页的请求转发给GPU 410-413。如果GPU当前未正在使用该页，则GPU然后可以将该页转换成主机处理器偏置。

可以通过基于软件的机制、基于硬件辅助的软件的机制，或者对于一组有限的情况基于纯硬件的机制，来改变页的偏置状态。

用于改变偏置状态的一个机制采用API调用（例如OpenCL），所述API调用继而调用GPU的设备驱动器，所述设备驱动器继而向GPU发送引导它改变偏置状态的消息（或将命令描述符入队），并且对于某些转换，在主机中执行高速缓存转储清除操作。高速缓存转储清除操作是从主机处理器405偏置到GPU偏置的转换所需的，但不是相反转换所需的。

在一个实施例中，通过暂时显现主机处理器405不可高速缓存的GPU偏置页来维持高速缓存一致性。为了访问这些页，处理器405可以向GPU 410请求访问，所述GPU 410可能或可能不立即准予访问，这取决于实现。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页是GPU所需但不是主机处理器405所需的那些页，并且反之亦然。

图形处理流水线

图5图示了根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所图示的图形处理流水线500。图形处理器可以被包括在如本文中所描述的并行处理子系统（诸如图2的并行处理器200）内，其在一个实施例中是图1的（多个）并行处理器112的变体。各种并行处理系统可以经由如本文中所描述的并行处理单元（例如，图2的并行处理单元202）的一个或多个实例来实现图形处理流水线500。例如，着色器单元（例如，图3的图形多处理器234）可以被配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据组装器502，图元组装器506、514、518，曲面细分单元510，光栅化器522和光栅操作单元526的功能还可以由处理集群（例如，图3的处理集群214）内的其他处理引擎和对应的分区单元（例如，图2的分区单元220A-220N）来执行。图形处理流水线500还可以使用用于一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器（例如，CPU）内的并行处理逻辑来执行。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528访问芯片上存储器（例如，如图2中的并行处理器存储器222），所述存储器接口528可以是图2的存储器接口218的实例。

在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而如由顶点着色器程序所指定那样对顶点数据进行光照（lighting）和变换。顶点处理单元504读取在高速缓存、本地或系统存储器中存储的供在处理顶点数据中使用的数据，并且可以被编程成将顶点数据从基于对象的坐标表示变换成世界空间坐标空间或归一化的设备坐标空间。

图元组装器506的第一实例从顶点处理单元504接收顶点属性。图元组装器506根据需要读取所存储的顶点属性并构造图形图元以用于由曲面细分控制处理单元508进行处理。图形图元包括如由各种图形处理应用编程接口（API）所支持的三角形、线段、点、补丁等。

曲面细分控制处理单元508将输入顶点视为针对几何补丁的控制点。所述控制点从来自补丁的输入表示（例如，补丁的基础）变换成适用于在由曲面细分评估处理单元512进行的表面评估中使用的表示。曲面细分控制处理单元508还可以计算针对几何补丁的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关的依赖于视图的细节等级。曲面细分单元510被配置成接收针对补丁的边缘的曲面细分因子并将补丁细分成诸如线、三角形或四边形图元之类的多个几何图元，所述多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元512对细分的补丁的参数化坐标进行操作以生成与几何图元相关联的每个顶点的顶点属性和表面表示。

图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以用于由几何处理单元516处理。几何处理单元516是可编程执行单元，所述可编程执行单元执行几何着色器程序以如由几何着色器程序所指定那样变换从图元组装器514所接收的图形图元。在一个实施例中，几何处理单元516被编程成将图形图元细分成一个或多个新的图形图元并且计算用于将新的图形图元光栅化的参数。

在一些实施例中，几何处理单元516可以在几何流中添加或删除元素。几何处理单元516向图元组装器518输出指定新的图形图元的参数和顶点。图元组装器518从几何处理单元516接收参数和顶点，并构建图形图元以由视口缩放、拣选（cull）和剪辑（clip）单元520进行处理。几何处理单元516读取并行处理器存储器或系统存储器中存储的数据以供在处理几何数据中使用。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并向光栅化器522输出经处理的图形图元。

光栅化器522可以执行深度拣选和其他基于深度的优化。光栅化器522还对新图形图元执行扫描转换以生成片段并向片段/像素处理单元524输出那些片段和关联的覆盖数据。片段/像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524变换从光栅化器522所接收的片段或像素，如由片段或像素着色器程序所指定的那样。例如，片段/像素处理单元524可以被编程成执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到光栅操作单元526的着色片段或像素。片段/像素处理单元524可以读取并行处理器存储器或系统存储器中存储的数据，以供在处理片段数据时使用。片段或像素着色器程序可以被配置成根据针对处理单元所配置的采样速率以样本、像素、图块或其他粒度着色。

光栅操作单元526是处理单元，其执行包括但不限于模板印刷、z检验、混合等的光栅操作，并且将像素数据作为经处理的图形数据输出以存储在图形存储器（例如，如图2中的并行处理器存储器222，和/或如图1中的系统存储器104）中，以显示在一个或多个显示设备110上或者用于由一个或多个处理器102或（多个）并行处理器112中的一个进行进一步处理。在一些实施例中，光栅操作单元526被配置成压缩写入到存储器的z或颜色数据，并解压缩从存储器读取的z或颜色数据。

许多现有图形处理单元（GPU）设计利用单个处理核，也被称为执行单元（EU），并且在GPU中复制该EU许多次。所有EU资源和/或设计参数（例如，寄存器的数量、线程/EU、FLOPS（每一秒的浮点运算次数））被固定到单个设计。针对所有工作负荷的单个EU设计可能导致次优的性能，由于不同的工作负荷需要来自图形处理器的不同类型的资源。

在本文中描述的主题中，若干类别的EU被设计具有不同的参数和资源。基于由编译器执行的工作负荷分析和/或来自程序员的线索，可以将工作负荷映射在EU的一个/多个特定类型上。

在一些示例中，可以可选地增强（多个）图形应用编程接口（API）以允许应用程序员传递关于工作负荷内核的资源要求的“线索”。例如，可以使用API来看高速缓存字线以提供关于可能需要哪些类型的资源（例如，GRF、FPU、TP等）来处理字线的信息，然后将该字线映射到最紧密地匹配资源的所选核。

编译器执行工作负荷分析以推断工作负荷的EU资源要求。该信息被作为内核元数据的部分传递给GPU硬件。驱动器将内核资源要求数据作为内核线程元数据存储在命令缓冲器中。可以在GPU中设计具有不同的资源和设计参数的若干类别的GPU执行单元（EU）。线程调度器将看工作负荷内核的资源要求，并且将尽全力将线程分派给满足该要求的特定EU。

因此，与仅一个类型的EU并且复制其许多次的现有GPU设计相反，本文中所描述的主题在GPU中实现多个类别的EU设计。在一些示例中，类别的数量可以在二和四之间变化。每个EU类别具有不同的资源和设计参数。

在一个示例中，下面给出了按照EU类别变化的资源和设计参数的列表：

1.每一EU每一线程的寄存器数量

2.每一EU的线程数量

3.浮点单元的数量

4.对于双精度FP运算的支持

5.所支持的最大操作频率

6.对于复杂的数学内联函数的支持

GPU可能具有来自每个类别的若干EU。

图6A示出了可以用来将工作负荷线程映射到EU类别的数据流的一个示例。参考图6A，在610处，三维（3D）或计算应用内核发起对应用编程接口（API)的访问。在612处，可以可选地针对程序员增强现有的API以传递关于资源要求和工作负荷特性（例如，所要求的FLOPS、线程/EU、计算对比存储器有界性等）的线索。在614处，此外，编译器将根据所生成的代码分析内核并且确定某些资源要求——例如每一线程所使用的寄存器的数量、双精度数学的使用等。编译器将该信息传递给驱动器。在616处，驱动器将经由系统存储器中的表格将该信息作为内核元数据的部分传递给硬件。

在618处，GPU硬件中的线程调度器单元将根据命令队列来解析EU资源要求数据并且尽可能最好地将线程分派给匹配该要求的EU。

图6B示出了具有2个EU类别——一个每一EU 622具有4个线程/32个寄存器，并且另一个每一EU 720具有8个线程/16个寄存器——的示例GPU 620。假定2个类型的工作负荷内核在给定时间处在GPU 620上运行（可能来自两个不同的上下文），一个具有较高的线程要求和较低的寄存器要求，而另一个具有较低的线程要求但具有较高的寄存器/线程要求。GPU 620中的线程调度器逻辑将利用EU类别来匹配内核线程，因此高效地运行所有线程。在现有设计中，由于仅存在1个类型的EU，来自内核中的一个的线程将低效率地运行。该想法可以被扩展到其他资源类型，诸如双精度浮点单元、所支持的最大频率等。

随着多核GPU执行多个上下文和应用，要解决的一个挑战是在优化功率时的核之间的负载均衡。本文中所描述的主题实现经由线程和线程组跳跃来收集特定上下文线程的技术。如图6C中图示的，在一些示例中，可以通过使调度器使用软件输入将针对不同的工作负荷的进程分发给GPU中的各种核来减少功率消耗。

许多高度并行的GPU使得不同的应用能够同时执行。该方法被设计成高效地加载GPU并且确保GPU被恰当地利用。然而，在没有对物理接近度的任何考虑的情况下，带来给定工作负荷的复杂性的这一点可以被散布到GPU的各种计算集群。这在上下文中的一个或几个正在完成但已经在执行中的上下文不能被合并用于其分布式线程时可能产生问题。这使GPU的大部分被上电，即使其没有被高效地利用。

参考图6C，本文中所描述的主题使得GPU能够在不同的计算块632之间切换线程或工作组以便使工作集与彼此的物理接近度统一。这么做，工作组边界（即，界线）被限定。一旦达到界线，针对该计算块632的上下文就被保存并且稍后恢复到不同的计算块。线程分派器630可以管理可以在线程级别处发生的计算块632之间的切换，如果机器支持线程级别抢占能力的话。

一旦上下文被分组在一起，就可以使GPU的未使用部分掉电以实现功率节省。

在另一示例中，可以基于处理器（诸如GPCPU、CPU、GPU等）的异构处理器核、图形控制器等中的应用来分派工作。如图6D中所示，不同类型的处理器核——图示为类型A的第一类型的核642和图示为类型B的第二类型的核644，可能存在于处理器630中。可以针对给定应用来配置每个处理器核644类型，例如不同的高速缓存大小、着色器的数量等。一个或多个实施例可以基于处理器（诸如GPCPU、CPU、GPU等）的异构处理器核、图形控制器等的应用来分派工作。

在另一示例中，可以通过实现异构GPU中的功率高效显现来减少功率消耗。将图形系统作为示例，可能在使用相同类型的GPU执行不同类型的工作/应用时浪费功率。不管任务如何，此类系统一般消耗相同的功率水平，因为相同类型的GPU用于不同的任务。

在一个或多个示例中，在异构GPU上执行功率高效的显现操作。参考图6E，可以使用不同类型的GPU（例如，示出为高性能（HP）GPU 654和低性能（LP）GPU 656的两个）。每个GPU类型可以被配置用于给定应用，例如不同的高速缓存大小、着色器的数量等。

例如，DX9类别GPU可以是支持DX12的GPU的区域的非常小的部分；例如，如果用户主要具有办公或生产力app（即，没有具有DX12级别计算要求的3D渲染）或休闲游戏，则可以使用较低级别的DX9，即LP GPU 656。在操作中，GPU类型选择逻辑650可以基于应用级别设置（比如最小API支持）、用户CUI选择和/或OS输入来选择GPU类型（例如，HP或LP）。因此，可以根据命令队列652（例如，依照由逻辑650进行的确定）将工作选择性地指派给特定类型的GPU 654/656并且然后将所述工作组织/存储到存储器层级结构658中。在一些示例中，每个命令可以嵌入使得任务被引导到GPU中的特定核（即，由程序员经由API完成）的参数。

当前，针对所有工作负荷（甚至高延时（stall）工作负荷）使用相同的EU。相比之下,一个或多个实施例通过提供一个或多个专用EU来减少功率消耗和/或更加高效地使用可用资源。本文中所描述的一个或多个实施例涉及用于在处理器（诸如GPCPU、CPU、GPU等）、图形控制器等中提供的高延时工作负荷的专用高效率执行单元（EU）。

参考图6F，在一个或多个实施例中，处理器660可以包括（例如，具有较慢时钟速度和/或较低线程/资源计数的）多个专用高效率EU 662，其被建造用于具有高延时可能性的工作负荷。这允许更加高效的资源利用以及更低的功率消耗。在一些示例中，专用高效率（HE）执行单元（EU）662用于高延时工作负荷。

此外，在处理器（诸如GPCPU、CPU、GPU、图形控制器等）中提供不同类型的EU，其包括高效率（HE）EU（例如，具有较慢的时钟速度（例如，其他EU的时钟速度的一半），较低的线程资源计数等）。

调度逻辑666然后基于应用668和/或工作负荷类型和/或基于帧延时和/或空闲计数670来引导（steer）/调度高延时工作负荷。

一个或多个实施例涉及在处理器（诸如GPCPU、CPU、GPU等）、图形控制器等中提供的可重配置架构。在一个或多个示例中，诸如CPP之类的另一流水线缝合（stitch）流水线的阶段。

如图7A-7B中所示，一个或多个实施例涉及在处理器（诸如GPCPU、CPU、GPU等）、图形控制器等中提供的可重配置架构。可重配置的GPU架构可以允许可重配置的渲染管线。PoSh、多上下文、帧的重叠等非常有用。使用ISA级别卸载/协处理器模型经由GU计算来访问所有FF阶段。控制平面处理器允许管理渲染图。

功率部件

图8图示了根据实施例的切换调节器的框图。在图8中示出的一个或多个切换调节器可被结合于本文中所讨论的各种系统中，以向一个或多个集成电路（IC）芯片提供功率。虽然可以参考图8讨论具有单个电感器的电流停驻（current-parking）切换调节器的单相（phase），但是可以利用开合式电感器来实现电流停驻切换调节器的多个相中的一个或多个。此外，一个或多个电流停驻切换调节器（具有或不具有开合式电感器）的组合可以与一个或多个常规电力转换设备一起使用，以将功率提供给负载（例如，逻辑电路814）。

更具体地，图8图示了系统800，该系统800包括切换调节器（有时被称为电流停驻切换调节器）。在各种实施例中，电流停驻切换调节器可以是多相切换调节器。多相控制单元802被耦合至多个相，其中每个相可以包括一个或多个上游相804和一个或多个下游相806。如所示，电源808被耦合至上游控制逻辑810（其提供每个上游相中的当前控制机制）。在各种实现中可以使用不止一个上游控制逻辑。每个上游相可以包括电感器（未示出），该电感器被耦合至相应的下游相。在实施例中，上游相可以每个包括一个或多个电感器。多相控制单元802可以配置任何活跃的（active）上游控制逻辑810，例如以通过在上游相和下游相之间耦合的电感器生成电流。下游控制逻辑812可以被多相控制单元802配置成开、关，或进行切换以调节负载（例如，逻辑电路814）处的电压水平。继而，下游控制逻辑812可以被多相控制单元802配置成至少部分地基于Vmin（最小电压）和Vmax（最大电压）值将负载处的电压水平维持在范围内。

在一个实施例中，（耦合在下游相和相应的上游相之间的）电感器可以被安置在包括负载814的半导体封装816外部。（未示出的）另一电感器可以被安置在封装816内部，例如以减少寄生电容。在一个实施例中，在封装816内部的电感器可以是经由一个或多个切换逻辑耦合至逻辑电路814的平面空芯电感器，所述一个或多个切换逻辑包括平面金属-氧化物半导体场效应晶体管（MOSFET）。此外，在各种实施例中，本文中所讨论的部件中的一个或多个（例如，参考图8、9和/或10，包括例如L3高速缓存、上游控制逻辑和/或下游控制逻辑）可被提供在（多个）衬底层中（例如，在半导体封装之间）、在集成电路管芯上、或在半导体封装的外部（例如，在印刷电路板（PCB）上）。

图9是依照一个或多个实施例的包括流式多处理器902的系统900的框图。流式多处理器可以包括能够每一时钟周期共同地发布多达32个指令的32个单指令、多线程（SIMT）通道904，例如一个指令来自32个线程中的每个。取决于实现，可以存在更多或更少的通道，诸如64、128、256等。SIMT通道904可以继而包括一个或多个：算术逻辑单元（ALU）906、特殊函数单元（SFU）908、存储器单元（MEM）910、和/或纹理单元（TEX）912。

在一些实施例中，（多个）ALU906和/或（多个）TEX单元912中的一个或多个可以是低能量或高容量的，例如，诸如参考项920和922所讨论的。例如，系统可将线程0-30的寄存器地址的100%映射到低能量部分，并且将线程31-127的寄存器地址的100%映射到高容量部分。作为另一示例，系统可将每个线程的寄存器的20%映射到低能量部分，并且将每个线程的寄存器的80%映射到高容量部分。此外，系统可基于运行时信息来确定每一线程分配的条目的数量。

如图9中图示的，流式多处理器902还包括寄存器堆914、调度器逻辑916（例如，用于调度线程或线程组，或者二者）、以及共享存储器918，例如本地暂用（scratch）贮存器。如本文中所讨论的，“线程组”是指以有序的（例如，顺序的或连续的）线程索引来分组的多个线程。通常，寄存器堆是指由诸如本文中所讨论的那些处理器之类的处理器（包括图形处理器）的部件访问的寄存器的阵列。寄存器堆914包括低能量部分或结构920以及高容量部分或结构922。流式多处理器902可被配置成使用针对低能量部分和高容量部分二者的单个逻辑命名空间来寻址寄存器堆914。

在一些实施例中，系统可以包括可由系统上同时运行的线程共享的数个物理寄存器。这允许系统使用单个命名空间来实现灵活的寄存器映射方案。编译器然后可以将寄存器活（live）范围分配给寄存器地址，并且编译器可使用寄存器分配机制来最小化或减少每一线程使用的寄存器的数量。在实施例中，多个活范围可被分配给同一寄存器地址，只要活范围不重叠。这允许例如在运行时间时和在指令已经被编译之后确定每一线程有多少条目将被分配在低能量部分与高容量部分中。例如，系统可将线程0-30的寄存器地址的100%映射到低能量部分，并且将线程31-127的寄存器地址的100%映射到高容量部分。作为另一示例，系统可将每个线程的寄存器的20%映射到低能量部分，并且将每个线程的寄存器的80%映射到高容量部分。系统可基于运行时信息来确定每一线程分配的条目的数量，所述运行时信息例如关于正在执行的线程组的数量，以及来自启动更多线程组或者给更小数量的线程组分配低能量部分中的更多空间的边际效益。

图10图示了根据一个实施例的并行处理系统1000的框图。系统1000包括并行处理（先前呈现的）子系统1002，该并行处理子系统1002继而包括一个或多个并行处理单元（PPU）PPU-0至PPU-P。 每个PPU耦合至本地并行处理（PP）存储器（例如，分别耦合到MEM-0至MEM-P）。在一些实施例中，PP子系统系统1002可以包括P数量个PPU。PPU-0 1004和并行处理存储器1006可以使用诸如可编程处理器、专用集成电路（ASIC）或存储器设备之类的一个或多个集成电路设备来实现。

参考图10，示出了可以在系统1000中用于管理功率的若干可选开关或连接1007。虽然示出了若干开关1007，但实施例不限于具体示出的开关，并且根据实现可以利用更多或更少的开关。这些连接/开关1007可以用于时钟门控或一般功率门控。因此，项1007可以包括功率晶体管、管芯上开关、功率平面连接等中的一个或多个。在实施例中，在经由开关/连接1007关闭到系统1000的一部分的功率之前，逻辑（例如，微控制器、数字信号处理器、固件等）可以确保操作的结果被提交（例如，到存储器）或被完成以维持正确性。

进一步地，在一些实施例中，并行处理子系统1002中的PPU中的一个或多个是具有渲染流水线的图形处理器，其可被配置成执行各种任务，诸如本文关于其他图所讨论的那些。图形信息/数据可以经由存储器桥1008与计算系统的其他部件（包括系统1000的部件）进行通信。可以经由共享总线和/或一个或多个互连1010（包括例如一个或多个直接或点对点链路）传送数据。PPU-0 1004可以访问其本地并行处理存储器1014（其可以用作包括例如帧缓冲器的图形存储器）以存储和更新像素数据，将像素数据递送给显示设备（诸如本文中所讨论的那些）等。在一些实施例中，并行处理子系统1002可以包括作为图形处理器操作的一个或多个PPU，和操作以执行通用计算的一个或多个其他PPU。PPU可以是相同的或不同的，并且每个PPU可以能够访问其自己的（多个）专用并行处理存储器设备、（多个）非专用并行处理存储器设备，或者共享的存储器设备或高速缓存。

在实施例中，由PPU执行的操作可以由一般被称为主处理器或处理器核的另一处理器（或PPU中的一个）控制。在一个实施例中，主处理器/核可以将针对每个PPU的命令流写入到各种位置中的推缓冲器，诸如主系统存储器、高速缓存、或诸如本文中参考其他图所讨论的那些存储器之类的其他存储器。写入的命令然后可以由每个PPU读取并且相对于主处理器/核的操作异步地执行。

此外，如图10中所示，PPU-0包括前端逻辑1020，该前端逻辑1020可以包括输入/输出（I/O或IO）单元（例如，以通过存储器桥1008与系统1000的其他部件进行通信）和/或主机接口（例如，其接收与处理任务相关的命令）。前端1020可以接收由主机接口读取的（例如来自推缓冲器的）命令。前端1020继而将命令提供给工作调度单元1022，该工作调度单元1022将与该命令相关联的（多个）操作/（多个）任务进行调度并分配给处理集群阵列或算术子系统1024以用于执行。

如图10中所示，处理集群阵列1024可以包括一个或多个通用处理集群（GPC）单元（例如，GPC-0 1026，GPC-1 1028到GPC-M 1030）。每个GPC可能够同时执行大量（例如，数百或数千）线程，其中每个线程是程序的实例。在各种应用中，可以分配不同的GPC以用于处理不同类型的程序或者用于执行不同类型的计算。例如，在图形应用中，可以分配第一组GPC（例如，包括一个或多个GPC单元）以执行曲面细分操作和产生针对补丁的图元拓扑，并且可分配第二组GPC（例如，包括一个或多个GPC单元）以执行曲面细分着色以评估图元拓扑的补丁参数以及确定顶点位置和其他每一顶点属性。GPC的分配可以根据因为每个类型的程序或计算而出现的工作负荷而变化。

此外，由工作调度单元1022分配的处理任务可以包括要被处理的数据的索引，所述数据诸如表面/补丁数据、图元数据、顶点数据、像素数据和/或定义要如何处理数据（例如，要执行什么程序）的状态参数和命令。工作调度单元1022可以被配置成获取与任务相对应的索引，或者可以从前端1020接收索引。前端1020还可以确保在发起由推缓冲器指定的处理之前将GPC配置成有效状态。

在一个实施例中，通信路径1012是外围部件接口（PCI）快速（或PCI-e）链路，其中专用通道可以被分配给每个PPU。也可使用其他通信路径。例如，与处理任务有关的命令可以被引导到主机接口1018，而与存储器操作（例如，从并行处理存储器1014读取或写入到并行处理存储器1014）有关的命令可以被引导到存储器交叉开关单元1032。

在一些实施例中，并行处理子系统1002可以被实现为插入到计算机系统或服务器（诸如刀片服务器）的扩充槽中的插入式卡。在其他实施例中，PPU可以被集成在具有诸如存储器桥1008、I/O桥等的总线桥的单个芯片上。在其他实施例中，PPU的一些部件或全部部件可以被集成在具有一个或多个其他处理器核、存储器设备、高速缓存等的单个集成电路芯片上。

此外，关于现今的现代处理器的主要问题中的一个是它们已经在大约4GHz处达到时钟速率限制。这时候，它们对于当前技术而言只是生成太多热量，并且需要特殊且昂贵的冷却解决方案。这是因为当我们增加时钟速率时，功率消耗上升。事实上，如果你固定电压，则CPU的功率消耗近似为其时钟速率的立方。使这更糟糕的是，当你增加由CPU生成的热量时，对于相同的时钟速率，功率消耗由于硅的属性而也增加。功率到热量的该转换是对能量的完全浪费。该越来越低效的功率使用最终意味着你不能够充分地为处理器供电或冷却处理器，并且你达到设备或其外壳的热极限，所谓的功率壁。

面临不能增加时钟速率，为了制造永远更快的处理器，处理器制造商不得不提出另一策略。他们已经被迫采取向处理器添加更多核的路线，而不是不断地尝试增加CPU时钟速率和/或每一时钟通过指令级别的并行性来提取更多指令。

此外，在设计不断运行的机器时，功率使用是一个重要考虑。常常，在仅几年内运行超级计算机的操作成本可以等于起初安装该超级计算机的成本。当然，在此类机器的寿命内运行此类机器的成本将容易地超过原始安装成本。功率使用来自部件它们本身，但也来自允许此类计算机进行操作所必需的冷却。即使一个具有四个GPU的高端工作站也需要关于如何保持其冷却的一些规划。除非你生活在寒冷的气候中，并且可以将电脑放逐到寒冷的地方，否则它将会很好地为你加热办公室。将数个此类机器放入一个房间中，该房间中的空气温度将会非常迅速地开始升高至相当不可接受的水平。

因此，在安装空气调节系统上花费大量的功率以确保计算机保持冷却并且可以运行而不产生错误。这在夏天温度可以达到85/30C或更高时尤其如此。运行空气调节是昂贵的。应该给出对如何最好地冷却此类系统以及热能是否可以以某个方式被重新使用的有意义的思考。以该方式，液体冷却系统是非常有效的，因为液体可以被循环通过热交换器并且进入常规的加热系统而没有两种液体混合的任何机会。随着自然资源的不断增加的成本，以及要被视为绿色的公司上的日益增加的压力，仅仅将热量从窗户抽出不再是经济上或社会上可接受的。

液体冷却系统在回收利用废热能量方面提供了有趣的选项。虽然空气冷却系统只可以用于加热它所位于的直接区域，但可以将来自基于液体的冷却剂的热量泵送到别处。通过使用热量交换器，可以使用常规的水来冷却冷却剂。这然后可以被泵送到加热系统中或者甚至用于加热室外游泳池或其他大型水体。当数个此类系统被安装（诸如在公司或大学计算机中心中）时，使用此废热能量来减少组织中的其他地方的供暖费可以是真有意义的。

许多超级计算机安装使它们本身精确地坐落在主要河流的旁边，因为它们需要现成的冷水供应。其他使用大型冷却塔来驱散废热能量。两个解决方案都不是特别主张环保的。已经为能量付费了，当它可以如此容易地用于加热时，简单地丢弃它是没有意义的。当考虑到功率使用时，我们还必须记得程序设计在功率消耗中实际上扮演着非常重要的角色。在功率方面，最昂贵的操作是将数据移动到芯片上和将数据移出芯片。因此，仅有效利用设备内的寄存器和共享存储器就极大地减少功率使用。如果你还考虑到写得好的程序的总执行时间比写得不好的程序的总执行时间小得多，则你可以看到，重写旧程序以利用诸如较大共享存储器之类的新特征甚至可以减小大型数据中心中的操作成本。

参考图10，存储器接口1014包括N个分区单元（例如，单元-0 1034、单元-1 1036到单元-N 1038），它们每个直接耦合至并行处理存储器1006的对应部分（例如Mem-0 1040、Mem-1 1042到Mem-N 1044）。分区单元的数量一般可以等于先前呈现的存储器的数量（或者如示出的N）。先前呈现的存储器可以利用诸如动态随机存取存储器（DRAM）之类的易失性存储器或诸如本文中所讨论的那些之类的其他类型的易失性存储器来实现。在其他实施例中，分区单元的数量可以不等于存储器设备的数量。图形数据（诸如渲染目标、帧缓冲器或纹理映射）可以跨先前呈现的存储器设备被存储，从而允许分区单元并行地写入图形数据的部分以高效地使用并行处理存储器1006的可用带宽。

此外，GPC中的任一个可以处理要被写入到并行处理存储器内的任何分区单元的数据。交叉开关单元1032可以被实现为互连，其被配置成将每个GPC的输出路由到任何分区单元的输入或路由到另一GPC以用于进一步处理。因此，GPC 1026至1030可以通过交叉开关单元1032与存储器接口1014通信，以从各种其他（或外部）存储器设备读取或向其写入。如所示，交叉开关单元1032可与前端1020直接通信，也具有到本地存储器1006的耦合（直接的或间接的），以允许不同GPC内的处理核与系统存储器和/或对于PPU而言非本地的其他存储器通信。此外，交叉开关单元1032可以利用虚拟信道来组织GPC和分区单元之间的业务流。

系统概述

图11是根据实施例的处理系统1100的框图。在各种实施例中，系统1100包括一个或多个处理器1102以及一个或多个图形处理器1108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器1102或处理器核1107的服务器系统。在一个实施例中，系统1100是被结合于供在移动设备、手持式设备或嵌入式设备中使用的片上系统（SoC）集成电路内的处理平台。

系统1100的实施例可以包括基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台，或被结合于它们内。在一些实施例中，系统1100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统1100还可以包括可穿戴设备（诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备）、与所述可穿戴设备耦合、或者集成在所述可穿戴设备内。在一些实施例中，数据处理系统1100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器1102以及由一个或多个图形处理器1108生成的图形界面。

在一些实施例中，所述一个或多个处理器1102每个包括用于处理指令的一个或多个处理器核1107，所述指令在被执行时执行用于系统和用户软件的操作。在一些实施例中，所述一个或多个处理器核1107中的每个被配置成处理特定的指令集1109。在一些实施例中，指令集1109可以促进复杂指令集计算（CISC）、精简指令集计算（RISC）、或经由超长指令字（VLIW）的计算。多个处理器核1107可以每个处理不同的指令集1109，所述指令集1109可以包括用于促进对其他指令集的仿真的指令。处理器核1107还可以包括其他处理设备，诸如数字信号处理器（DSP）。

在一些实施例中，处理器1102包括高速缓冲存储器1104。取决于架构，处理器1102可以具有单个内部高速缓存或多个内部高速缓存级别。在一些实施例中，在处理器1102的各种部件之间共享高速缓冲存储器。在一些实施例中，处理器1102还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），可以使用已知的高速缓存一致性技术在处理器核1107之间共享所述外部高速缓存。寄存器堆1106被另外包括在处理器1102中，其可以包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1102的设计。

在一些实施例中，处理器1102与处理器总线1110耦合以在处理器1102与系统1100中的其他部件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，系统1100使用示例性‘中枢’系统架构，包括存储器控制器中枢1116和输入输出（I/O）控制器中枢1130。存储器控制器中枢1116促进存储器设备与系统1100的其他部件之间的通信，而I/O控制器中枢（ICH）1130经由本地I/O总线提供到I/O设备的连接。在一个实施例中，存储器控制器中枢1116的逻辑集成在处理器内。

存储器设备1120可以是动态随机存取存储器（DRAM）设备、静态随机存取存储器（SRAM）设备、闪存设备、相变存储器设备、或具有合适的性能用作进程存储器的某个其他存储器设备。在一个实施例中，存储器设备1120可作为系统1100的系统存储器进行操作，以存储数据1122和指令1121供在所述一个或多个处理器1102执行应用或进程时使用。存储器控制器中枢1116还与可选的外部图形处理器1112耦合，所述可选的外部图形处理器1112可以与处理器1102中的所述一个或多个图形处理器1108通信以执行图形和媒体操作。

在一些实施例中，ICH 1130使得外围设备能够经由高速I/O总线连接至存储器设备1120和处理器1102。I/O外围设备包括但不限于音频控制器1146、固件接口1128、无线收发机1126（例如，Wi-Fi、蓝牙）、数据存储设备1124（例如，硬盘驱动器、闪存等）、以及用于将传统（例如，个人系统2（PS/2））设备耦合至该系统的传统I/O控制器1140。一个或多个通用串行总线（USB）控制器1142连接输入设备，诸如键盘和鼠标1144组合。网络控制器1134还可以与ICH 1130耦合。在一些实施例中，高性能网络控制器（未示出）与处理器总线1110耦合。将领会，所示出的系统1100是示例性的而非限制性的，因为还可以使用不同地配置的其他类型的数据处理系统。例如，I/O控制器中枢1130可以集成在所述一个或多个处理器1102内，或者存储器控制器中枢1116和I/O控制器中枢1130可以集成到分立的外部图形处理器（诸如外部图形处理器1112）中。

图12是处理器1200的实施例的框图，其具有一个或多个处理器核1202A-1202N、集成存储器控制器1214、以及集成图形处理器1208。图12的具有与本文中的任何其他图的元件相同的参考号（或名称）的那些元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。处理器1200可以包括多达且包括由虚线框表示的附加核1202N的附加核。处理器核1202A-1202N中的每个包括一个或多个内部高速缓存单元1204A-1204N。在一些实施例中，每个处理器核还能够访问一个或多个共享高速缓存单元1206。

内部高速缓存单元1204A-1204N和共享高速缓存单元1206表示处理器1200内的高速缓冲存储器层级结构。高速缓冲存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级（L2）、3级（L3）、4级（L4）、或其他级的高速缓存，其中在外部存储器之前的最高级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元1206与1204A-1204N之间的一致性。

在一些实施例中，处理器1200还可以包括一个或多个总线控制器单元1216和系统代理核1210的集合。所述一个或多个总线控制器单元1216管理一组外围总线，诸如一个或多个外围部件互连总线（例如，PCI、PCI Express）。系统代理核1210提供对各种处理器部件的管理功能。在一些实施例中，系统代理核1210包括一个或多个集成存储器控制器1214，用于管理对（未示出的）各种外部存储器设备的访问。

在一些实施例中，处理器核1202A-1202N中的一个或多个包括对同步多线程的支持。在此类实施例中，系统代理核1210包括用于在多线程处理期间协调和操作核1202A-1202N的部件。系统代理核1210可以另外包括功率控制单元（PCU），所述功率控制单元包括用于调节处理器核1202A-1202N以及图形处理器1208的功率状态的逻辑和部件。

在一些实施例中，处理器1200另外包括用于执行图形处理操作的图形处理器1208。在一些实施例中，图形处理器1208与一组共享高速缓存单元1206和系统代理核1210耦合，所述系统代理核1210包括所述一个或多个集成存储器控制器1214。在一些实施例中，显示控制器1211与图形处理器1208耦合以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器1208或系统代理核1210内。

在一些实施例中，基于环的互连单元1212用于耦合处理器1200的内部部件。然而，可以使用替代的互连单元，诸如点对点互连、切换式互连、或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器1208经由I/O链路1213与环形互连1212耦合。

示例性I/O链路1213表示多种I/O互连中的至少一种，包括促进各种处理器部件与高性能嵌入式存储器模块1218（诸如eDRAM模块）之间的通信的封装上I/O互连。在一些实施例中，处理器核1202A-1202N中的每个处理器核以及图形处理器1208将嵌入式存储器模块1218用作共享的末级高速缓存。

在一些实施例中，处理器核1202A-1202N是执行相同指令集架构的同构核。在另一实施例中，处理器核1202A-1202N在指令集架构（ISA）方面是异构的，其中处理器核1202A-1202N中的一个或多个执行第一指令集，而其他核中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核1202A-1202N在微架构方面是同构的，其中具有相对较高功率消耗的一个或多个核与具有较低功率消耗的一个或多个功率核耦合。另外，处理器1200可以被实现在一个或多个芯片上或者被实现为具有除其他部件之外的所图示的部件的SoC集成电路。

图13是图形处理器1300的框图，所述图形处理器1300可以是分立的图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器1300包括用于访问存储器的存储器接口1314。存储器接口1314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器1300还包括显示控制器1302，所述显示控制器1302用于将显示输出数据驱动到显示设备1320。显示控制器1302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户界面元素的组成。在一些实施例中，图形处理器1300包括用于编码、解码或者向一个或多个媒体编码格式、从一个或多个媒体编码格式或在一个或多个媒体编码格式之间将媒体转码的视频编解码器引擎1306，所述一个或多个媒体编码格式包括但不限于运动图像专家组（MPEG）（诸如MPEG-2）、高级视频编码（AVC）格式（诸如H.264/MPEG-4 AVC）、以及电影&电视工程师协会（SMPTE）421 M/VC-1和联合图像专家组（JPEG）格式（诸如JPEG、以及运动JPEG（MJPEG）格式）。

在一些实施例中，图形处理器1300包括用于执行包括例如位边界块传送的二维（2D）光栅化器操作的块图像传送（BLIT）引擎1304。然而，在一个实施例中，使用图形处理引擎（GPE）1310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 1310是用于执行图形操作的计算引擎，所述图形操作包括三维（3D）图形操作和媒体操作。

在一些实施例中，GPE 1310包括用于执行3D操作的3D流水线1312，所述3D操作诸如使用对3D图元形状（例如，矩形、三角形等）起作用的处理功能来渲染三维图像和场景。3D流水线1312包括可编程且固定的功能元件，所述可编程且固定的功能元件在元件内执行各种任务和/或向3D/媒体子系统1315大量产生（spawn）执行线程。虽然3D流水线1312可以用于执行媒体操作，但是GPE 1310的实施例还包括媒体流水线1316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线1316包括固定功能或可编程逻辑单元以代替、或代表视频编解码器引擎1306来执行一个或多个专门的媒体操作，诸如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，媒体流水线1316另外包括线程大量产生单元以大量产生用于在3D/媒体子系统1315上执行的线程。所大量产生的线程对3D/媒体子系统1315中所包括的一个或多个图形执行单元执行针对媒体操作的计算。

在一些实施例中，3D/媒体子系统1315包括用于执行通过3D流水线1312和媒体流水线1316大量产生的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统1315发送线程执行请求，所述3D/媒体子系统包括用于仲裁各种请求并将各种请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统1315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器（包括寄存器和可寻址存储器）以在线程之间共享数据和存储输出数据。

图形处理引擎

图14是依照一些实施例的图形处理器的图形处理引擎1410的框图。在一个实施例中，图形处理引擎（GPE）1410是图13示出的GPE 1310的一个版本。图14的具有与本文中的任何其他图的元件相同的参考号（或名称）的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。例如，图示了图13的3D流水线1312和媒体流水线1316。媒体流水线1316在GPE 1410的一些实施例中是可选的，并且可能不明确地包括在GPE 1410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 1410。

在一些实施例中，GPE 1410与命令流送器1403耦合或包括命令流送器1403，所述命令流送器1403向3D流水线1312和/或媒体流水线1316提供命令流。在一些实施例中，命令流送器1403与存储器耦合，所述存储器可以是系统存储器、或内部高速缓冲存储器和共享高速缓冲存储器中的一个或多个。在一些实施例中，命令流送器1403从存储器接收命令并将命令发送至3D流水线1312和/或媒体流水线1316。所述命令是从存储用于3D流水线1312和媒体流水线1316的命令的环形缓冲器获取的指示。在一个实施例中，环形缓冲器另外可以包括存储多批多个命令的批命令缓冲器。用于3D流水线1312的命令还可以包括对存储器中存储的数据的引用，诸如但不限于用于3D流水线1312的顶点和几何数据和/或用于媒体流水线1316的图像数据和存储器对象。3D流水线1312和媒体流水线1316通过经由相应流水线内的逻辑来执行操作或者通过将一个或多个执行线程分派至图形核阵列1414而处理命令和数据。

在各种实施例中，3D流水线1312可以通过处理指令并将执行线程分派给图形核阵列1414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列1414提供统一的执行资源块。图形核阵列1414内的多用途执行逻辑（例如，执行单元）包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时的执行线程。

在一些实施例中，图形核阵列1414还包括用于执行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元另外包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的（多个）处理器核107或如图12中的核1202A-1202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列1414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器（URB）1418中的存储器。URB 1418可以存储多个线程的数据。在一些实施例中，URB1418可以用于在图形核阵列1414上执行的不同线程之间发送数据。在一些实施例中，URB1418可以另外用于图形核阵列上的线程与共享功能逻辑1420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列1414是可缩放的，使得所述阵列包括可变数量的图形核，每个具有基于GPE 1410的目标功率和性能级别的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可以根据需要来启用或禁用执行资源。

图形核阵列1414与共享功能逻辑1420耦合，所述共享功能逻辑1420包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑1420内的共享功能是向图形核阵列1414提供专门的补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑1420包括但不限于采样器1421、数学1422和线程间通信（ITC）1423逻辑。另外，一些实施例实现共享功能逻辑1420内的一个或多个高速缓存1425。在针对给定的专门的功能的需求不足以包含在图形核阵列1414中的情况下实现共享功能。代之以，该专门的功能的单个例示被实现为共享功能逻辑1420中的独立实体并且在图形核阵列1414内的执行资源之间共享。在图形核阵列1414之间共享并包括在图形核阵列1414内的一组精确的功能在实施例之间变化。

图15是图形处理器1500的另一实施例的框图。图15的具有与本文中的任何其他图的元件相同的参考号（或名称）的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。

在一些实施例中，图形处理器1500包括环形互连1502、流水线前端1504、媒体引擎1537、以及图形核1580A-1580N。在一些实施例中，环形互连1502将图形处理器耦合至其他处理单元，所述其他处理单元包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器1500经由环形互连1502接收多批命令。传入命令由流水线前端1504中的命令流送器1503来解译。在一些实施例中，图形处理器1500包括用于经由（多个）图形核1580A-1580N执行3D几何处理和媒体处理的可缩放的执行逻辑。对于3D几何处理命令，命令流送器1503将命令供应至几何流水线1536。针对至少一些媒体处理命令，命令流送器1503将命令供应至视频前端1534，所述视频前端1534与媒体引擎1537耦合。在一些实施例中，媒体引擎1537包括用于视频和图像后处理的视频质量引擎（VQE）1530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）1533引擎。在一些实施例中，几何流水线1536和媒体引擎1537各自针对由至少一个图形核1580A提供的线程执行资源生成执行线程。

在一些实施例中，图形处理器1500包括以模块化核1580A-1580N（有时被称为核切片）为特色的可缩放的线程执行资源，所述模块化核1580A-1580N中的每个具有多个子核1550A-550N、1560A-1560N（有时被称为核子切片）。在一些实施例中，图形处理器1500可以具有任何数量的图形核1580A至1580N。在一些实施例中，图形处理器1500包括图形核1580A，所述图形核1580A至少具有第一子核1550A和第二子核1560A。在其他实施例中，图形处理器是具有单个子核（例如，1550A）的低功率处理器。在一些实施例中，图形处理器1500包括多个图形核1580A-1580N，每个包括一组第一子核1550A-1550N和一组第二子核1560A-1560N。该组第一子核1550A-1550N中的每个子核至少包括第一组执行单元1552A-1552N和媒体/纹理采样器1554A-1554N。该组第二子核1560A-1560N中的每个子核至少包括第二组执行单元1562A-1562N和采样器1564A-1564N。在一些实施例中，每个子核1550A-1550N、1560A-1560N共享一组共享资源1570A-1570N。在一些实施例中，所述共享资源包括共享高速缓冲存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

执行单元

图16图示了线程执行逻辑1600，所述线程执行逻辑1600包括在GPE的一些实施例中采用的处理元件的阵列。图16的具有与本文中的任何其他图的元件相同的参考号（或名称）的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。

在一些实施例中，线程执行逻辑1600包括着色器处理器1602、线程分派器1604、指令高速缓存1606、包括多个执行单元1608A-1608N的可缩放的执行单元阵列、采样器1610、数据高速缓存1612、以及数据端口1614。在一个实施例中，可缩放的执行单元阵列可以通过基于工作负荷的计算要求来启用或禁用一个或多个执行单元（例如，执行单元1608A、1608B、1608C、1608D至1608N-1和1608N中的任何）来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑1600包括通过指令高速缓存1606、数据端口1614、采样器1610、以及执行单元1608A-1608N中的一个或多个到存储器（诸如系统存储器或高速缓冲存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如，1608A）是能够执行多个同时的硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元1608A-1608N的阵列是可缩放的以包括任何数量的单独执行单元。

在一些实施例中，执行单元1608A-1608N主要用于执行着色器程序。着色器处理器1602可以处理各种着色器程序并且经由线程分派器1604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在执行单元1608A-1608N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线（例如，图15的1536）可以将顶点、曲面细分或几何着色器分派至线程执行逻辑1600（图16）以用于处理。在一些实施例中，线程分派器1604还可处理来自执行着色器程序的运行时线程大量产生请求。

在一些实施例中，执行单元1608A-1608N支持指令集（所述指令集包括对许多标准3D图形着色器指令的本机支持），使得以最小的转换来执行来自图形库（例如，Direct 3D和OpenGL）的着色器程序。执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）以及通用处理（例如，计算和媒体着色器）。执行单元1608A-1608N中的每个都有多发布单指令多数据（SIMD）执行的能力，并且多线程操作使得在面对较高等待时间的存储器访问时能实现高效执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和关联的独立线程状态。对于有整数、单和双精度浮点运算、SIMD分支能力、逻辑运算、超越运算和其他杂项运算能力的流水线，执行是每一时钟的多发布。在等待来自存储器或共享功能中的一个的数据时，执行单元1608A-1608N内的依赖逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会被专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一类型的着色器程序的操作。

执行单元1608A-1608N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”、或用于指令的通道的数量。执行通道是执行用于数据元素访问、屏蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量无关。在一些实施例中，执行单元1608A-1608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256位宽的向量进行操作时，该256位的向量存储在寄存器中并且执行单元按照四个单独的64位压缩数据元素（四倍字长（QW）大小的数据元素）、八个单独的32位压缩数据元素（双字（DW）大小的数据元素）、十六个单独的16位压缩数据元素（字（W）大小的数据元素）、或三十二个单独的8位数据元素（字节（B）大小的数据元素）对该向量进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存（例如，1606）被包括在线程执行逻辑1600中以高速缓存用于执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存（例如，1612）被包括用于在线程执行期间高速缓存线程数据。在一些实施例中，采样器1610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器1610包括专门的纹理或媒体采样功能，以在向执行单元提供采样数据之前在采样过程期间处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程大量产生和分派逻辑向线程执行逻辑1600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器1602内的像素处理器逻辑（例如，像素着色器逻辑、片段着色器逻辑等）被调用以进一步计算输出信息并且使得结果被写入到输出表面（例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等）。在一些实施例中，像素着色器或片段着色器计算要跨经光栅化对象来内插各种顶点属性的值。在一些实施例中，着色器处理器1602内的像素处理器逻辑然后执行应用编程接口（API）供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器1602经由线程分派器1604将线程分派至执行单元（例如，1608A）。在一些实施例中，像素着色器1602使用采样器1610中的纹理采样逻辑来访问存储器中所存储的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素以免进一步处理。

在一些实施例中，数据端口1614提供存储器访问机制，供线程执行逻辑1600将经处理的数据输出至存储器以用于在图形处理器输出流水线上进行处理。在一些实施例中，数据端口1614包括或耦合至一个或多个高速缓冲存储器（例如，数据高速缓存1612），用于经由数据端口来高速缓存数据以供存储器访问。

图17是图示了根据一些实施例的图形处理器指令格式1700的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多个格式的指令的指令集。实线框图示了一般被包括在执行单元指令中的部件，而虚线包括可选的或仅被包括在指令的子集中的部件。在一些实施例中，所描述和图示的指令格式1700是宏指令，因为它们是供应至执行单元的指令，与一旦指令被处理由指令解码引起的微操作相反。

在一些实施例中，图形处理器执行单元本机地支持采用128位指令格式1710的指令。64位压缩指令格式1730可用于基于所选指令、指令选项和操作数数量的一些指令。本机128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式1730中。64位格式1730中可用的本机指令因实施例而不同。在一些实施例中，使用索引字段1713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来引用一组压缩表，并使用压缩表输出来重构采用128位指令格式1710的本机指令。

针对每个格式，指令操作码1712定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每个指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同时添加操作，所述每个颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每个指令。在一些实施例中，指令控制字段1714使得能实现控制某些执行选项，诸如通道选择（例如，预测）以及数据通道排序（例如，拌和）。针对采用128位指令格式1710的指令，执行大小字段1716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段1716不可用于在64位压缩指令格式1730中使用。

一些执行单元指令具有多达三个操作数，包括两个源操作数——src0 1720、src11722和一个目的地1718。在一些实施例中，执行单元支持双目的地指令，其中目的地中的一个是隐含的。数据操纵指令可以具有第三源操作数（例如，SRC2 1724），其中指令操作码1712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的立即（例如，硬编码）值。

在一些实施例中，128位指令格式1710包括访问/寻址模式字段1726，所述访问/寻址模式字段1726指定例如是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式1710包括访问/寻址模式字段1726，所述访问/寻址模式字段1726指定指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐的访问模式和1字节对齐的访问模式的访问模式，其中访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以将字节对齐的寻址用于源操作数和目的地操作数，并且当在第二模式中时，指令可以将16字节对齐的寻址用于所有源操作数和目的地操作数。

在一个实施例中，访问/寻址模式字段1726的寻址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码1712位字段对指令进行分组以简化操作码解码1740。针对8位操作码，第4、5和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组1742包括数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑组1742共享五个最高有效位（MSB），其中移动（mov）指令采用0000xxxxb的形式并且逻辑指令采用0001xxxxb的形式。流控制指令组1744（例如，调用（call）、跳（jmp））包括采用0010xxxxb（例如，0x20）形式的指令。杂项指令组1746包括指令的混合，包括采用0011xxxxb（例如，0x30）形式的同步指令（例如，等待（wait）、发送（send））。并行数学指令组1748包括采用0100xxxxb（例如，0x40）形式的关于分量的算术指令（例如，加（add）、乘（mul））。并行数学组1748跨数据通道并行地执行算术运算。向量数学组1750包括采用0101xxxxb（例如，0x50）形式的算术指令（例如，dp4）。向量数学组对向量操作数执行算术，诸如点积运算。

图形流水线

图18是图形处理器1800的另一实施例的框图。图18的具有与本文中的任何其他图的元件相同的参考号（或名称）的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。

在一些实施例中，图形处理器1800包括图形流水线1820、媒体流水线1830、显示引擎1840、线程执行逻辑1850、以及渲染输出流水线1870。在一些实施例中，图形处理器1800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器由至（未示出的）一个或多个控制寄存器的寄存器写入来控制或者经由通过环形互连1802发布到图形处理器1800的命令来控制。在一些实施例中，环形互连1802将图形处理器1800耦合至其他处理部件，诸如其他图形处理器或通用处理器。来自环形互连1802的命令由命令流送器1803来解译，所述命令流送器1803将指令供应到图形流水线1820或媒体流水线1830的单独部件。

在一些实施例中，命令流送器1803引导顶点获取器1805的操作，所述顶点获取器1805从存储器读取顶点数据并执行由命令流送器1803所提供的顶点处理命令。在一些实施例中，顶点获取器1805将顶点数据提供给顶点着色器1807，所述顶点着色器1807对每个顶点执行坐标空间变换和光照操作。在一些实施例中，顶点获取器1805和顶点着色器1807通过经由线程分派器1831向执行单元1852A-1852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元1852A-1852B是具有用于执行图形和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元1852A-1852B具有附接的L1高速缓存1851，所述L1高速缓存1851针对每个阵列特定的或在阵列之间共享。该高速缓存可以被配置为数据高速缓存、指令高速缓存或单个高速缓存，其被分区以将数据和指令包含在不同分区中。

在一些实施例中，图形流水线1820包括用于执行3D对象的硬件加速的曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器1813在外壳着色器1811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成一组详细的几何对象，其被作为输入提供到图形流水线1820。在一些实施例中，如果未使用曲面细分，则可以绕开曲面细分部件（例如，外壳着色器1811、曲面细分器1813、域着色器1817）。

在一些实施例中，完整的几何对象可以由几何着色器1819经由分派给执行单元1852A-1852B的一个或多个线程来处理，或者可以直接行进至剪辑器1829。在一些实施例中，几何着色器对整个几何对象而非对如在图形流水线的先前阶段中的顶点或者顶点补丁进行操作。如果禁用曲面细分，则几何着色器1819从顶点着色器1807接收输入。在一些实施例中，几何着色器1819可由几何着色器程序编程以在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器1829处理顶点数据。剪辑器1829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线1870中的光栅化器和深度测试部件1873分派像素着色器以将几何对象转换成其每一像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑1850中。在一些实施例中，应用可以绕开光栅化器和深度测试部件1873并且经由流出单元1823访问未光栅化的顶点数据。

图形处理器1800具有互连总线、互连结构或允许数据和消息在该处理器的主要部件之间传递的某个其他互连机构。在一些实施例中，执行单元1852A-1852B和（多个）相关联的高速缓存1851、纹理和媒体采样器1854、以及纹理/采样器高速缓存1858经由数据端口1856进行互连以执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器1854、高速缓存1851、1858以及执行单元1852A-1852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线1870包含光栅化器和深度测试部件1873，其将基于顶点的对象转换成相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/屏蔽器单元。相关联的渲染高速缓存1878和深度高速缓存1879在一些实施例中也是可用的。像素操作部件1877对数据执行基于像素的操作，然而在一些实例中，与2D操作（例如，利用混合的位块图像传送）相关联的像素操作由2D引擎1841执行，或者在显示时间由显示控制器1843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存1875可用于所有图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线1830包括媒体引擎1837和视频前端1834。在一些实施例中，视频前端1834从命令流送器1803接收流水线命令。在一些实施例中，媒体流水线1830包括单独的命令流送器。在一些实施例中，视频前端1834在将媒体命令发送至媒体引擎1837之前处理该命令。在一些实施例中，媒体引擎1837包括用于大量产生线程以用于经由线程分派器1831分派至线程执行逻辑1850的线程大量产生功能。

在一些实施例中，图形处理器1800包括显示引擎1840。在一些实施例中，显示引擎1840在处理器1800外部并且经由环形互连1802或者某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎1840包括2D引擎1841和显示控制器1843。在一些实施例中，显示引擎1840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器1843与（未示出的）显示设备耦合，所述显示设备可以是系统集成显示设备（如在膝上型计算机中）、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线1820和媒体流水线1830可被配置成基于多个图形和媒体编程接口来执行操作并且并非特定于任一应用编程接口（API）。在一些实施例中，用于图形处理器的驱动器软件将特定于特定图形或媒体库的API调用转换成可以由图形处理器处理的命令。在一些实施例中，为都来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形和计算API提供支持。在一些实施例中，也可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库（OpenCV）提供支持。如果可以作出从将来的API的流水线到图形处理器的流水线的映射，则具有兼容的3D流水线的将来的API也将受到支持。

图形流水线编程

图19A是图示了根据一些实施例的图形处理器命令格式1900的框图。图19B是图示了根据实施例的图形处理器命令序列1910的框图。图19A中的实线框图示了一般被包括在图形命令中的分量，而虚线包括可选的分量或者仅被包括在该图形命令的子集中的分量。图19A的示例性图形处理器命令格式1900包括用于标识命令的目标客户端1902、命令操作代码（操作码）1904、以及命令的相关数据1906的数据字段。一些命令中还包括子操作码1905和命令大小1908。

在一些实施例中，客户端1902指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调节对命令的进一步处理并将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的对应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码1904以及子操作码1905（如果存在的话）来确定要执行的操作。客户端单元使用数据字段1906中的信息来执行命令。针对一些命令，期望明确的命令大小1908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码来自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双字的倍数对命令进行对齐。

图19B中的流程图示出了示例性图形处理器命令序列1910。在一些实施例中，以图形处理器的实施例为特色的数据处理系统的软件或固件使用所示出的命令序列的版本来建立、执行和终止一组图形操作。仅出于示例的目的示出并描述了样本命令序列，因为实施例不限于这些特定命令或者此命令序列。而且，所述命令可以被作为命令序列中的一批命令来发布，使得图形处理器将至少部分同时地处理命令的序列。

在一些实施例中，图形处理器命令序列1910可以以流水线转储清除命令1912开始，以使得任何活跃的图形流水线完成针对该流水线的当前未决命令。在一些实施例中，3D流水线1922和媒体流水线1924不同时进行操作。执行流水线转储清除以使得活跃的图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理直到活跃的绘图引擎完成未决操作和相关的读取高速缓存为无效的。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令1912可以用于流水线同步或者用在将图形处理器置于低功率状态中之前。

在一些实施例中，当命令序列要求图形处理器在流水线之间明确地切换时，使用流水线选择命令1913。在一些实施例中，在发布流水线命令之前在执行情境内仅需要一次流水线选择命令1913，除非该情境要发布针对两个流水线的命令。在一些实施例中，紧接在经由流水线选择命令1913的流水线切换之前需要流水线转储清除命令1912。

在一些实施例中，流水线控制命令1914配置用于操作的图形流水线并且用于对3D流水线1922和媒体流水线124进行编程。在一些实施例中，流水线控制命令1914为活跃的流水线配置流水线状态。在一个实施例中，流水线控制命令1914用于流水线同步并且用于在处理一批命令之前清除来自活跃的流水线内的一个或多个高速缓冲存储器的数据。

在一些实施例中，返回缓冲器状态命令1916用于配置一组返回缓冲器以供相应的流水线写入数据。一些流水线操作需要对在处理期间所述操作将中间数据写入到的一个或多个返回缓冲器的分配、选择或配置。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态1916包括选择要用于一组流水线操作的返回缓冲器的大小和数量。

命令序列中的剩余命令基于用于操作的活跃的流水线而不同。基于流水线确定1920，根据以3D流水线状态1930开始的3D流水线1922或者在媒体流水线状态1940下开始的媒体流水线1924来定制命令序列。

用于配置3D流水线状态1930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及要在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态1930命令还能够选择性地禁用或绕开某些流水线元件，如果将不使用那些元件的话。

在一些实施例中，3D图元1932命令用于提交要由3D流水线处理的3D图元。经由3D图元1932命令传递给图形处理器的命令和相关联的参数被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元1932命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元1932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线1922将着色器执行线程分派到图形处理器执行单元。

在一些实施例中，经由执行1934命令或事件来触发3D流水线1922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进（go）’或‘踢（kick）’命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以通过图形流水线转储清除命令序列。3D流水线将执行针对3D图元的几何处理。一旦操作完成，所产生的几何对象就被光栅化并且像素引擎对所产生的像素进行着色。针对那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列1910跟随媒体流水线1924路径。一般地，针对媒体流水线1924的编程的具体用途和方式取决于要执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可以被卸载到该媒体流水线。在一些实施例中，还可以绕开该媒体流水线，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中图形处理器被用于使用与渲染图形图元不明确相关的计算着色器程序来执行SIMD向量运算。

在一些实施例中，以与3D流水线1922类似的方式对媒体流水线1924进行配置。将用于配置媒体流水线状态1940的一组命令分派或放置到命令队列中，在媒体对象命令1942之前。在一些实施例中，媒体流水线状态命令1940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令1940还支持对指向包含一批状态设置的“间接”状态元件的一个或多个指针的使用。

在一些实施例中，媒体对象命令1942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含要被处理的视频数据。在一些实施例中，在发布媒体对象命令1942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令1942被排队，就经由执行命令1944或等同的执行事件（例如，寄存器写入）来触发媒体流水线1924。然后可以通过由3D流水线1922或媒体流水线1924提供的操作对来自媒体流水线1924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图20图示了根据一些实施例的数据处理系统2000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2010、操作系统2020、以及至少一个处理器2030。在一些实施例中，处理器2030包括图形处理器2032以及一个或多个通用处理器核2034。图形应用2010和操作系统2020各自在数据处理系统的系统存储器2050中执行。

在一些实施例中，3D图形应用2010包含包括着色器指令2012的一个或多个着色器程序。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。应用还包括用适合于由通用处理器核2034执行的机器语言的可执行指令2014。应用还包括由顶点数据限定的图形对象2016。

在一些实施例中，操作系统2020是来自微软公司的Microsoft® Windows®操作系统、专有的类似UNIX的操作系统、或使用Linux内核的变体的类似开源UNIX的操作系统。操作系统2020可以支持图形API 2022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API在使用中时，操作系统2020使用前端着色器编译器2024将用HLSL的任何着色器指令2012编译成较低级的着色器语言。所述编译可以是即时（JIT）编译，或者所述应用可以执行着色器预编译。在一些实施例中，在3D图形应用2010的编译期间，将高级着色器编译成低级着色器。在一些实施例中，以中间形式提供着色器指令2012，诸如由Vulkan API使用的标准便携式中间表示（SPIR）的版本。

在一些实施例中，用户模式图形驱动器2026包含后端着色器编译器2027，用于将着色器指令2012转换成硬件特定的表示。当OpenGL API在使用中时，将用GLSL高级语言的着色器指令2012传递至用户模式图形驱动器2026以用于编译。在一些实施例中，用户模式图形驱动器2026使用操作系统内核模式功能2028来与内核模式图形驱动器2029进行通信。在一些实施例中，内核模式图形驱动器2029与图形处理器2032进行通信以分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码来实现，所述机器可读介质表示和/或限定诸如处理器之类的集成电路内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文中所描述的技术的逻辑。此类表示（称为“IP核”）是用于集成电路的逻辑的可重复使用单元，其可以被作为描述集成电路的结构的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各种消费者或制造设施。可以制造集成电路，使得该电路执行与本文中所描述的实施例中的任何实施例相关联地描述的操作。

图21是图示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统2100的框图。IP核开发系统2100可以用于生成可以结合到更大的设计中或用于构建整个集成电路（例如，SOC集成电路）的模块化、可重复使用的设计。设计设施2130可以用高级编程语言（例如，C/C++）生成IP核设计的软件仿真2110。软件仿真2110可用于使用仿真模型2112来设计、测试和验证IP核的行为。仿真模型2112可以包括功能、行为和/或时序仿真。然后可以从仿真模型2112创建或合成寄存器传输级（RTL）设计2115。RTL设计2115是对硬件寄存器之间的数字信号的流动进行建模的集成电路的行为的抽象，其包括使用建模的数字信号执行的相关联逻辑。除了RTL设计2115之外，还可以创建、设计或合成逻辑级别或晶体管级别处的较低级别设计。因此，初始设计和仿真的特定细节可能变化。

可以由设计设施将RTL设计2115或等同方案进一步合成为硬件模型2120，所述硬件模型2120可以用硬件描述语言（HDL）或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器2140（例如，硬盘、闪存、或任何非易失性存储介质）来存储IP核设计以用于递送至第3方制造设施2165。替代地，可以通过有线连接2150或无线连接2160来传输（例如，经由互联网）IP核设计。制造设施2165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置成执行依照本文中所描述的至少一个实施例的操作。

示例性片上系统集成电路

图22-24图示了根据本文中所描述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关联的图形处理器。除了所图示的事物之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图22是图示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路2200的框图。示例性集成电路2200包括一个或多个应用处理器2205（例如，CPU）、至少一个图形处理器2210，并且另外可以包括图像处理器2215和/或视频处理器2220，其中的任何都可以是来自相同或多个不同设计设施的模块化IP核。集成电路2200包括外围或总线逻辑，其包括USB控制器2225、UART控制器2230、SPI/SDIO控制器2235和I²S/I²C控制器2240。另外，集成电路可以包括显示设备2245，所述显示设备2245耦合至高清晰度多媒体接口（HDMI）控制器2250和移动行业处理器接口（MIPI）显示界面2255中的一个或多个。可以由包括闪存和闪存控制器的闪存子系统2260来提供存储。可以经由存储器控制器2265来提供存储器接口以用于对SDRAM或SRAM存储器设备的访问。一些集成电路另外包括嵌入式安全引擎2270。

图23是图示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器2310的框图。图形处理器2310可以是图22的图形处理器2210的变体。图形处理器2310包括顶点处理器2305和一个或多个片段处理器2315A-2315N（例如，2315A、2315B、2315C、2315D至2315N-1和2315N）。图形处理器2310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器2305被优化以执行用于顶点着色器程序的操作，而所述一个或多个片段处理器2315A-2315N执行用于片段或像素着色器程序的片段（例如，像素）着色操作。顶点处理器2305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。（多个）片段处理器2315A-2315N使用由顶点处理器2305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，（多个）片段处理器2315A-2315N被优化以执行如在OpenGL API中提供的片段着色器程序，所述片段着色器程序可以用于执行与如在Direct 3D API中提供的像素着色器程序类似的操作。

图形处理器2310另外包括一个或多个存储器管理单元（MMU）2320A-2320B、（多个）高速缓存2325A-2325B和（多个）电路互连2330A-2330B。所述一个或多个MMU 2320A-2320B为集成电路2310，包括为顶点处理器2305和/或（多个）片段处理器2315A-2315N，提供虚拟到物理地址映射，除了存储在所述一个或多个高速缓存2325A-2325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，所述一个或多个MMU 2325A-2325B可以与系统内的其他MMU同步，所述其他MMU包括与图22的所述一个或多个应用处理器2205、图像处理器2215和/或视频处理器2220相关联的一个或多个MMU，使得每个处理器2205-2220可以参与共享或统一的虚拟存储器系统。根据实施例，所述一个或多个电路互连2330A-2330B使得图形处理器2310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核对接。

图24是图示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的附加示例性图形处理器2410的框图。图形处理器2410可以是图22的图形处理器2210的变体。图形处理器2410包括图23的集成电路2300的所述一个或多个MMU 2320A-2320B、高速缓存2325A-2325B和电路互连2330A-2330B。

图形处理器2410包括一个或多个着色器核2415A-2415N（例如，2415A、2415B、2415C、2415D、2415E、2415F至2415N-1和2415N），它们提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码，所述可编程着色器代码包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现中变化。另外，图形处理器2410包括核间任务管理器2405，所述核间任务管理器2405充当用于将执行线程分派给一个或多个着色器核2415A-2415N的线程分派器，以及用于使分块操作加速以用于进行基于图块的渲染的分块单元2418，其中场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间相干性或优化对内部高速缓存的使用。

以下关于进一步的示例。

示例1可以可选地包括一种装置，该装置包括多个执行单元，所述多个执行单元至少包括第一类型的执行单元和第二类型的执行单元；以及逻辑，所述逻辑至少部分地包括硬件逻辑，用以分析工作负荷并将工作负荷指派给第一类型的执行单元或第二类型的执行单元中的一个。

示例2可以可选地包括示例1的主题，其中第一类型的执行单元是低性能执行单元；并且第二类型的执行单元是高性能执行单元。

示例3可以可选地包括示例1-2中任一个的主题，其中第一类型的执行单元和第二类型的执行单元驻留在常见（common）处理器上。

示例4可以可选地包括示例1-3中任一个的主题，其中第一GRF和第二GRF是分离的处理结构。

示例5可以可选地包括示例1-4中任一个的主题，其中第一GRF和第二GRF通信地耦合至常见存储器结构。

示例6可以可选地包括示例1-5中任一个的主题，进一步包括应用编程接口，所述应用编程接口允许程序员将关于工作负荷的一个或多个特性的线索传递给所述逻辑。

示例7可以可选地包括示例1-6中任一个的装置，其中进一步包括编译器，所述编译器包括逻辑，至少部分地包括硬件逻辑，用以根据工作负荷的所述一个或多个特性来确定执行资源要求。

示例8可以可选地包括示例1-7中任一个的主题，进一步包括驱动器，所述驱动器包括逻辑，至少部分地包括硬件逻辑，用以将执行资源要求作为内核线程元数据进行存储。

示例9可以可选地包括示例1-8中任一个的主题，进一步包括线程调度器，所述线程调度器包括逻辑，至少部分地包括硬件逻辑，用以解析内核线程元数据；以及至少部分地基于内核线程元数据将线程分派给所述多个执行单元。

示例10可以可选地包括示例1-9中任一个的主题，其中所述多个执行单元在单个集成电路上。

示例11可以可选地包括一种电子设备，该电子设备包括具有多个执行单元的处理器，所述多个执行单元至少包括第一类型的执行单元和第二类型的执行单元；以及逻辑，所述逻辑至少部分地包括硬件逻辑，用以分析工作负荷并将工作负荷指派给第一类型的执行单元或第二类型的执行单元中的一个。

示例12可以可选地包括示例11的主题，其中第一类型的执行单元是低性能执行单元；并且第二类型的执行单元是高性能执行单元。

示例13可以可选地包括示例11-12中任一个的主题，其中第一类型的执行单元和第二类型的执行单元驻留在常见处理器上。

示例14可以可选地包括示例11-13中任一个的主题，其中第一GRF和第二GRF是分离的处理结构。

示例15可以可选地包括示例11-14中任一个的主题，其中第一GRF和第二GRF通信地耦合至常见存储器结构。

示例16可以可选地包括示例11-15中任一个的主题，进一步包括应用编程接口，所述应用编程接口允许程序员将关于工作负荷的一个或多个特性的线索传递给所述逻辑。

示例17可以可选地包括示例11-16中任一个的主题，其中进一步包括编译器，所述编译器包括逻辑，至少部分地包括硬件逻辑，用以根据工作负荷的所述一个或多个特性来确定执行资源要求。

示例18可以可选地包括示例11-17中任一个的主题，进一步包括驱动器，所述驱动器包括逻辑，至少部分地包括硬件逻辑，用以将执行资源要求作为内核线程元数据进行存储。

示例19可以可选地包括示例11-18中任一个的主题，进一步包括线程调度器，所述线程调度器包括逻辑，至少部分地包括硬件逻辑，用以解析内核线程元数据；以及至少部分地基于内核线程元数据将线程分派给所述多个执行单元。

示例20可以可选地包括示例11-19中任一个的主题，其中所述多个执行单元在单个集成电路上。

在各种实施例中，例如参考本文中的图在本文中讨论的操作可以被实现为硬件（例如，逻辑电路）、软件、固件、或其组合，其可以被提供作为例如包括具有存储在其上的指令（或软件过程）的一个或多个有形的（例如，非瞬时）机器可读或计算机可读介质的计算机程序产品，所述指令（或软件过程）用于对计算机编程以执行本文中所讨论的进程。机器可读介质可以包括存储设备，诸如关于本文中的图所讨论的那些。

此外，此类计算机可读介质可以被作为计算机程序产品来下载，其中程序可以经由通信链路（例如，总线、调制解调器或网络连接）通过在载波或其他传播介质中提供的数据信号的方式从远程计算机（例如，服务器）传输到作出请求的计算机（例如，客户端）。

在本说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构和/或特性可以被包括在至少一个实现中。短语“在一个实施例中”在本说明书中的各种地方中的出现可能或可能不都是指同一实施例。

并且，在说明书和权利要求书中，可以使用术语“耦合”和“连接”连同它们的派生词。在一些实施例中，可以使用“连接”来指示两个或更多个元件彼此直接物理或电接触。“耦合”可以意味着两个或更多个元件直接物理或电接触。然而，“耦合”还可以意味着两个或更多个元件可能彼此不直接接触，但仍可以彼此合作或交互。

因此，尽管已经用特定于结构特征和/或方法动作的语言描述实施例，但是要理解，所要求保护的主题可以不限于所描述的特定特征或动作。相反，特定特征和动作被公开作为实现所要求保护的主题的样本形式。

此外，要在说明性而非限制性的意义上看待前述描述和附图。本领域技术人员将理解，可以在不脱离如所附权利要求中阐述的本发明的更宽泛精神和范围的情况下对本文中所描述的实施例作出各种修改和改变。

Claims (20)

1.一种装置，包括：

多个执行单元，其至少包括第一类型的执行单元和第二类型的执行单元；以及

逻辑，其至少部分地包括硬件逻辑，用以：

分析工作负荷；以及

将工作负荷指派给第一类型的执行单元或第二类型的执行单元中的一个。

2.根据权利要求1所述的装置，其中：

第一类型的执行单元是低性能执行单元；并且

第二类型的执行单元是高性能执行单元。

3.根据权利要求2所述的装置，其中：

第一类型的执行单元和第二类型的执行单元驻留在常见处理器上。

4.根据权利要求2所述的装置，进一步包括逻辑，其中：

第一GRF和第二GRF是分离的处理结构。

5.根据权利要求2所述的装置，其中：

第一GRF和第二GRF通信地耦合至常见存储器结构。

6.根据权利要求1所述的装置，进一步包括应用编程接口，所述应用编程接口允许程序员将关于工作负荷的一个或多个特性的线索传递给所述逻辑。

7.根据权利要求6所述的装置，进一步包括编译器，所述编译器包括逻辑，至少部分地包括硬件逻辑，用以：

根据工作负荷的所述一个或多个特性来确定执行资源要求。

8.根据权利要求7所述的装置，进一步包括驱动器，所述驱动器包括逻辑，至少部分地包括硬件逻辑，用以：

存储执行资源要求，作为内核线程元数据。

9.根据权利要求8所述的装置，进一步包括线程调度器，所述线程调度器包括逻辑，至少部分地包括硬件逻辑，用以：

解析内核线程元数据；以及

至少部分地基于内核线程元数据将线程分派给所述多个执行单元。

10.根据权利要求1所述的装置，其中所述多个执行单元在单个集成电路上。

11.一种电子设备，包括：

处理器，其具有至少包括第一类型的执行单元和第二类型的执行单元的多个执行单元；以及

逻辑，其至少部分地包括硬件逻辑，用以：

分析工作负荷；以及

将工作负荷指派给第一类型的执行单元或第二类型的执行单元中的一个。

12.根据权利要求11所述的电子设备，其中：

第一类型的执行单元是低性能执行单元；并且

第二类型的执行单元是高性能执行单元。

13.根据权利要求12所述的电子设备，其中：

第一类型的执行单元和第二类型的执行单元驻留在常见处理器上。

14.根据权利要求12所述的电子设备，进一步包括逻辑，其中：

第一GRF和第二GRF是分离的处理结构。

15.根据权利要求12所述的电子设备，其中：

第一GRF和第二GRF通信地耦合至常见存储器结构。

16.根据权利要求11所述的电子设备，进一步包括应用编程接口，所述应用编程接口允许程序员将关于工作负荷的一个或多个特性的线索传递给所述逻辑。

17.根据权利要求16所述的电子设备，进一步包括编译器，所述编译器包括逻辑，至少部分地包括硬件逻辑，用以：

根据工作负荷的所述一个或多个特性来确定执行资源要求。

18.根据权利要求17所述的电子设备，进一步包括驱动器，所述驱动器包括逻辑，至少部分地包括硬件逻辑，用以：

存储执行资源要求，作为内核线程元数据。

19.根据权利要求18所述的电子设备，进一步包括线程调度器，所述线程调度器包括逻辑，至少部分地包括硬件逻辑，用以：

解析内核线程元数据；以及

至少部分地基于内核线程元数据将线程分派给所述多个执行单元。

20.根据权利要求11所述的电子设备，其中所述多个执行单元在单个集成电路上。