CN108694153A - 用于启用经由管芯上存储的高速上下文切换的引擎 - Google Patents

Abstract

在示例中，一种装置包括：多个执行单元，以及可通信地耦合到该多个执行单元的第一存储器，以及复制引擎，其中，该第一共享存储器由该多个执行单元共享，该复制引擎用于将来自该多个执行单元中的至少第一个的上下文状态数据复制到该第一共享存储器。还公开并要求保护其他实施例。

Description

用于启用经由管芯上存储的高速上下文切换的引擎

技术领域

本公开总体涉及电子学领域。更具体地，一些实施例涉及实现用于启用经由管芯上存储的高速上下文切换的引擎的技术。

背景技术

随着集成电路制造技术的改进，制造者能够将附加功能集成到单个硅衬底上。随着功能数量的增加，单个集成电路(IC)芯片上的部件数量也在增加。附加部件增加附加的信号切换，进而生成更多热量和/或消耗更多功率。附加热量可通过例如热膨胀而损坏芯片上的部件。并且，附加功率消耗可限制这种设备(例如，尤其对于依赖于电池功率起作用的设备)的使用位置和/或使用模型。因此，高效的功率管理可具有对电子设备的效率、寿命、以及使用模型的直接影响。

此外，当前的并行图形数据处理包括开发用于对图形数据执行诸如线性插值、曲面细分、栅格化、纹理映射、深度测试等特定操作的系统和方法。传统上，图形处理器使用固定功能计算单元来处理图形数据。然而，最近，已使图形处理器的各部分变成可编程的，使得这些处理器能够支持更广泛的操作来处理顶点和片段数据。

为了进一步提高性能，图形处理器通常实现诸如流水线操作的处理技术，这些处理技术尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令多线程(SIMT)架构的并行图形处理器被设计为使图形流水线中的并行处理量最大化。在SIMT架构中，并行线程组尝试尽可能经常地同步执行程序指令以提高处理效率。有关SIMT架构的软件和硬件的一般概述可见于谢恩·库克的《CUDA编程》第3章第37-51页(2013年)(ShaneCook,CUDA Programming,Chapter 3,pages 37-51(2013))和/或尼古拉斯·威尔特的CUDA手册《对GPU编程的全面指导》，章节2.6.2到3.1.2(2013年6月)(Nicholas Wilt,CUDAHandbook,A Comprehensive Guide to GPU Programming,Sections 2.6.2to 3.1.2(June2013))。

附图说明

为了以能够详细理解本实施例的以上记载特征的方式，可以通过参考实施例来对以上简要概括的实施例进行更具体的描述，这些实施例中的一些在所附附图中被示出。然而，应当注意，所附附图仅示出典型实施例，并因此不应被认为是对其范围的限制。

图1是展示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统的框图；

图2A至图2D展示了根据实施例的并行处理器部件；

图3A至图3B是根据实施例的图形多处理器的框图；

图4A至图4F展示了其中多个GPU通信地耦合至多个多核处理器的示例性架构；

图5展示了根据实施例的图形处理流水线；

图6A是根据实施例的用于实现执行块的分层通用寄存器堆(GRF)的架构的示意性图示。

图6B是根据实施例的用于实现执行块的分层通用寄存器堆(GRF)的流程图的示意性图示。

图7A-7C是根据实施例的用于实现执行块的分层通用寄存器堆(GRF)的架构的示意性图示。

图8示出了根据实施例的切换调节器的框图。

图9是根据一个或多个实施例的包括流式(streaming)多处理器的系统的框图。

图10示出了根据一个实施例的并行处理系统的框图。

图11是根据实施例的处理系统的框图。

图12是根据实施例的处理器的框图；

图13是根据实施例的图形处理器的框图；

图14是根据一些实施例的图形处理器的图形处理引擎的框图；

图15是由附加实施例提供的图形处理器的框图；

图16展示了线程执行逻辑，所述线程执行逻辑包括在一些实施例中采用的处理元件阵列；

图17是展示了根据一些实施例的图形处理器指令格式的框图；

图18是根据另一个实施例的图形处理器的框图；

图19A至图19B展示了根据一些实施例的图形处理器命令格式和命令序列；

图20展示了根据一些实施例的数据处理系统的示例性图形软件架构；

图21是展示了根据实施例的IP核开发系统的框图；

图22是展示了根据实施例的示例性芯片上系统集成电路的框图；

图23是展示了附加示例性图形处理器的框图；以及

图24是展示了根据实施例的芯片上系统集成电路的附加示例性图形处理器的框图。

具体实施方式

在下面的描述中，阐述了很多特定细节以提供对各实施例的全面理解。然而，在没有这些特定细节的情况下，也可实践各实施例。在其他实例中，未详细描述公知的方法、过程、部件和电路以不使特定实施例变得模糊。此外，诸实施例的各方面可使用各种手段来执行，诸如集成半导体电路(“硬件”)、组织成一个或多个程序的计算机可读指令(“软件”)或硬件与软件的某种组合。出于本公开的目的，对“逻辑”的引用应该表示硬件、软件、固件或其某种组合的意思。

可在任何处理器(诸如，GPCPU、CPU、GPU等)、图形控制器等中应用本文中所讨论的一些实施例。还公开并要求保护其他实施例。进一步地，可在包括一个或多个处理器(例如，具有一个或多个处理器核)的计算系统中应用一些实施例，这些计算系统诸如本文中所讨论的那些，包括例如移动计算设备，例如智能电话、平板、UMPC(超级移动个人计算机)、膝上型计算机、超极本TM计算设备、可穿戴设备(诸如智能手表、智能眼镜)等等。

在一些实施例中，图形处理单元(GPU)被可通信地耦合到主机/处理器核以加速图形操作、机器学习操作、模式分析操作、以及各种通用GPU(GPGPU)功能。GPU可通过总线或另一互连(例如，诸如PCIe或NVLink之类的高速互连)被可通信地耦合到主机处理器/核。在其他实施例中，GPU可被集成在与核相同的封装或芯片上，并通过内部处理器总线/互连(即，在封装或芯片的内部)被可通信地耦合到核。不管GPU被连接的方式，处理器核可以以工作描述符中所包含的命令/指令的序列的形式将工作分配给GPU。GPU随后使用专用电路/逻辑以用于高效地处理这些命令/指令。

在以下描述中，阐述了很多特定细节来提供更全面的理解。然而，将对本领域技术人员显而易见的是，没有这些特定细节中的一个或多个，也可实践本文中所描述的实施例。在其他实例中，未描述公知的特征以避免使本实施例的细节变得模糊。

系统概述

图1是展示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统100的框图。计算系统100包括处理子系统101，所述处理子系统具有一个或多个处理器102和系统存储器104，所述一个或多个处理器和所述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组部件内的单独的部件，也可以集成在一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，所述I/O中枢可以使得计算系统100能够从一个或多个输入设备108接收输入。另外，I/O中枢107可以使得显示控制器(所述显示控制器可以被包括在一个或多个处理器102中)能够向一个或多个显示设备110A提供输出。在一个实施例中，与I/O中枢107耦合的一个或多个显示设备110A可以包括本地显示设备、内部显示设备或嵌入式显示设备。

在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述一个或多个并行处理器经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任意数量的基于标准的通信链路技术或协议(诸如但不限于PCI Express)中的一个，也可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器112形成以计算为中心的并行或向量处理系统，所述系统包括大量处理核和/或处理集群诸如集成众核(MIC)处理器。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢107耦合的一个或多个显示设备110A中的一个输出像素。一个或多个并行处理器112还可以包括显示控制器和显示接口(未示出)以实现到一个或多个显示设备110B的直接连接。

在I/O子系统111内，系统存储单元114可以连接至I/O中枢107来为计算系统100提供存储机制。I/O开关116可以用于提供接口机制以实现I/O中枢107和可以集成到平台中的其他部件诸如网络适配器118和/或无线网络适配器119以及可以经由一个或多个插入式设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一种有线网络适配器。无线网络适配器119可以包括Wi-Fi、蓝牙、近场通信(NFC)或包括一个或多个无线电装置的其他网络设备中的一个或多个。

计算系统100可以包括未明确示出的其他部件，这些部件包括USB或其他端口连接件、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢107。图1中将各种部件互连的通信路径可以使用任何合适的协议诸如基于PCI(外围部件互连)的协议(例如，PCI-Express)，或(多个)任何其他总线或点对点通信接口和/或协议诸如NV-Link高速互连或本领域中已知的互连协议来实现。

在一个实施例中，一个或多个并行处理器112并入有为进行图形和视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理单元(GPU)。在另一个实施例中，一个或多个并行处理器112并入有为进行通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又一个实施例中，计算系统100的各部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器112、存储器中枢105、(多个)处理器102和I/O中枢107可以集成到芯片上系统(SoC)集成电路中。可替代地，计算系统100的各部件可以集成到单个封装中以形成封装中系统(SIP)配置。在其他实施例中，计算系统100的各部件的至少一部分可以集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连成模块化计算系统。

应当理解，本文所示的计算系统100是例示性的并且变型和修改是可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、(多个)处理器102的数量和(多个)并行处理器112的数量。例如，在一些实施例中，系统存储器104直接而不是通过桥连接至(多个)处理器102，而其他设备经由存储器中枢105和(多个)处理器102与系统存储器104进行通信。在其他替代性拓扑中，(多个)并行处理器112连接至I/O中枢107或直接连接至一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的(多个)处理器102的两个或更多个组，这两个或更多个组可以与(多个)并行处理器112的两个或更多个实例耦合。

本文示出的一些特定部件是可选的并且可能不被包括在计算系统100的所有实现中。例如，可以支持任意数量的插入式卡或外围装置，或者可以省去一些部件。此外，一些架构可以使用不同的术语来描述与图1所示类似的部件。例如，在一些架构中，存储器中枢105可以被称为北桥，而I/O中枢107可以被称为南桥。

图2A展示了根据实施例的并行处理器200。并行处理器200的各种部件可以使用诸如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)的一个或多个集成电路设备来实现。根据实施例，所展示的并行处理器200是图1所示的一个或多个并行处理器112的变体。

在一个实施例中，并行处理器200包括并行处理单元202。所述并行处理单元包括I/O单元204，所述I/O单元实现与其他设备包括并行处理单元202的其他实例的通信。I/O单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉及执行存储器操作的命令。

当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将用于执行这些命令的工作操作引导到前端208。在一个实施例中，前端208与调度器210耦合，所述调度器被配置成向处理集群阵列212分发命令或其他工作项目。在一个实施例中，调度器210确保在向处理集群阵列212的处理集群分发任务之前，处理集群阵列212被正确地配置并且处于有效状态。

处理集群阵列212可以包括多达“N”个处理集群(例如，集群214A，集群214B，一直到集群214N)。处理集群阵列212的每个集群214A至214N均可执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来向处理集群阵列212的集群214A至214N分配工作，这些算法可以依据每种类型的程序或计算引起的工作负荷而变化。调度可以由调度器210动态地处置，或者可以在编译被配置成由处理集群阵列212执行的程序逻辑的过程中由编译器逻辑部分地协助。在一个实施例中，处理集群阵列212的不同集群214A至214N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。

处理集群阵列212可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务包括视频和/或音频数据的过滤，执行建模操作包括物理操作，以及执行数据变换的逻辑。

在一个实施例中，处理集群阵列212被配置成执行并行图形处理操作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置成执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204从系统存储器传递数据以进行处理。在处理期间，可以在处理期间将经传递的数据存储到片上存储器(例如，并行处理器存储器222)，然后写回到系统存储器。

在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以被配置成将处理工作负荷分成大致相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列212的多个集群214A至214N。在一些实施例中，处理集群阵列212的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行曲面细分和几何着色，第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生渲染的图像进行显示。由集群214A至214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群214A至214N之间传输以用于进一步处理。

在操作期间，处理集群阵列212可以接收将经由调度器210执行的处理任务，所述调度器从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据例如表面(补片(patch))数据、图元数据、顶点数据和/或像素数据以及定义如何处理数据的状态参数和命令(例如，要执行哪个程序)的索引。调度器210可以被配置成获取对应于任务的索引或者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在由传入命令缓冲器(例如，批处理缓冲器、入栈缓冲器等)指定的工作负荷被发起之前被配置成有效状态。

并行处理单元202的一个或多个实例中的每一个均可与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元(例如，分区单元220A，分区单元220B，一直到分区单元220N)，这些分区单元可以各自耦合至并行处理器存储器222的一部分(例如，存储器单元)。在一个实现中，分区单元220A至220N的数量被配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，以及第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A至220N的数量可能不等于存储器设备的数量。

在各种实施例中，存储器单元224A至224N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器单元224A至224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器(HBM)。本领域技术人员将会理解，存储器单元224A至224N的具体实现可以变化，并且可以由各种常规设计之一进行选择。诸如帧缓冲器或纹理映射的渲染目标可存储在存储器单元224A至224N上，从而允许分区单元220A至220N并行地写入每个渲染目标的各部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，为了支持利用系统存储器连同本地高速缓存存储器的统一存储器设计，可以将并行处理器存储器222的本地实例排除在外。

在一个实施例中，处理集群阵列212的集群214A至214N中的任一个可以处理将写入并行处理器存储器222内的存储器单元224A至224N中的任一个的数据。存储器交叉开关216可以被配置成将每个集群214A至214N的输出传递到任何分区单元220A至220N或另一个集群214A至214N，这可以对所述输出执行附加处理操作。每个集群214A至214N均可通过存储器交叉开关216与存储器接口218进行通信以针对各种外部存储器设备进行读取或写入操作。在一个实施例中，存储器交叉开关216可连接至存储器接口218以与I/O单元204通信，并且可连接至并行处理器存储器222的本地实例，从而使得不同处理集群214A至214N内的处理单元能够与系统存储器或对于并行处理单元202并非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A至214N与分区单元220A至220N之间的业务流。

虽然并行处理单元202的单个实例展示为在并行处理器200内，但并行处理单元202的任意数量的实例也可以被包括在内。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或者可以使多个插入式卡互连。即使不同实例具有不同的处理核数量、不同的本地并行处理器存储量和/或其他配置差异，并行处理单元202的不同实例也可以被配置成交互操作。例如，以及在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例的较高精度的浮点单元。并入有并行处理单元202或并行处理器200的一个或多个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。

图2B是根据实施例的分区系统220的框图。在一个实施例中，分区系统220是图2A的分区单元220A至220N中的一个的实例。如图所示，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226(栅格操作单元)。L2高速缓存221是被配置成执行从存储器交叉开关216和ROP 226所接收的加载和存储操作的读取/写入高速缓存。由L2高速缓存221向帧缓冲器接口225输出读未命中和紧急回写请求以进行处理。也可以经由帧缓冲器接口225向帧缓冲器发送脏更新以用于机会处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元中的一个诸如图2的存储器单元224A至224N(例如，在并行处理器存储器222内)交互。

在图形应用中，ROP 226是执行诸如模板印刷(stencil)、z测试、混合等栅格操作的处理单元。ROP 226随后输出图形存储器中存储的经处理图形数据。在一些实施例中，ROP226包括压缩逻辑，所述压缩逻辑用于压缩写入存储器的z或颜色数据，并对从存储器所读取的z或颜色数据解压缩。在一些实施例中，ROP 226被包括在每个处理集群(例如，图2的集群214A至214N)内而不是分区单元220内。在这个实施例中，通过存储器交叉开关216而不是像素片段数据来传输对像素数据的读取和写入请求。经处理图形数据可以显示在显示设备诸如图1的一个或多个显示设备110中的一个上，由(多个)处理器102路由以用于进一步处理，或者由图2A的并行处理器200内的处理实体中的一个路由以用于进一步处理。

图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A至214N中的一个的实例。处理集群214可以被配置成并行地执行多个线程，其中术语“线程”是指在特定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据(SIMD)指令发布技术来支持大量线程的并行执行，而无需提供多个独立的指令单元。在其他实施例中，使用单指令多线程(SIMT)技术来使用被配置成向处理集群的每一个内的一组处理引擎发出指令的公共指令单元来支持大量大致同步线程的并行执行。与所有处理引擎通常执行相同指令的SIMD执行机制不同，SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执行路径。本领域技术人员将会理解，SIMD处理机制表示SIMT处理机制的功能子集。

处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2的调度器210接收指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所展示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将经处理数据分配到包括其他着色单元的多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240分发的数据指定目的地来促进经处理数据的分发。

处理集群214内的每个图形多处理器234均可包括相同的功能执行逻辑组(例如，算术逻辑单元、加载存储单元等)。功能执行逻辑可以通过流水线方式进行配置，其中可以在完成先前的指令之前发出新的指令。功能执行逻辑支持各种运算，包括整数和浮点算数、比较运算、布尔运算、位移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任意组合。

传输到处理集群214的指令构成线程。在一组并行处理引擎上执行的一组线程是线程组。线程组在不同的输入数据上执行相同的程序。线程组内的每个线程均可被分配到图形多处理器234内的不同处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个处理引擎可能在处理所述线程组的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程组。

在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存而是在处理集群214内使用高速缓存存储器(例如，L1高速缓存308)。每个图形多处理器234还可以访问在所有处理集群214之间共享的分区单元(例如，图2的分区单元220A至220N)内的L2高速缓存，并且可以用于在线程之间传递数据。图形多处理器234还可以访问片外全局存储器，所述片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以在L1高速缓存308中存储的公共指令和数据。

每个处理集群214均可包括被配置成将虚拟地址映射到物理地址的MMU 245(存储器管理单元)。在其他实施例中，MMU 245中的一个或多个实例可以驻留在图2的存储器接口218内。MMU 245包括用于将虚拟地址映射到图块(tile)的物理地址(更多地提及分块)和可选地高速缓存行索引的一组页表条目(PTE)。MMU 245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转换后备缓冲器(TLB)或高速缓存。对物理地址进行处理以分发表面数据访问局部性以实现分区单元之间的高效请求交错。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。

在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器234均耦合至纹理单元236以执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存(未示出)或者在一些实施例中从图形多处理器234内的L1高速缓存读取，并且是根据需要从L2高速缓存、本地并行处理器存储器或系统存储器获取。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一个处理集群214提供经处理任务以用于进一步处理或经由存储器交叉开关216在L2高速缓存、本地并行处理器存储器或系统存储器中存储经处理任务。preROP 242(预先栅格操作单元)被配置成从图形多处理器234接收数据，将数据引导到ROP单元，这些ROP单元可以如本文所述的那样用分区单元(例如，图2的分区单元220A至220N)定位。preROP 242单元可以对颜色混合进行优化、组织像素颜色数据并执行地址转换。

应当理解，本文所述的核架构是例示性的并且变型和修改是可能的。例如图形多处理器234、纹理单元236、preROP 242等任意数量的处理单元可以被包括在处理集群214内。此外，虽然仅示出一个处理集群214，但如本文所述的并行处理单元可以包括处理集群214的任意数量的实例。在一个实施例中，每个处理集群214均可被配置成使用单独的和不同的处理单元、L1高速缓存等来独立于其他处理集群214而操作。

图2D示出了根据一个实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，所述执行流水线包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元(GPGPU)核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓存存储器272和共享存储器270耦合。

在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。将这些指令高速缓存在指令高速缓存252中并分派用于由指令单元254执行。指令单元254可以将指令作为线程组(例如，经线)进行分派，线程组的每个线程均被分配到GPGPU核262内的不同执行单元。指令可以通过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任一个。地址映射单元256可以用于将统一地址空间中的地址转换成可由加载/存储单元266访问的不同存储器地址。

寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接至图形多处理器324的功能单元(例如，GPGPU核262、加载/存储单元266)的数据路径的操作数提供临时存储。在一个实施例中，寄存器堆258在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄存器文件258的专用部分。在一个实施例中，寄存器堆258在正由图形多处理器324执行的不同经线之间进行划分。

GPGPU核262可以各自包括用于执行图形多处理器324的指令的浮点单元(FPU)和/或整数算数逻辑单元(ALU)。根据实施例，GPGPU核262的架构可以类似，也可以不同。例如，以及在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现IEEE 754-2008浮点算数标准或启用可变精度浮点算数。另外，图形多处理器324还可以包括用于执行诸如复制矩形或像素混合操作的特定功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包含固定或特殊功能逻辑。

存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器324的功能单元中的每一个连接至寄存器堆258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作的交叉开关互连。寄存器堆258可以以与GPGPU核262相同的频率操作，因此GPGPU核262与寄存器堆258之间的数据传递具有非常低的等待时间。共享存储器270可以用于实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓存存储器272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间通信的纹理数据。共享存储器270也可以用作经高速缓存的受管理的程序。除了在高速缓存存储器272内存储的经自动高速缓存的数据之外，在GPGPU核262上执行的线程还可以在共享存储器内以编程方式存储数据。

图3A至图3B示出了根据实施例的附加图形多处理器。所展示的图形多处理器325、350是图2C的图形多处理器234的变体。所展示的图形多处理器325、350可以被配置成能够同时执行大量执行线程的流式多处理器(SM)。

图3A展示了根据附加实施例的图形多处理器325。图形多处理器325包括相对于图2D的图形多处理器234的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A至332B、寄存器堆334A至334B和(多个)纹理单元344A至344B的多个实例。图形多处理器325还包括多组图形或计算执行单元(例如，GPGPU核336A至336B、GPGPU核337A至337B、GPGPU核338A至338B)和多组加载/存储单元340A至340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓存存储器342和共享存储器346。各种部件可以经由互连结构327进行通信。在一个实施例中，互连结构327包括一个或多个交叉开关，所述一个或多个交叉开关用于实现图形多处理器325的各种部件之间的通信。

图3B展示了根据附加实施例的图形多处理器350。如图2D和图3A所示，图形处理器包括多组执行资源356A至356D，其中每组执行资源均包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源356A至356D可以与(多个)纹理单元360A至360D一起工作以进行纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A至356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓存存储器358A至358B的多个实例。各种部件可以经由与图3A的互连结构327类似的互连结构352进行通信。

本领域的技术人员将理解，图1、图2A至图2D和图3A至图3B中所述的架构是描述性的，而不限制本发明的实施例的范围。因此，本文所述的技术可以在任何适当配置的处理单元上实现，包括但不限于：一个或多个移动应用处理器；一个或多个台式计算机或服务器中央处理单元(CPU)，包括多核CPU；一个或多个并行处理单元诸如图2的并行处理单元202；以及一个或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。

在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU(GPGPU)功能。GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。

用于GPU到主机处理器互连的技术

图4A展示了其中多个GPU 410至413通过高速链路440至443(例如，总线、点对点互连等)通信地耦合至多个多核处理器405至406的示例性架构。在一个实施例中，高速链路440至443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。

此外，在一个实施例中，GPU 410至413中的两个或更多个通过高速链路444至445互连，这可以使用与用于高速链路440至443的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405至406中的两个或更多个可以通过高速链路433连接，所述高速链路可以是以20GB/s、30GB/s、120GB/s或更高的速度运行的对称多处理器(SMP)总线。可替代地，图4A中所示的各种系统部件之间的所有通信均可使用相同的协议/链路(例如，通过公共互连结构)来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。

在一个实施例中，每个多核处理器405至406分别经由存储器互连430至431通信地耦合至处理器存储器401至402，并且每个GPU 410至413分别通过GPU存储器互连450至453通信地耦合至GPU存储器420至423。存储器互连430至431和450至453可以利用相同或不同的存储器访问技术。以示例而不是限制的方式，处理器存储器401至402和GPU存储器420至423可以是诸如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDRSDRAM(GDDR)(例如，GDDR5、GDDR6)或高带宽存储器(HBM)的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以是非易失性存储器(例如，使用两级存储器(2LM)层级结构)。

如下所述，尽管各种处理器405至406和GPU 410至413均可分别物理地耦合至特定存储器401至402、420至423，但可以实现统一存储器架构，其中相同的虚拟系统地址空间(也称为“有效地址”空间)分发在所有各种物理存储器中。例如，处理器存储器401至402可以各自包括64GB的系统存储器地址空间，并且GPU存储器420至423可以各自包括32GB的系统存储器地址空间(导致在所述示例中产生总共256GB的可寻址存储空间)。

图4B展示了根据一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。可替代地，图形加速模块446可以与处理器407一样集成在相同的封装或芯片上。

所展示的处理器407包括多个核460A至460D，这些核各自具有转换后备缓冲器461A至461D和一个或多个高速缓存462A至462D。这些核可以包括用于执行指令和处理未展示的数据以避免模糊本发明的基本原理的各种其他部件(例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等)。高速缓存462A至462D可以包括1级(L1)和2级(L2)高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存层级结构中并由各组核460A至460D共享。例如，处理器407的一个实施例包括24个核，这些核各自具有它自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器可以包括处理器存储器401至402。

通过一致性总线464经由核间通信来为各种高速缓存462A至462D、456和系统存储器441中存储的数据和指令保持一致性。例如，每个高速缓存均可具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线464进行通信。在一个实现中，通过一致性总线464实现高速缓存窥探协议以窥探高速缓存访问。本领域技术人员可以很好理解高速缓存窥探/一致性技术，以避免模糊本发明的基本原理，这里不再详细描述。

在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与缓存一致性协议。具体地讲，接口435通过高速链路440(例如，PCIe总线、NVLink等)向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。

在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、43N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、43N可以各自包括单独的图形处理单元(GPU)。可替代地，图形处理引擎431、432、43N可以在GPU内包括不同类型的图形处理引擎诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和块图像传输引擎。换句话讲，图形加速模块可以是具有多个图形处理引擎431、432、43N的GPU，或图形处理引擎431至432、43N可以是集成在公共包、线卡或芯片上的单独GPU。

在一个实施例中，加速器集成电路436包括存储器管理单元(MMU)439，所述存储器管理单元用于执行诸如虚拟到物理存储器转换(也称为有效到实际存储器转换)的各种存储器管理功能和用于访问系统存储器441的存储器访问协议。MMU 439还可以包括用于高速缓存虚拟/有效到物理/实际地址转换的转换后备缓冲器(TLB)(未示出)。在一个实现中，高速缓存438存储用于由图形处理引擎431至432、43N高效访问的命令和数据。在一个实施例中，使高速缓存438和图形存储器433至434、43N中存储的数据与核高速缓存462A至462D、456和系统存储器411保持一致。如所提及的，这可以经由代理电路425来完成，所述代理电路代表高速缓存438和存储器433至434、43N参与高速缓存一致性机制(例如，向高速缓存438发送与处理器高速缓存462A至462D、456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新)。

一组寄存器445存储由图形处理引擎431至432、43N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文(例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行)。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到存储器中的指定区域(例如，由上下文指针标识)。所述上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备所接收的中断。

在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换为系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个(例如，4个、8个、16个)图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟图形执行环境，其中图形处理引擎431至432、43N的资源与多个应用或虚拟机(VM)共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用的“分片”。

因此，加速器集成电路充当图形加速模块446的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。

由于图形处理引擎431至432、43N的硬件资源显式地地映射到由主机处理器407看到的实际地址空间，因此任何主处理器都可以使用有效地址值来为这些资源直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431至432、43N的物理分离，使得它们作为独立单元出现在系统上。

如所提及的，在所展示的实施例中，一个或多个图形存储器433至434、43M分别耦合至图形处理引擎431至432、43N中的每一个。图形存储器433至434、43M存储正由图形处理引擎431至432、43N中的每一个处理的指令和数据。图形存储器433至434，43M可以是诸如DRAM(包括堆叠式DRAM)、GDDR存储器(例如，GDDR5、GDDR6)或HBM的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。

在一个实施例中，为了减少链路440上的数据流量，使用偏置技术来确保图形存储器433至434、43M中存储的数据是图形处理引擎431至432、43N最频繁使用，并且核460A至460D优选不使用(至少不频繁使用)的数据。类似地，偏置机制试图使核(并且优选地不是图形处理引擎431至432、43N)所需的数据保持在核和系统存储器411的高速缓存462A至462D、456内。

图4C展示了其中加速器集成电路436集成在处理器407内的另一个实施例。在这个实施例中，图形处理引擎431至432、43N经由接口437和接口435来直接通过高速链路440与加速器集成电路436进行通信(这也可以利用任何形式的总线或接口协议)。加速器集成电路436可以执行与关于图4B所描述的操作相同的操作，但考虑到其与一致性总线462和高速缓存462A至462D、426紧密接近，可能以较高的吞吐量进行操作。

一个实施例支持不同的编程模型，包括专用进程编程模型(不具有图形加速模块虚拟化)和共享编程模型(具有虚拟化)。共享编程模型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。

在专用进程模型的一个实施例中，图形处理引擎431至432、43N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求集中到图形引擎431至432、43N，从而在VM/分区内提供虚拟化。

在专用进程编程模型中，图形处理引擎431至432、43N可以由多个VM/应用分区共享。共享模型需要系统管理程序，所述系统管理程序用于将图形处理引擎431至432、43N虚拟化，以允许由每个操作系统进行访问。对于没有管理程序的单分区系统，图形处理引擎431至432、43N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎431至432、43N虚拟化以提供对每个进程或应用的访问。

对于共享编程模型，图形加速模块446或单独图形处理引擎431至432、43N使用进程句柄来选择进程要素。在一个实施例中，进程要素被存储在系统存储器411中并且可使用本文所述的有效地址到实际地址转换技术来寻址。所述进程句柄可以是在向图形处理引擎431至432、43N注册它的上下文(即，调用系统软件以向进程要素链表添加进程要素)时向主机进程提供特定于实现的值。所述进程句柄的低16位可以是进程要素链表内的进程要素的偏移量。

图4D展示了示例性加速器集成分片490。如本文所用，“分片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程要素483。在一个实施例中，进程要素483响应于来自在处理器407上执行的应用480的GPU调用481而被存储。进程要素483包含相应应用480的处理状态。进程要素483中包含的工作描述符(WD)484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后一种情况下，WD 484是指向应用地址空间482中的作业请求队列的指针。

图形加速模块446和/或单独图形处理引擎431至432、43N可以由系统中的全部或部分进程共享。本发明的实施例包括用于建立处理状态并向图形加速模块446发送WD 484以在虚拟环境中开始作业的基础结构。

在一个实现中，专用进程编程模型是特定于具体实施的。在这个模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。由于图形加速模块446由单个进程拥有，因此管理程序初始化加速器集成电路436以获得所属分区，并且操作系统在图形加速模块446被分配时初始化加速器集成电路436以获取所属进程。

在操作中，加速器集成分片490中的WD获取单元491获取下一个WD 484，所述WD包括将由图形加速模块446的图形处理引擎之一进行的工作的指示。如图所示，来自WD 484的数据可以被存储在寄存器445中并由MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页步行(walk)电路。中断管理电路447可以处理从图形加速模块446所接收的中断事件492。当执行图形操作时，由图形处理引擎431至432、43N生成的有效地址493由MMU 439转换为实际地址。

在一个实施例中，针对每个图形处理引擎431至432、43N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统初始化这一组寄存器。这些复制的寄存器中的每一个均可被包括在加速器集成分片490中。表1中示出了可以由管理程序初始化的示例性寄存器。

表1-管理程序初始化寄存器

1	分片控制寄存器
		2	实际地址(RA)调度进程区域指针
3	授权掩码覆盖(override)寄存器
		4	中断向量表条目偏移
5	中断向量表条目极限
		6	状态寄存器
7	逻辑分区ID
		8	实际地址(RA)管理程序加速器利用记录指针
9	存储描述寄存器

表2中示出了可以由操作系统初始化的示例性寄存器。

表2-操作系统初始化寄存器

1	进程和线程标识
		2	有效地址(EA)上下文保存/恢复指针
3	虚拟地址(RA)加速器利用记录指针
		4	虚拟地址(RA)存储段表指针
5	授权掩码
		6	工作描述符

在一个实施例中，每个WD 484均特定于特定图形加速模块446和/或图形处理引擎431至432、43N。所述WD包含图形处理引擎431至432、43N完成其工作所需的所有信息，或者所述WD可以是指向应用已经建立了要完成的工作命令队列的存储器位置的指针。

图4E展示了共享模型的一个实施例的附加细节。所述实施例包括其中存储了进程要素列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496来访问，所述管理程序将操作系统495的图形加速模块引擎虚拟化。

共享编程模型允许来自系统中的全部或部分分区的全部或部分进程使用图形加速模块446。有两种编程模型，其中图形加速模块446由多个进程和分区共享：时间分片共享和图形直接共享。

在这个模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为使图形加速模块446支持系统管理程序496的虚拟化，图形加速模块446可遵守以下要求：1)应用作业请求必须是自主的(即，不需要维持作业之间的状态)，或者图形加速模块446必须提供上下文保存和恢复机制。2)图形加速模块446保证在指定时间量内完成应用作业请求，包括任何转换错误，或者图形加速模块446提供抢占作业处理的能力。3)当以直接共享编程模型操作时，必须保证进程中图形加速模块446的公平性。

在一个实施例中，对于共享模型，需要应用480来利用图形加速模块446类型、工作描述符(WD)、授权掩码寄存器(AMR)值以及上下文保存/恢复区域指针(CSRP)来进行操作系统495系统调用。图形加速模块446类型描述了系统调用的目标加速功能。图形加速模块446类型可以是特定于系统的值。所述WD专门针对图形加速模块446来格式化，并且可以呈以下形式：图形加速模块446命令；指向用户定义结构的有效地址指针；指向命令队列的有效地址指针；或用于描述将由图形加速模块446进行的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现不支持用户授权掩码覆盖寄存器(UAMOR)，则操作系统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程要素483之前，管理程序496可以可选地应用当前授权掩码覆盖寄存器(AMOR)值。在一个实施例中，CSRP是包含应用地址空间482中供图形加速模块446保存和恢复上下文状态的区域的有效地址的寄存器445中的一个。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可选的。所述上下文保存/恢复区域可以是插接的系统存储器。

在接收到系统调用时，操作系统495可以验证应用480已注册并被授权使用图形加速模块446。操作系统495然后利用表3中所示的信息来调用管理程序496。

表3-操作系统对管理程序的调用参数

1	工作描述符(WD)
		2	授权掩码寄存器(AMR)值(可能已掩蔽)
3	有效地址(EA)上下文保存/恢复区域指针(CSRP)
		4	进程ID(PID)和可选的线程ID(TID)
5	虚拟地址(VA)加速器利用记录指针(AURP)
		6	存储段表指针(SSTP)的虚拟地址
7	逻辑中断服务号(LISN)

在接收到管理程序调用时，管理程序496可以验证操作系统495已注册并被授权使用图形加速模块446。管理程序496然后将进程要素483针对对应图形加速模块446类型放入进程要素链表中。进程要素可以包含表4中所示的信息。

表4-进程要素信息

在一个实施例中，管理程序将寄存器445的多个加速器集成分片490初始化。

如图4F所展示，本发明的一个实施例采用可经由用于访问物理处理器存储器401至402和GPU存储器420至423的公共虚拟存储器地址空间来寻址的统一存储器。在这个实现中，在GPU 410至413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401至402，反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间(有时称为有效地址空间)由此分布在处理器存储器401至402和GPU存储器420至423中的每一个上，从而允许任何处理器或GPU访问具有映射到所述存储器的虚拟地址的任何物理存储器。

在一个实施例中，MMU 439A至439E中的一个或多个内的偏置/一致性管理电路494A至494E确保了主机处理器(例如，405)与GPU 410至413的高速缓存之间的高速缓存一致性，并且实现了指示其中应当存储某些类型的数据的物理存储器的偏置技术。尽管在图4F中展示了偏置/一致性管理电路494A至494E的多个实例，但偏置/一致性电路也可以在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现。

一个实施例允许将GPU附接的存储器420至423映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与全系统高速缓存一致性相关的典型性能缺陷。GPU附接的存储器420至423作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为GPU卸载提供了有利的操作环境。这种安排允许主机处理器405软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。这些传统拷贝涉及驱动器调用、中断和存储器映射I/O(MMIO)访问，这些访问相对于简单内存访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访问GPU附接存储器420至423的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低由GPU 410至413看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。

在一个实现中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU附接存储器页包括1或2个位的页粒度结构(即，以存储器页的粒度来控制)。偏置表可以在一个或多个GPU附接存储器420至423的被盗存储器范围内实现，在GPU 410至413中具有或不具有偏置高速缓存(例如，以高速缓存频繁/最近使用的偏置表的条目)。可替代地，整个偏置表均可保持在GPU内。

在一个实现中，在实际访问GPU存储器之前访问与对GPU附接存储器420至423的每次访问相关联的偏置表条目，从而使得以下操作。首先，将来自GPU 410至413的在GPU偏置中发现其页的本地请求直接转发到对应的GPU存储器420至423。将来自GPU的在主机偏置中发现其页的本地请求转发给处理器405(例如，如上所述通过高速链路)。在一个实施例中，来自处理器405的在主机处理器偏置中发现所请求的页的请求完成了像正常存储器读取那样的请求。可替代地，可以将针对GPU偏置页的请求转发给GPU410至413。如果GPU当前未使用所述页，则GPU可以将所述页转换为主机处理器偏置。

页的偏置状态可以通过基于软件的机制、基于硬件辅助软件的机制，或者对于一组有限的情况，基于仅硬件的机制来改变。

一种用于改变偏置状态的机制采用API调用(例如OpenCL)，所述API调用继而调用GPU设备驱动器，所述驱动器继而向GPU发送消息(或将命令描述符入队)，从而引导所述GPU改变偏置状态，并且对于某些转换，在主机中执行高速缓存转储清除操作。所述高速缓存转储清除操作是从主机处理器405偏置到GPU偏置的转换所必需的，而对于相反转换则不是必需的。

在一个实施例中，通过暂时呈现主机处理器405不可高速缓存的GPU偏置页来保持缓存一致性。为了访问这些页，处理器405可以请求来自GPU 410的访问，GPU可以依据实现立即授权访问也可以不授权访问。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页是GPU所需但不是主机处理器405所需的页，反之亦然。

图形处理流水线

图5展示了根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所展示的图形处理流水线500。所述图形处理器可以被包括在如本文所述的并行处理子系统诸如图2的并行处理器200内，在一个实施例中，所述并行处理器是图1的(多个)并行处理器112的变体。如本文所述，各种并行处理系统可以经由并行处理单元(例如，图2的并行处理单元202)的一个或多个实例来实现图形处理流水线500。例如，着色器单元(例如，图3的图形多处理器234)可以被配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据组装器502，图元组装器506、514、518，曲面细分单元510，栅格器522和栅格操作单元526的功能还可以由处理集群(例如，图3的处理集群214)内的其他处理引擎和对应的分区单元(例如，图2的分区单元220A至220N)执行。图形处理流水线500还可以使用一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器(例如，CPU)内的并行处理逻辑执行。在一个实施例中，图形处理流水线500的一个或多个部分可经由存储器接口528访问片上存储器(例如，如图2所示的并行处理器存储器222)，所述存储器接口可以是图2的存储器接口218的实例。

在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点处理单元504读取高速缓存、本地或系统存储器中存储的用于处理顶点数据的数据，并且可以编程为将顶点数据从基于对象的坐标表示变换为世界空间坐标空间或归一化设备坐标空间。

图元组装器506的第一实例从顶点处理单元50接收顶点属性。图元组装器506根据需要读取所存储的顶点属性并构造图形图元以由曲面细分控制处理单元508进行处理。图形图元包括如各种图形处理应用编程接口(API)所支持的三角形、线段、点、补片等等。

曲面细分控制处理单元508将输入顶点视为几何补片的控制点。这些控制点从来自补片的输入表示(例如，补片的基础)变换为适用于由曲面细分评估处理单元512进行表面评估的表示。曲面细分控制处理单元508还可以计算几何补片的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关的依赖于视图的细节等级。曲面细分单元510被配置成接收补片的边缘的曲面细分因子并将补片分为多个几何图元诸如线、三角形或四边形图元，所述多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元512对细分的补片的参数化坐标进行操作以生成与几何图元相关的每个顶点的表面表示和顶点属性。

图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理单元516处理。几何处理单元516是可编程执行单元，所述可编程执行单元执行几何着色器程序，以变换如几何着色器程序所指定的从图元组装器514所接收的图形图元。在一个实施例中，几何处理单元516被编程为将图形图元细分为一个或多个新的图形图元并且计算用于将新的图形图元栅格化的参数。

在一些实施例中，几何处理单元516可以添加或删除几何流中的元素。几何处理单元516向图元组装器518输出指定新图形图元的参数和顶点。图元组装器518从几何处理单元516接收参数和顶点，并构建图形图元以由视口缩放、拣选和剪辑单元520进行处理。几何处理单元516读取并行处理器存储器或系统存储器中存储的数据以用于处理几何数据。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并向栅格器522输出经处理的图形图元。

栅格器522可以执行深度拣选和其他基于深度的优化。栅格器522还对新图形图元执行扫描转换以生成段并向段/像素处理单元524输出这些段和关联的覆盖数据。片段/像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524变换从栅格器522所接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元524可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到栅格操作单元526的着色片段或像素。片段/像素处理单元524可以读取并行处理器存储器或系统存储器中存储的数据，以在处理片段数据时使用。片段或像素着色器程序可以被配置成依据针对处理单元进行配置的采样速率以样本、像素、图块或其他粒度着色。

栅格操作单元526是执行包括但不限于模板印刷、z测试、混合等栅格操作的处理单元，并且将像素数据作为经处理图形数据输出以存储在图形存储器中(例如，图2中的并行处理器存储器222，和/或如图1中的系统存储器104，以在一个或多个显示设备110上显示或者由一个或多个处理器102或(多个)并行处理器112中的一个进一步处理。在一些实施例中，栅格操作单元526被配置成压缩写入存储器的z或颜色数据，并解压缩从存储器读取的z或颜色数据。

在一些示例中，为了优化大型机器上的上下文切换时间，可能使用管芯上存储器(即，大型高速缓存等)来减少保存和恢复硬件上下文信息所要求的时间。许多现有的GPU架构将硬件上下文数据写出到存储器中。在上下文恢复期间，从存储器读取上下文数据以便在不同的执行单元中执行线程之前加载硬件状态。

存储器带宽以及需要被保存并恢复的硬件上下文数据的尺寸方面的限制是对于上下文保存和恢复时间的影响因素。因此，必须在硬件和软件上做出关于何时去抢占已经执行的上下文的决定。然而，有时候，为了提供特定水平的服务质量，抢占是不可避免的。

参见图6A，在一些示例中，大型硬件存储620(即，管芯上高速缓存或存储器)可用于存储硬件状态作为上下文保存操作的一部分。存储器保存进程可被卸载到并行复制引擎625，这可在新的上下文的执行正在进行时和/或在恢复硬件状态时被并行地进行。调度器615将信号通知(signal)复制引擎625将先前抢占的上下文的内容取出到管芯上存储620中。当复制操作完成时，硬件调度器615将使用来自管芯上存储620的数据开始恢复操作。

参见图6B，在一些示例中，可实现以下操作流程。在操作660处，调度器615可将抢占进程信号通知给硬件。在操作655处，如果管芯上存储620是一个多用途存储，则可准备该管芯上存储620。

在操作660处，硬件停止现有上下文的执行，并且在操作665处将其状态保存到管芯上存储。倘若GPU上的内部结构比外部存储器具有高得多的带宽(即，典型的是4倍)的话，这会更加地快。

一旦保存完成，在操作670处，硬件就信号通知调度器抢占完成，并且加载新的上下文以用于执行。

在操作675处，调度器将管芯上存储的内容卸载到存储器630。倘若此操作的优先权被认为较低，它不妨碍正被提交的新的上下文的执行。

一旦保存到存储器的操作完成，在操作680处，硬件就信号通知调度器，并且调度器恢复管芯上存储的主操作(如果有的话)。

一些现有的图形系统使用系统存储器或图形存储器(例如，DDR、GDDR或HBM)来保存上下文状态数据。因此上下文切换进程较慢，因为系统存储器或图形存储器与管芯上图形存储器相比具有高延迟以及相对较低的带宽。为解决此问题，提供了重新运用SLM以存储应用上下文的新颖算法。SLM带宽通常比DRAM高几个数量级，并且其延迟通常比DRAM的延迟小10倍。

在一个示例中，共享本地存储器(SLM)可用于保存三维(3D)上下文状态数据，以实现较快的上下文切换。共享本地存储器可用于保存3D上下文的状态。在3D工作负荷中，不必使用SLM。因此，SLM可用于存储一个或多个“背景”3D上下文的状态，并且切换回到那些上下文将会非常快，因为不需要来自系统存储器的状态加载。并且，在可用SLM空间中可使用无损数据压缩来适配应用上下文状态。

如图7A中所示，GPU 700中的每个SMM 720具有共享SLM块724的EU群。在SMM的外部，存在共享高速缓存710和系统存储器界面或图形存储器界面。在操作中，当GPU 700从一个3D应用切换上下文到另一3D应用时，共享本地存储器(SLM)724用于保存当前应用的上下文。此外，无损数据压缩模块722可实现可用于适配可用SLM 724中的整个上下文的技术。如果上下文状态甚至在压缩后也不适配SLM 724，则针对溢出使用其他管芯上共享存储器710(例如，L3、LLC)和/或系统存储器。

SLM是非常靠近图形计算着色器以及固定功能硬件的高带宽且低延迟管芯上存储器。其是针对计算API定义的架构存储器，但不暴露给3D应用程序。

因此，SMM 720中的共享本地存储器724可用于保存来自该SMM的执行单元(EU)的线程状态。固定功能硬件块数据压缩器722可提供无损压缩或解压线程状态(当其被保存或从SLM恢复时)。

在许多现有图形系统中，可缩放链路接口(SLI)桥提供图形卡之间的链路，以在图形卡之间传输同步和像素数据。然而，SLI桥不具有用于促成同步的处理逻辑。替代地，GPU驱动器必须在CPU上执行那些操作。这消耗功率以及处理资源，并可减少图形系统的工作效率。

在一个示例中，可通过将串行命令处理器增加到可缩放链路接口(SLI)来改善性能，并且可使用串行命令处理器使绘制调用在SLI GPU之间同步。参见图7B-7C，在一些示例中，两个或更多个GPU 730可通过SLI桥740被耦合。SLI桥740中的串行处理器742可用于促成同步。

图7C是替代架构的示意性描绘，其中多个GPU 750被耦合到SLI桥处理器754，SLI桥处理器754进而被耦合到PCI快速(PCI-E)接口760和CPU 770。

功率部件

图8示出了根据实施例的切换调节器的框图。在图8中示出的一个或多个切换调节器可被纳入到本文中所讨论的各种系统中，以将功率提供给一个或多个集成电路(IC)芯片。虽然可参考图8讨论具有单个电感器的电流停驻(current-parking)切换调节器的单相，但是电流停驻切换调节器的多个相位中的一个或多个可与分开的(split)电感器一起实现。此外，一个或多个电流停驻切换调节器(具有或不具有分开的电感器)的组合可与一个或多个常规电力转换设备一起使用，以将功率提供给负载(例如，逻辑电路814)。

更具体地，图8示出了系统800，该系统800包括切换调节器(有时被称为电流停驻切换调节器)。在各实施例中，电流停驻切换调节器可以是多相切换调节器。多相控制单元802被耦合到多个相位，其中每个相位可包括一个或多个上游相位804和一个或多个下游相位806。如所示，电源808被耦合到上游控制逻辑810(其提供每个上游相位中的当前控制机制)。可在各种实现中使用不止一个上游控制逻辑。每个上游相位可包括电感器(未示出)，该电感器被耦合到相应的下游相位。在实施例中，上游相位可各自包括一个或多个电感器。多相控制单元802可配置任何有源上游控制逻辑810，以例如通过在上游相位和下游相位之间耦合的电感器生成电流。可由多相控制单元802将下游控制逻辑812配置成开、关，或切换以调节负载(例如，逻辑电路814)处的电压水平。进而，可由多相控制单元802至少部分地基于Vmin(最小电压)和Vmax(最大电压)值将下游控制逻辑812配置成将负载处的电压水平维持在范围内。

在一个实施例中，电感器(被耦合在下游相位和相应的上游相位之间)可被定位在包括负载814的半导体封装816的外部。另一电感器(未示出)可被定位在封装816的内部，以例如减少寄生电容。在一个实施例中，在封装816内部的电感器可以是经由一个或多个切换逻辑(其包括平面金属-氧化物半导体场效应晶体管(MOSFET))被耦合到逻辑电路814的空芯电感器。此外，在各实施例中，本文中所讨论的部件中的一个或多个(例如，参考图8、9和/或10，包括例如，L3高速缓存、上游控制逻辑、和/或下游控制逻辑)可被提供在衬底(多)层中(例如，在半导体封装之间)、在集成电路管芯上、或在半导体封装的外部(例如，在集成电路板(PCB)上)。

图9是根据一个或多个实施例的包括流式多处理器902的系统900的框图。流式多处理器可包括能够共同地发布高达每时钟周期32条指令的32个单指令、多线程(SIMT)通道904，例如，每条指令来自32条线程中的每一个。可以存在更多或更少的通道，取决于诸如64、128、256等之类的实现方式。SIMT通道904可进而包括一个或多个：运算逻辑单元(ALU)906、特殊函数单元(SFU)908、存储器单元(MEM)910、和/或纹理单元(TEX)912。

在一些实施例中，ALU(多个)906和/或TEX单元(多个)912中的一个或多个可以是低能量或高容量的，例如，诸如参考项920和922所讨论的。例如，系统可将线程0-30的寄存器地址的100％映射到低能量部分，并且将线程31-127的寄存器地址的100％映射到高容量部分。作为另一示例，系统可将每个线程的寄存器的20％映射到低能量部分，并且将每个线程的寄存器的80％映射到高容量部分。此外，系统可基于运行时间信息确定每线程分配的条目数量。

如图9中所示的，流式多处理器902还可包括寄存器堆914、调度器逻辑916(例如，用于调度线程或线程组，或者两者)、以及共享存储器918，例如，本地暂用(scratch)存储。如本文中所讨论的，“线程组”是指以有序的(例如，顺序的或连续的)线程索引编组在一起的多个线程。通常，寄存器堆是指由诸如本文中所讨论的处理器之类的处理器(包括图形处理器)的部件访问的寄存器的阵列。寄存器堆914包括低能量部分或结构920以及高容量部分或结构922。流式多处理器902可被配置成使用针对低能量部分和高容量部分两者的单逻辑命名空间来寻址寄存器堆914。

在一些实施例中，系统可包括可由在系统上同时运行的线程共享的若干物理寄存器。这允许系统使用单个命名空间实现灵活的寄存器映射方案。编译器可随后将寄存器活跃(live)范围分配给寄存器地址，并且编译器可使用寄存器分配机制来最小化或减少每线程使用的寄存器的数量。在实施例中，多个活跃范围可被分配给相同的寄存器地址，只要活跃范围不重叠。这允许例如在运行时间时和在指令已经被编译之后确定每线程有多少条目将被分配在低能量部分和与之相对的高容量部分。例如，系统可将线程0-30的寄存器地址的100％映射到低能量部分，并且将线程31-127的寄存器地址的100％映射到高容量部分。作为另一示例，系统可将每个线程的寄存器的20％映射到低能量部分，并且将每个线程的寄存器的80％映射到高容量部分。系统可基于运行时间信息确定每线程分配的条目的数量，例如，关于执行中的线程组的数量，和从启动更多线程组或者给更小数量的线程组分配低能量部分中的更多空间而获得的边际收益。

图10示出了根据一个实施例的并行处理系统1000的框图。系统1000包括并行处理(先前呈现的)子系统1002，该并行处理子系统1002进而包括一个或多个并行处理单元(PPU)PPU-0至PPU-P。每个PPU被耦合到本地并行处理(PP)存储器(例如，分别为MEM-0到MEM-P)。在一些实施例中，PP子系统系统1002可以包括P数量个PPU。PPU-0 1004和并行处理存储器1006可以使用诸如可编程处理器、专用集成电路(ASIC)或存储器设备之类的一个或多个集成电路设备来实现。

参见图10，示出了可以在系统1000中用于管理功率的若干可选开关或连接1007。虽然示出了若干开关1007，但实施例不限于具体示出的开关，并且根据实现可以使用更多或更少的开关。这些连接/开关1007可以用于时钟门控或一般功率门控。因此，项1007可以包括功率晶体管、管芯上开关、电源平面连接等中的一个或多个。在实施例中，在经由开关/连接1007关闭给系统1000的一部分的功率之前，逻辑(例如，微控制器、数字信号处理器、固件等)可以确保操作的结果被提交(例如，到存储器)或被完成以维持正确性。

进一步地，在一些实施例中，并行处理子系统1002中的PPU中的一个或多个是具有渲染流水线的图形处理器，该图形处理器可被配置成执行各种任务，诸如，本文关于其他附图所讨论的那些任务。图形信息/数据可以经由存储器桥1008与计算系统的其他部件(包括系统1000的部件)进行通信。数据可以经由共享总线和/或一个或多个互连1010(包括例如一个或多个直接或点对点链路)被传送。PPU-0 1004可以访问其本地并行处理存储器1014(其可以用作包括例如帧缓冲器的图形存储器)以存储和更新像素数据，将像素数据递送给显示设备(诸如本文中所讨论的那些)等。在一些实施例中，并行处理子系统1002可以包括作为图形处理器操作的一个或多个PPU，和操作以执行通用计算的一个或多个其他PPU。PPU可以是相同的或不同的，并且每个PPU可以访问其自己的专用并行处理存储器设备(多个)，非专用并行处理存储器设备(多个)，或者共享的存储器设备或高速缓存。

在实施例中，由PPU执行的操作可以由通常被称为主处理器或处理器核的另一处理器(或PPU之一)控制。在一个实施例中，主处理器/核可以将针对每个PPU的命令流写到各位置中的推入(push)缓冲器(诸如主系统存储器、高速缓存、或诸如本文中参考其他附图所讨论的那些存储器之类的其他存储器)。写入的命令随后可以由每个PPU读取并且相对于主处理器/核的操作异步地执行。

此外，如图10中所示，PPU-0包括前端逻辑1020，该前端逻辑1020可包括输入/输出(I/O或IO)单元(例如，以通过存储器桥1008与系统1000的其他部件进行通信)和/或主机接口(例如，其接收与处理任务相关的命令)。前端1020可以接收由主机接口读取(例如来自推入缓冲器)的命令。前端1020进而将命令提供给工作调度单元1022，该工作调度单元1022将与命令相关联的操作(多个)/任务(多个)调度和分配给处理集群阵列或算术子系统1024以供执行。

如图10中所示，处理群集阵列1024可以包括一个或多个通用处理群集(GPC)单元(例如，GPC-0 1026，GPC-1 1028到GPC-M 1030)。每个GPC可能够同时执行大量(例如，数百或数千)线程，其中每个线程是程序的实例。在各种应用中，可以分配不同的GPC以用于处理不同类型的程序或者用于执行不同类型的计算。例如，在图形应用中，可以分配第一组GPC(例如，包括一个或多个GPC单元)以执行曲面细分(tessellation)操作并产生用于补片的图元拓扑，并且可分配第二组GPC(例如，包括一个或多个GPC单元)以执行曲面细分着色以评估图元拓扑的补片参数并确定顶点位置和其他每顶点属性。GPC的分配可以根据每种类型的程序或计算所产生的工作负荷而变化。

此外，由工作调度单元1022分配的处理任务可以包括要被处理的数据的索引，诸如表面/补片数据、图元数据、顶点数据、像素数据、和/或定义数据将如何被处理(例如，要执行什么程序)的状态参数和命令。工作调度单元1022可以被配置成获取与任务相对应的索引，或者可以从前端1020接收索引。前端1020还可以确保在启动由推入缓冲器指定的处理之前将GPC配置为有效状态。

在一个实施例中，通信路径1012是外围部件接口(PCI)快速(或PCI-e)链路，其中专用通道可以被分配给每个PPU。也可使用其他通信路径。例如，与处理任务有关的命令可以被引导到主机接口1018，而与存储器操作(例如，从并行处理存储器1014读取或写入到并行处理存储器1014)有关的命令可以被引导到存储器交叉开关单元1032。

在一些实施例中，并行处理子系统1002可以被实现为插入到计算机系统或服务器(诸如刀片服务器)的扩展槽中的附加卡。在其他实施例中，PPU可以被集成在具有总线桥(诸如存储器桥1008、I/O桥等)的单个芯片上。在又一其他实施例中，PPU的一些部件或全部部件可以被集成在具有一个或多个其他处理器核、存储器设备、高速缓存等的单个集成电路芯片上。

此外，现今现代处理器的主要问题之一是它们具有在大约4GHz处的时钟速率限制。这时候，它们对于当前技术而言实在是产生了过多的热量，并且需要特殊且昂贵的冷却方案。这是因为当我们增加时钟速率时，功耗上升。事实上，如果你固定电压，CPU的功耗大约是时钟速率的立方。使这变得更糟糕的是，当你增加由CPU产生的热量时，由于硅的特性，对于相同的时钟速率，功耗也在增加。将功率转化为热量是能量的完全浪费。这种越来越低效的功率使用最终意味着你不能够充分地为处理器供电或冷却处理器，并且你达到设备或其外壳的热极限，所谓的功率壁。

面对在无法增加时钟速率的情况下制造永远更快的处理器这一问题，处理器制造商不得不提出另一个对策。他们已经被迫采取通过指令层面的并行而向处理器增加更多核的路线，而不是不断地尝试增加CPU时钟速率和/或每时钟提取更多指令。

此外，在设计不断运行的机器时，功率使用是一个重要考虑。通常，在仅几年内运行超级计算机的操作成本就可以等同于一开始安装该超级计算机的成本。无疑，在其寿命期间运行这样的机器的成本将会轻易超过原始安装成本。功率使用来自部件它们本身，但也来自允许这种计算机进行操作所必需的冷却。即使一个具有四个GPU的高端工作站也需要关于如何保持冷却的一些规划。除非你生活在寒冷的气候中，并且可以将电脑挪开到寒冷的地方，否则它会相当不错地为你加热办公室。将若干这样的机器放入一个房间中，该房间中的空气温度将非常迅速地开始升高至相当不可接受的水平。

因此，在安装空调系统上花费大量的功率以确保计算机保持冷却并且可以在没有产生错误的情况下运行。这在夏季温度可以达到85℉/30℃或更高时尤其如此。空调运行是昂贵的。应该给出对如何最好地冷却这样的系统以及热能是否可以以某种方式被重新使用的深度思考液体冷却系统在这方面是非常有效的，因为液体可以被循环通过热交换器并且进入常规的加热系统而不会有两种液体混合的任何机会。随着自然资源成本的不断增加，以及对企业而言日益增加的要被视为绿色企业的压力，仅仅将热量从窗户抽出不再是经济上或社会上可接受的。

液体冷却系统在回收废热能量方面提供了有趣的选项。虽然空气冷却系统只能用于加热它所位于的直接区域，但可以将来自液体冷却剂的热量泵送到别处。通过使用热量交换器，可以使用传统的水来冷却冷却剂。这可随后被泵送到加热系统中或者甚至用于加热室外游泳池或其他大型水体。当安装了若干这样的系统时，诸如安装在企业或大学计算机中心中，使用此废热能量以减少组织中的其他地方的加热账单是有切实意义的。

许多超级计算机装置的选址位于主要河流的旁边，这正是因为它们需要现成的冷水供应。其他的使用大型冷却塔来驱散废热能量。两个方案都不是特别绿色。已经为能量付费了，当它可以很容易地用于加热时，简单地抛弃它是没有意义的。当考虑到功率使用时，我们还必须记得程序设计在功耗中实际上扮演着非常重要的角色。在功率方面，最昂贵的操作是将数据移动到芯片上和将数据移出芯片。因此，光是高效利用设备内的寄存器和共享存储器就极大地降低了功率使用。如果你再考虑到写得很好的程序的总执行时间比写得不好的程序的总执行时间小得多，那么你可以看到，重写旧程序以利用诸如较大共享存储器之类的新特征甚至可以降低大型数据中心中的运行成本。

参见图10，存储器接口1014包括N个分区单元(例如，单元-01034、单元-1 1036到单元-N 1038)，该分区单元各自被直接耦合到并行处理存储器1006的对应部分(例如Mem-01040、Mem-1 1042到Mem-N 1044)。分区单元的数量通常可以等于先前呈现的存储器的数量(或者如所示的N)。先前呈现的存储器可以利用诸如动态随机存取存储器(DRAM)之类的的易失性存储器或诸如本文中所讨论的那些之类的其他类型的易失性存储器来实现。在其他实施例中，分区单元的数量可以不等于存储器设备的数量。图形数据(诸如渲染目标、帧缓冲器或纹理映射)可以遍及于先前呈现的存储器设备地被存储，从而允许分区单元并行地写入图形数据的部分以高效地使用并行处理存储器1006的可用带宽。

此外，GPC中的任一个可以处理要被写入到并行处理存储器内的分区单元中的任一个的数据。交叉开关(crossbar)单元1032可以被实现为互连，其被配置为将每个GPC的输出路由到任何分区单元的输入或路由到另一个GPC以用于进一步处理。因此，GPC 1026至1030可以通过交叉开关单元1032与存储器接口1014通信，以从各种其他(或外部)存储器设备读取或向其写入。如所示，交叉开关单元1032可与前端1020直接通信，而且具有到本地存储器1006的耦合(直接的或间接的)，以允许不同GPC内的处理核与系统存储器和/或对于PPU而言非本地化的其他存储器通信。此外，交叉开关单元1032可以利用虚拟信道来组织GPC和分区单元之间的信息流(traffic stream)。

系统概览

图11是根据实施例的处理系统1100的框图。在各实施例中，系统1100包括一个或多个处理器1102以及一个或多个图形处理器1108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器1102或处理器核1107的服务器系统。在一个实施例中，系统1100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统1100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统1100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统1100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统1100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器1102以及由一个或多个图形处理器1108生成的图形界面。

在一些实施例中，一个或多个处理器1102每个包括用于处理指令的一个或多个处理器核1107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核1107中的每个处理器核被配置成用于处理特定的指令集1109。在一些实施例中，指令集1109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核1107可以各自处理不同的指令集1109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核1107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器1102包括高速缓存存储器1104。取决于架构，处理器1102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器1102的各部件当中共享高速缓存存储器。在一些实施例中，处理器1102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核1107当中共享外部高速缓存。另外地，寄存器堆1106包括在处理器1102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1102的设计。

在一些实施例中，处理器1102耦合至处理器总线1110，所述处理器总线用于在处理器1102与系统1100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统1100使用示例性‘中枢’系统架构，包括存储器控制器中枢1116和输入输出(I/O)控制器中枢1130。存储器控制器中枢1116促进存储器设备与系统1100的其他部件之间的通信，而I/O控制器中枢(ICH)1130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢1116的逻辑集成在处理器内。

存储器设备1120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备1120可作为系统1100的系统存储器进行操作，以存储数据1122和指令1121，以供在一个或多个处理器1102执行应用或进程时使用。存储器控制器中枢1116还与可选的外部图形处理器1112耦合，所述可选的外部图形处理器可以与处理器1102中的一个或多个图形处理器1108通信，从而执行图形和媒体操作。

在一些实施例中，ICH 1130使得外围部件经由高速I/O总线连接至存储器设备1120和处理器1102。I/O外围装置包括但不限于：音频控制器1146、固件接口1128、无线收发机1126(例如，Wi-Fi、蓝牙)、数据存储设备1124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器1140。一个或多个通用串行总线(USB)控制器1142连接多个输入设备，例如键盘和鼠标1144组合。网络控制器1134还可以耦合至ICH 1130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线1110。应当理解，所示出的系统1100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢1130可以集成在一个或多个处理器1102内，或者存储器控制器中枢1116和I/O控制器中枢1130可以集成在分立式外部图形处理器(诸如外部图形处理器1112)内。

图12是处理器1200的实施例的框图，所述处理器具有一个或多个处理器核1202A至1202N、集成存储器控制器1214、以及集成图形处理器1208。图12的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器1200可包括多达且包括由虚线框表示的附加核1202N的附加核。处理器核1202A至1202N各自包括一个或多个内部高速缓存单元1204A至1204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元1206。

内部高速缓存单元1204A至1204N和共享高速缓存单元1206表示处理器1200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元1206与1204A至1204N之间的一致性。

在一些实施例中，处理器1200还可以包括一组一个或多个总线控制器单元1216和系统代理核1210。一个或多个总线控制器单元1216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核1210提供对各处理器部件的管理功能。在一些实施例中，系统代理核1210包括一个或多个集成存储器控制器1214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核1202A至1202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核1210包括用于在多线程处理过程中协调和操作核1202A至1202N的部件。另外，系统代理核1210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核1202A至1202N的功率状态的逻辑和部件以及图形处理器1208。

在一些实施例中，另外，处理器1200还包括用于执行图形处理操作的图形处理器1208。在一些实施例中，图形处理器1208耦合至共享高速缓存单元1206集以及系统代理核1210，所述系统代理核包括一个或多个集成存储器控制器1214。在一些实施例中，显示控制器1211与图形处理器1208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器1208或系统代理核1210内。

在一些实施例中，基于环的互连单元1212用于耦合处理器1200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器1208经由I/O链路1213与环形互连1212耦合。

示例性I/O链路1213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块1218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核1202A至1202N中的每个处理器核以及图形处理器1208将嵌入式存储器模块1218用作共享末级高速缓存。

在一些实施例中，处理器核1202A至1202N是执行相同指令集架构的均质核。在另一实施例中，处理器核1202A至1202N在指令集架构(ISA)方面是异构的，其中，处理器核1202A至1202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核1202A至1202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器1200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图13是图形处理器1300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器1300包括用于访问存储器的存储器接口1314。存储器接口1314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器1300还包括显示控制器1302，所述显示控制器用于将显示输出数据驱动到显示设备1320。显示控制器1302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器1300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎1306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器1300包括用于执行二维(2D)栅格器操作包括例如位边界块传递的块图像传递(BLIT)引擎1304。然而，在一个实施例中，使用图形处理引擎(GPE)1310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 1310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 1310包括用于执行3D操作的3D流水线1312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线1312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统1315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线1312可以用于执行媒体操作，但是GPE 1310的实施例还包括媒体流水线1316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线1316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎1306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线1316还包括线程生成单元以便生成用于在3D/媒体子系统1315上执行的线程。所生成的线程对3D/媒体子系统1315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统1315包括用于执行3D流水线1312和媒体流水线1316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统1315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统1315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图14是根据一些实施例的图形处理器的图形处理引擎1410的框图。在一个实施例中，图形处理引擎(GPE)1410是图13所示的GPE 1810的一个版本。图14的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图13的3D流水线1312和媒体流水线1316。媒体流水线1316在GPE 1410的一些实施例中是可选的，并且可以不显式地地包括在GPE 1410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 1410。

在一些实施例中，GPE 1410与命令流转化器1403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线1312和/或媒体流水线1316提供命令流。在一些实施例中，命令流转化器1403与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流转化器1403从存储器接收命令并将这些命令发送至3D流水线1312和/或媒体流水线1316。所述命令是从存储用于3D流水线1312和媒体流水线1316的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线1312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线1312的顶点和几何数据和/或用于媒体流水线1316的图像数据和存储器对象。3D流水线1312和媒体流水线1316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列1414来处理所述命令。

在各种实施例中，3D流水线1312可以通过处理指令并将执行线程分派给图形核阵列1414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列1414提供统一的执行资源块。图形核阵列1414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列1414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图12中的核1202A至1202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列1414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)1418中的存储器。URB 1418可以存储多个线程的数据。在一些实施例中，URB1418可以用于在图形核阵列1414上执行的不同线程之间发送数据。在一些实施例中，URB1418可以另外用于图形核阵列上的线程与共享功能逻辑1420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列1414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 1410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列1414与共享功能逻辑1420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑1420内的共享功能是向图形核阵列1414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑1420包括但不限于采样器1421、数学1422和线程间通信(ITC)1423逻辑。另外，一些实施例实现共享功能逻辑1420内的一个或多个高速缓存1425。在给定的专用功能的需求不足以包含在图形核阵列1414中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑1420中的独立实体并且在图形核阵列1414内的执行资源之间共享。在图形核阵列1414之间共享并包括在图形核阵列1414内的精确的一组功能在各实施例之间变化。

图15是图形处理器1500的另一个实施例的框图。图15的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器1500包括环形互连1502、流水线前端1504、媒体引擎1537、以及图形核1580A至1580N。在一些实施例中，环形互连1502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器1500经由环形互连1502接收多批命令。传入命令由流水线前端1504中的命令流转化器1503来解译。在一些实施例中，图形处理器1500包括用于经由(多个)图形核1580A至1580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器1503将命令供应至几何流水线1536。针对至少一些媒体处理命令，命令流转化器1503将命令供应至视频前端1534，所述视频前端与媒体引擎1537耦合。在一些实施例中，媒体引擎1537包括用于视频和图像后处理的视频质量引擎(VQE)1530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)1533引擎。在一些实施例中，几何流水线1536和媒体引擎1537各自生成执行线程，所述执行线程用于由至少一个图形核1580A提供的线程执行资源。

在一些实施例中，图形处理器1500包括可扩展线程执行资源表征模块核1580A至1580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核1550A至550N、1560A至1560N(有时被称为核子分片)。在一些实施例中，图形处理器1500可以具有任意数量的图形核1580A至1580N。在一些实施例中，图形处理器1500包括图形核1580A，所述图形核至少具有第一子核1550A和第二子核1560A。在其他实施例中，图形处理器是具有单个子核(例如，1550A)的低功率处理器。在一些实施例中，图形处理器1500包括多个图形核1580A至1580N，所述图形核各自包括一组第一子核1550A至1550N和一组第二子核1560A至1560N。所述一组第一子核1550A至1550N中的每个子核至少包括第一组执行单元1552A至1552N和媒体/纹理采样器1554A至1554N。所述一组第二子核1560A至1560N中的每个子核至少包括第二组执行单元1562A至1562N和采样器1564A至1564N。在一些实施例中，每个子核1550A至1550N、1560A至1560N共享一组共享资源1570A至1570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

执行单元

图16展示了线程执行逻辑1600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图16的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑1600包括着色器处理器1602、线程分派器1604、指令高速缓存1606、包括多个执行单元1608A至1608N的可扩展执行单元阵列、采样器1610、数据高速缓存1612、以及数据端口1614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元1608A，1608B，1608C，1608D，一直到1608N-1和1608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑1600包括通过指令高速缓存1606、数据端口1614、采样器1610、以及执行单元阵列1608A至1608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，1608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元1608A至1608N的阵列是可缩放的以包括任意数量的单独执行单元。

在一些实施例中，执行单元1608A至1608N主要用于执行着色器程序。着色器处理器1602可以处理各种着色器程序并且经由线程分派器1604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元1608A至1608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图15的1536)可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑1600(图16)进行处理。在一些实施例中，线程分派器1604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元1608A至1608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元1608A至1608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元1608A至1608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元1608A至1608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元1608A至1608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，1606)包括在所述线程执行逻辑1600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，1612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器1610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器1610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑1600发送线程发起请求。一旦一组几何对象已经被处理并被栅格化成像素数据，则着色器处理器1602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨栅格化对象被内插。在一些实施例中，着色器处理器1602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器1602经由线程分派器1604将线程分派至执行单元(例如，1608A)。在一些实施例中，像素着色器1602使用采样器1610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口1614提供存储器访问机制，供线程执行逻辑1600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口1614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存1612)从而经由数据端口高速缓存数据以供存储器访问。

图17是展示了根据一些实施例的图形处理器指令格式1700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式1700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式1710的指令。64位紧凑指令格式1730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式1730中。64位格式1730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段1713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式1710的原生指令。

针对每种格式，指令操作码1712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段1714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式1710的指令，执行大小字段1716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段1716不可用于64位紧凑指令格式1730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 1720、src11722)和一个目的地1718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 1724)，其中，指令操作码1712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式1710包括访问/地址模式字段1726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式1710包括访问/地址模式字段1726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段1726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码1712位字段对指令进行分组从而简化操作码解码1740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组1742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组1742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组1744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组1746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组1748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组1748跨数据通道并行地执行算术运算。向量数学组1750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图18是图形处理器1800的另一个实施例的框图。图18的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器1800包括图形流水线1820、媒体流水线1830、显示引擎1840、线程执行逻辑1850、以及渲染输出流水线1870。在一些实施例中，图形处理器1800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连1802经由发布至图形处理器1800的命令被控制。在一些实施例中，环形互连1802将图形处理器1800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连1802的命令通过命令流转化器1803被解译，所述命令流转化器将指令供应至图形流水线1820或媒体流水线1830的单独部件。

在一些实施例中，命令流转化器1803引导顶点获取器1805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器1803所提供的顶点处理命令。在一些实施例中，顶点获取器1805将顶点数据提供给顶点着色器1807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器1805和顶点着色器1807通过经由线程分派器1831向执行单元1852A至1852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元1852A至1852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元1852A至1852B具有附接的L1高速缓存1851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线1820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器1813在外壳着色器1811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线1820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器1811、曲面细分器1813、域着色器1817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器1819经由被分派至所述执行单元1852A至1852B的一个或多个线程来处理、或者可以直接行进至剪辑器1829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器1819从顶点着色器1807接收输入。在一些实施例中，几何着色器1819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在栅格化之前，剪辑器1829处理顶点数据。剪辑器1829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线1870中的栅格器和深度测试部件1873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑1850中。在一些实施例中，应用可对栅格器和深度测试部件1873进行旁路并且经由流出单元1823访问未栅格化的顶点数据。

图形处理器1800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元1852A至1852B和(多个)相关联的高速缓存1851、纹理和媒体采样器1854、以及纹理/采样器高速缓存1858经由数据端口1856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器1854、高速缓存1851、1858以及执行单元1852A至1852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线1870包含栅格器和深度测试部件1873，所述栅格器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩蔽器单元。相关联的渲染高速缓存1878和深度高速缓存1879在一些实施例中也是可用的。像素操作部件1877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎1841执行、或者在显示时间由显示控制器1843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存1875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线1830包括媒体引擎1837和视频前端1834。在一些实施例中，视频前端1834从命令流转化器1803接收流水线命令。在一些实施例中，媒体流水线1830包括单独的命令流转化器。在一些实施例中，视频前端1834在将所述命令发送至媒体引擎1837之前处理媒体命令。在一些实施例中，媒体引擎1837包括用于生成线程以用于经由线程分派器1831分派至线程执行逻辑1850的线程生成功能。

在一些实施例中，图形处理器1800包括显示引擎1840。在一些实施例中，显示引擎1840在处理器1800外部并且经由环形互连1802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎1840包括2D引擎1841和显示控制器1843。在一些实施例中，显示引擎1840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器1843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线1820和媒体流水线1830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图19A是展示了根据一些实施例的图形处理器命令格式1900的框图。图19B是展示了根据实施例的图形处理器命令序列1910的框图。图19A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图19A的示例性图形处理器命令格式1900包括用于标识命令的目标客户端1902、命令操作代码(操作码)1904、以及用于命令的相关数据1906的数据字段。一些命令中还包括子操作码1905和命令大小1908。

在一些实施例中，客户端1902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码1904以及子操作码1905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段1906内的信息来执行命令。针对一些命令，期望显式地的命令大小1908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图19B中的流程图示出了示例性图形处理器命令序列1910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列1910可以以流水线转储清除命令1912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线1922和媒体流水线1924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令1912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令1913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令1913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令1913的流水线切换之前正好需要流水线转储清除命令1912。

在一些实施例中，流水线控制命令1914配置用于操作的图形流水线并且用于对3D流水线1922和媒体流水线124进行编程。在一些实施例中，流水线控制命令1914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令1914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令1916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态1916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定1920，所述命令序列被定制用于以3D流水线状态1930开始的3D流水线1922、或者在媒体流水线状态1940处开始的媒体流水线1924。

用于3D流水线状态1930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态1930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元1932命令用于提交待由3D流水线处理的3D图元。经由3D图元1932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元1932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元1932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线1922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行1934命令或事件触发3D流水线1922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行栅格化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列1910跟随在媒体流水线1924路径之后。一般地，针对媒体流水线1924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线1922相似的方式对媒体流水线1924进行配置。将用于配置媒体流水线状态1940的一组命令分派或放置到命令队列中，在媒体对象命令1942之前。在一些实施例中，媒体流水线状态命令1940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令1940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令1942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令1942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令1942被排队，则经由执行1944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线1924。然后可以通过由3D流水线1922或媒体流水线1924提供的操作对来自媒体流水线1924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图20展示了根据一些实施例的数据处理系统2000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2010、操作系统2020、以及至少一个处理器2030。在一些实施例中，处理器2030包括图形处理器2032以及一个或多个通用处理器核2034。图形应用2010和操作系统2020各自在数据处理系统的系统存储器2050中执行。

在一些实施例中，3D图形应用2010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令2012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令2014，所述可执行指令采用适合用于由通用处理器核2034执行的机器语言。所述应用还包括由顶点数据限定的图形对象2016。

在一些实施例中，操作系统2020是来自微软公司的操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统2020可以支持图形API 2022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统2020使用前端着色器编译器2024以将HLSL中的任何着色器指令2012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用2010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令2012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器2026包含后端着色器编译器2027，所述后端着色器编译器用于将着色器指令2012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令2012传递至用户模式图形驱动器2026以用于编译。在一些实施例中，用户模式图形驱动器2026使用操作系统内核模式功能2028来与内核模式图形驱动器2029进行通信。在一些实施例中，内核模式图形驱动器2029与图形处理器2032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图21是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统2100的框图。IP核开发系统2100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施2130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真2110。软件仿真2110可用于使用仿真模型2112来设计、测试并验证IP核的行为。仿真模型2112可以包括功能、行为和/或时序仿真。然后可由仿真模型2112来创建或合成寄存器传输级(RTL)设计2115。RTL设计2115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计2115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计2115或等效方案进一步合成为硬件模型2120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器2140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施2165。可替代地，可以通过有线连接2150或无线连接2160来传输(例如，经由互联网)IP核设计。制造设施2165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图22至图24展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图22是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路2200的框图。示例性集成电路2200包括一个或多个应用处理器2205(例如，CPU)、至少一个图形处理器2210，并且另外还可以包括图像处理器2215和/或视频处理器2220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路2200包括外围或总线逻辑，包括USB控制器2225、UART控制器2230、SPI/SDIO控制器2235和I²S/I²C控制器2240。另外，集成电路还可以包括显示设备2245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器2250和移动行业处理器接口(MIPI)显示界面2255中的一项或多项。可以由闪存子系统2260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器2265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎2270。

图23是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器2310的框图。图形处理器2310可以是图22的图形处理器2210的变体。图形处理器2310包括顶点处理器2305和一个或多个片段处理器2315A至2315N(例如，2315A，2315B，2315C，2315D，一直到2315N-1和2315N)。图形处理器2310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器2305被优化以执行顶点着色器程序的操作，而一个或多个片段处理器2315A至2315N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器2305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器2315A至2315N使用由顶点处理器2305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器2315A至2315N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3DAPI中提供的像素着色器程序相似的操作。

另外，图形处理器2310还包括一个或多个存储器管理单元(MMU)2320A至2320B、一个或多个高速缓存2325A至2325B和(多个)电路互连2330A至2330B。一个或多个MMU 2320A至2320B为集成电路2310包括为顶点处理器2305和/或一个或多个片段处理器2315A至2315N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存2325A至2325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 2325A至2325B可以与系统内的其他MMU包括与图22的一个或多个应用处理器2205、图像处理器2215和/或视频处理器2220相关联的一个或多个MMU同步，使得每个处理器2205至2220可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连2330A至2330B使得图形处理器2310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

图24是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器2410的框图。图形处理器2410可以是图22的图形处理器2210的变体。图形处理器2410包括图23的集成电路2300的一个或多个MMU 2320A至2320B、高速缓存2325A至2325B和电路互连2330A至2330B。

图形处理器2410包括一个或多个着色器核2415A至2415N(例如，2415A、2415B、2415C、2415D、2415E、2415F、一直到2415N-1和2415N)，所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现中变化。另外，图形处理器2410还包括核间任务管理器2405，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核2415A至2415N的线程分派器和用于加快分块操作以进行基于图块的渲染的分块单元2418，其中场景的渲染操作在图像空间中被细分，例如以利用场景内的本地空间一致性或优化内部高速缓存的使用。

以下有关进一步的示例。

示例1可任选地包括一种装置，所述装置包括：多个执行单元；以及可通信地耦合到所述多个执行单元的第一存储器，其中，所述第一共享存储器由所述多个执行单元共享；以及复制引擎，所述复制引擎用于将来自所述多个执行单元中的至少第一个的上下文状态数据复制到所述第一共享存储器。

示例2可任选地包括示例1所述的主题，进一步包括用于发起抢占进程的调度器。

示例3可任选地包括示例1-2中任一项所述的主题，进一步包括逻辑，所述逻辑至少部分地包括用于停止在所述多个执行单元中的所述至少第一个上的现有上下文的执行的硬件逻辑。

示例4可任选地包括示例1-3中任一项所述的主题，进一步包括逻辑，所述逻辑至少部分地包括用于将来自在所述多个执行单元中的所述至少第一个上执行的现有上文的上下文数据保存到所述第一共享存储器的硬件逻辑。

示例5可任选地包括示例1-4中任一项所述的主题，进一步包括逻辑，所述逻辑至少部分地包括用于生成用于指示上下文抢占进程完成的信号的硬件逻辑。

示例6可任选地包括示例1-5中任一项所述的装置，进一步包括逻辑，所述逻辑至少部分地包括用于将所述上下文数据从所述第一共享存储器上传到本地存储器的硬件逻辑。

示例7可任选地包括示例1-6中任一项所述的装置，进一步包括逻辑，所述逻辑至少部分地包括用于恢复所述第一共享存储器的硬件逻辑。

示例8可任选地包括示例1-7中任一项所述的装置，其中，所述复制引擎通过高带宽通信结构被耦合到所述第一共享存储器。

示例9可任选地包括示例1-8中任一项所述的装置，其中，所述远程存储器设备包括L3高速缓存。

示例10可任选地包括示例1-9中任一项所述的装置，其中，所述多个执行单元以及所述第一GRF在单个集成电路上。

示例11可包括一种电子设备，所述电子设备包括：具有多个执行单元的处理器；以及可通信地耦合到所述多个执行单元的第一存储器，其中，所述第一共享存储器由所述多个执行单元共享；以及复制引擎，所述复制引擎用于将来自所述多个执行单元中的至少第一个的上下文状态数据复制到所述第一共享存储器。

示例12可任选地包括示例11所述的主题，进一步包括用于发起抢占进程的调度器。

示例13可任选地包括示例11-12中任一项所述的主题，进一步包括逻辑，所述逻辑至少部分地包括用于停止在所述多个执行单元中的所述至少第一个上的现有上下文的执行的硬件逻辑。

示例14可任选地包括示例11-13中任一项所述的主题，进一步包括逻辑，所述逻辑至少部分地包括用于将来自在所述多个执行单元中的所述至少第一个上的执行的现有上文的上下文数据保存到所述第一共享存储器的硬件逻辑。

示例15可任选地包括示例11-14中任一项所述的主题，进一步包括逻辑，所述逻辑至少部分地包括用于生成用于指示上下文抢占进程完成的信号的硬件逻辑。

示例16可任选地包括示例11-15中任一项所述的装置，进一步包括逻辑，所述逻辑至少部分地包括用于将所述上下文数据从所述第一共享存储器上传到本地存储器的硬件逻辑。

示例17可任选地包括示例11-16中任一项所述的装置，进一步包括逻辑，所述逻辑至少部分地包括用于恢复所述第一共享存储器的硬件逻辑。

示例18可任选地包括示例11-17中任一项所述的装置，其中，所述复制引擎通过高带宽通信结构被耦合到所述第一共享存储器。

示例19可任选地包括示例11-18中任一项所述的装置，其中，所述远程存储器设备包括L3高速缓存。

示例20可任选地包括示例11-19中任一项所述的装置，其中，所述多个执行单元以及所述第一GRF在单个集成电路上。

在各实施例中，本文中(例如，参考本文中的图)所讨论的操作可实现为硬件(例如，逻辑电路)、软件、固件、或其组合，其可作为计算机程序产品被提供，例如，包括具有存储在其上的指令(或软件过程)的一个或多个有形的(例如，非易失性的)机器可读或计算机可读介质，这些指令(或软件过程)用于对计算机编程以执行本文中所讨论的进程。机器可读介质可包括诸如参考本文中的图所讨论的存储设备之类的存储设备。

此外，这种计算机可读介质可作为计算机程序产品来下载，其中该程序可经由通信链路(例如，总线、调制解调器或网络连接)作为在载波或其他传播介质中提供的数据信号从远程计算机(例如，维护器)传递到作出请求的计算机(例如，客户机)。

在本说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构和/或特性可包括在至少一个实现中。在本说明书各处出现的短语“在一个实施例中”可以或可不全指代同一实施例。

并且，在说明书和权利要求书中，可使用术语“耦合”和“连接”以及它们的派生词。在一些实施例中，可以使用“连接的”来指示两个或更多个元件彼此直接物理和/或电接触。“耦合”可表示两个或多个元件直接物理或电气接触。然而，“耦合”还可表示两个或多个元件相互不直接接触，但仍相互配合和/或相互作用。

如此，尽管已经用对结构特征和/或方法动作专用的语言描述了各实施例，但可以理解，所要求保护的主题可以不受限于所描述的特定特征或动作。相反，特定特征和动作作为实现所要求保护的主题的样本形式被公开。

此外，前述说明和附图应当被认为是说明性的，而不是限制性的。本领域技术人员件理解，可对本文中所描述的实施例作出各种修改和改变，而不背离如所附权利要求中所阐述的本发明的更宽泛精神和范围。

Claims (20)

1.一种装置，包括：

多个执行单元；以及

第一存储器，所述第一存储器可通信地耦合到所述多个执行单元，其中，所述第一共享存储器由所述多个执行单元共享，以及

复制引擎，所述复制引擎用于将来自所述多个执行单元中的至少第一个的上下文状态数据复制到所述第一共享存储器。

2.如权利要求1所述的装置，进一步包括：

调度器，所述调度器用于发起抢占进程。

3.如权利要求2所述的装置，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

停止在所述多个执行单元中的所述至少第一个上的现有上下文的执行。

4.如权利要求3所述的装置，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

将来自在所述多个执行单元中的所述至少第一个上执行的现有上下文的上下文数据保存到所述第一共享存储器。

5.如权利要求4所述的装置，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

生成用于指示上下文抢占进程完成的信号。

6.如权利要求1所述的装置，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

将所述上下文数据从所述第一共享存储器上传到本地存储器。

7.如权利要求6所述的装置，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

恢复所述第一共享存储器。

8.如权利要求1所述的装置，其特征在于，所述复制引擎通过高带宽通信结构被耦合到所述第一共享存储器。

9.如权利要求8所述的装置，其特征在于，所述远程存储器设备包括L3高速缓存。

10.如权利要求1所述的装置，其特征在于，所述多个执行单元以及所述第一GRF在单个集成电路上。

11.一种电子设备，包括：

处理器，所述处理器具有多个执行单元；以及

第一存储器，所述第一存储器可通信地耦合到所述多个执行单元，其中，所述第一共享存储器由所述多个执行单元共享，以及

复制引擎，所述复制引擎用于将来自所述多个执行单元中的至少第一个的上下文状态数据复制到所述第一共享存储器。

12.如权利要求11所述的电子设备，进一步包括：

用于发起抢占进程的调度器。

13.如权利要求12所述的电子设备，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

停止在所述多个执行单元中的所述至少第一个上的现有上下文的执行。

14.如权利要求13所述的电子设备，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

将来自在所述多个执行单元中的所述至少第一个上执行的现有上下文的上下文数据保存到所述第一共享存储器。

15.如权利要求14所述的电子设备，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

生成用于指示上下文抢占进程完成的信号。

16.如权利要求11所述的电子设备，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

将所述上下文数据从所述第一共享存储器上传到本地存储器。

17.如权利要求16所述的电子设备，进一步包括逻辑，所述逻辑至少部分地包括用于以下操作的硬件逻辑：

恢复所述第一共享存储器。

18.如权利要求11所述的电子设备，其特征在于，所述复制引擎通过高带宽通信结构被耦合到所述第一共享存储器。

19.如权利要求18所述的电子设备，其特征在于，所述远程存储器设备包括L3高速缓存。

20.如权利要求11所述的电子设备，其特征在于，所述多个执行单元以及所述第一GRF在单个集成电路上。