ES2924825T3

ES2924825T3 - Fallo de página y prioridad selectiva

Info

Publication number: ES2924825T3
Application number: ES18159601T
Authority: ES
Inventors: Altug Koker; Ingo Wald; David Puffer; Subramaniam M Maiyuran; Prasoonkumar Surti; Balaji Vembu; Guei-Yuan Lueh; Murali Ramadoss; Abhishek R Appu; Joydeep Ray
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2017-04-09
Filing date: 2018-03-01
Publication date: 2022-10-11
Anticipated expiration: 2038-03-01
Also published as: US20220351325A1; PL3401874T3; US10726517B2; US20220277413A1; EP3401874B1; US12067641B2; EP3401874A1; US20190197657A1; US10282812B2; US11354769B2; CN108694691A; US20180293692A1; CN108694691B; US20210035254A1

Abstract

Una realización proporciona un procesador paralelo que comprende una matriz de procesamiento dentro del procesador paralelo, la matriz de procesamiento incluye múltiples bloques de cómputo, cada bloque de cómputo incluye múltiples grupos de procesamiento configurados para operación en paralelo, en donde cada uno de los múltiples bloques de cómputo es reemplazable de forma independiente. En una realización, se puede generar una sugerencia de prioridad para el código fuente durante la compilación para permitir que una unidad de cálculo determine un punto eficiente para la prioridad. (Traducción automática con Google Translate, sin valor legal)

Description

DESCRIPCIÓN

Fallo de página y prioridad selectiva

Campo

Las realizaciones se refieren, en general, al procesamiento de datos y, más particularmente, al procesamiento de datos a través de una unidad de procesamiento de gráficos de propósito general.

Antecedentes de la descripción

El procesamiento de datos de gráficos paralelo actual incluye sistemas y métodos desarrollados para realizar operaciones específicas en datos de gráficos tales como, por ejemplo, interpolación lineal, teselación, rasterización, mapeo de textura, prueba de profundidad, etc. Tradicionalmente, los procesadores de gráficos usan unidades computacionales de función fija para procesar datos de gráficos; sin embargo, más recientemente, porciones de procesadores de gráficos se han hecho programables, habilitando que tales procesadores soporten una gama más amplia de operaciones para procesar datos de vértice y de fragmento.

Para aumentar adicionalmente el desempeño, los procesadores de gráficos habitualmente implementan técnicas de procesamiento tales como encauzamiento en canalizaciones, que intentan procesar, en paralelo, tantos datos de gráficos como sea posible a lo largo de todas las diferentes partes de la canalización de gráficos. Los procesadores de gráficos paralelos con arquitecturas de múltiples hilos y única instrucción (SIMT) están diseñados para maximizar la cantidad de procesamiento paralelo en la canalización de gráficos. En una arquitectura de SIMT, grupos de hilos paralelos intentan ejecutar instrucciones de programa de manera síncrona conjuntamente tan a menudo como sea posible para aumentar la eficiencia de procesamiento.

El documento US 2014/184617 A1 desvela una técnica para la prioridad de ejecución de primitivas medias. Cuando se inicia la prioridad, no se emiten nuevas instrucciones, las instrucciones en curso avanzan hasta un límite de unidad de ejecución y el estado de ejecución se descarga de la canalización de procesamiento. Las unidades de ejecución dentro de la canalización de procesamiento, incluyendo la unidad de rasterización basta, completan la ejecución de las instrucciones en curso y quedan inactivas. Sin embargo, puede darse prioridad a la rasterización de un triángulo en un límite de región de ráster basto. La cantidad de estado de contexto que se almacenará se reduce porque las unidades de ejecución están inactivas. La prioridad en el nivel de primitivas medias durante la rasterización reduce el tiempo desde que se inicia la prioridad hasta que se puede ejecutar otro proceso porque no se rasteriza todo el triángulo.

Sumario

El objeto de la presente solicitud se resuelve mediante las reivindicaciones independientes. Las realizaciones ventajosas se describen por las reivindicaciones dependientes. La presente invención se describe en las figuras 7 y 8B y los pasajes correspondientes de la descripción.

Breve descripción de los dibujos

De modo que la manera en la que pueden entenderse en detalle las características anteriormente mencionadas de las presentes realizaciones, puede tenerse una descripción más particular de las realizaciones, brevemente resumidas anteriormente, por referencia a realizaciones, algunas de los cuales se ilustran en los dibujos adjuntos. Sin embargo, se ha de observar que, los dibujos adjuntos ilustran únicamente realizaciones típicas y, por lo tanto, no ha de considerarse que limitan su alcance.

La Figura 1 es un diagrama de bloques que ilustra un sistema informático configurado para implementar uno o más aspectos de las realizaciones descritas en el presente documento;

Las Figuras 2A-2D ilustran componentes de procesador paralelos, de acuerdo con una realización;

Las Figuras 3A-3B son diagramas de bloque de multiprocesadores de gráficos, de acuerdo con realizaciones;

Las FIG. 4A-4F ilustran una arquitectura ilustrativa en la que una pluralidad de GPU se acopla comunicativamente a una pluralidad de procesadores de múltiples núcleos;

La Figura 5 es un diagrama conceptual de una canalización de procesamiento de gráficos, de acuerdo con una realización;

La Figura 6 ilustra un subsistema para ejecutar hilos dentro de un sistema de computación de datos múltiples de instrucción única (SIMD), de acuerdo con una realización;

La Figura 7 es un diagrama de bloques para un subsistema de ejecución dentro de una matriz de procesamiento de una GPGPU, de acuerdo con una realización;

Las Figuras 8A-8B son unos diagramas de flujo de la lógica para realizar un cambio de contexto de granularidad fina, de acuerdo con una realización;

La Figura 9 ilustra un sistema de ejecución de instrucciones de acuerdo con una realización;

La Figura 10 ilustra un gráfico ilustrativo de sugerencias y el uso de archivos de registro asociados por hilo;

La Figura 11 es un diagrama de flujo de prioridad dentro de una unidad de cálculo, de acuerdo con una realización; La Figura 12 es un diagrama de bloques de un sistema de procesamiento de datos, de acuerdo con una realización. La Figura 13 es un diagrama de bloques de un sistema de procesamiento, de acuerdo con una realización;

La Figura 14 es un diagrama de bloques de un procesador de acuerdo con una realización;

La Figura 15 es un diagrama de bloques de un procesador de gráficos, de acuerdo con una realización;

La Figura 16 es un diagrama de bloques de un motor de procesamiento de gráficos de un procesador de gráficos de acuerdo con algunas realizaciones;

La Figura 17 es un diagrama de bloques de un procesador de gráficos proporcionado por una realización adicional; La Figura 18 ilustra una lógica de ejecución de hilos que incluye una matriz de elementos de procesamiento empleados en algunas realizaciones;

La Figura 19 es un diagrama de bloques que ilustra unos formatos de instrucción de procesador de gráficos de acuerdo con algunas realizaciones;

La Figura 20 es un diagrama de bloques de un procesador de gráficos de acuerdo con otra realización;

Las Figuras 21A-21B ilustran un formato de comando de procesador de gráficos y una secuencia de comandos, de acuerdo con algunas realizaciones;

La Figura 22 ilustra una arquitectura de software de gráficos ilustrativa para un sistema de procesamiento de datos de acuerdo con algunas realizaciones;

La Figura 23 es un diagrama de bloques que ilustra un sistema de desarrollo de núcleo de IP, de acuerdo con una realización;

La Figura 24 es un diagrama de bloques que ilustra un circuito integrado de sistema en un chip ilustrativo, de acuerdo con una realización;

La Figura 25 es un diagrama de bloques que ilustra un procesador de gráficos adicional, de acuerdo con una realización; y

La Figura 26 es un diagrama de bloques que ilustra un procesador de gráficos ilustrativo adicional de un circuito integrado de sistema en un chip, de acuerdo con una realización.

Descripción detallada

En algunas realizaciones, una unidad de procesamiento de gráficos (GPU) está acoplada de manera comunicativa a núcleos de anfitrión/procesador para acelerar operaciones de gráficos, operaciones de aprendizaje automático, operaciones de análisis de patrones y diversas funciones de GPU de propósito general (GPGPU). La GPU se puede acoplar de manera comunicativa al procesador/núcleos de anfitrión a través de un bus u otra interconexión (por ejemplo, una interconexión de alta velocidad tal como PCIe o NVLink). En otras realizaciones, la GPU se puede integrar en el mismo paquete o chip que los núcleos y estar acoplada de manera comunicativa a los núcleos a través de un bus/interconexión de procesador interno (es decir, internamente al paquete o chip). Independientemente de la manera en la que esté conectada la GPU, los núcleos de procesador pueden asignar trabajo a la GPU en forma de secuencias de comandos/instrucciones contenidas en un descriptor de trabajo. La GPU usa entonces circuitería/lógica dedicada para procesar de manera eficiente estos comandos/instrucciones.

Puede ocurrir un fallo de página en una GPGPU en respuesta al intento de una instrucción de acceder a una dirección virtual no válida o una dirección virtual que no está mapeada a una dirección física. Por ejemplo, se puede implementar una sobresuscripción de GPU en la que un espacio de direcciones virtuales direccionable por la GPU incluye memoria local de GPU, así como memoria del sistema asociada con procesadores de anfitrión de un sistema de procesamiento de datos de anfitrión. Al acceder a una dirección virtual que actualmente no está mapeada a una dirección de memoria física, puede ocurrir un fallo de página para cargar la página en el espacio de direcciones virtuales relevante. Esto puede incluir simplemente mapear una dirección virtual a una región de la memoria física local o puede incluir una operación adicional para cargar la página desde la memoria del sistema a una dirección de memoria física local. El fallo de página invoca un manejador de fallo de página que establece el mapeo virtual a físico apropiado y reanuda la ejecución de la instrucción de fallo o señala un error si la dirección no es válida.

Si reparar el fallo de la página causará un retardo significativo, la GPU puede cambiar los contextos a un contexto asociado con otro proceso o hilo. El cambio de contexto da como resultado que la información de estado se almacene hasta que se necesite la información de estado en respuesta a un cambio de contexto posterior. Sin embargo, realizar un cambio de contexto de GPU completo puede llevar mucho tiempo. Todo el contenido del hardware se guarda y restaura y diversas cachés de hardware se vacían para preparar la ejecución de un contexto separado. Este proceso puede dar como resultado una pérdida significativa de tiempo desde la perspectiva informática. Además, el proceso de manejo de fallos de página para el contexto puede requerir seguimiento. Por ejemplo, si se cambia un contexto para manejar un fallo de página, volver a colocar el contexto en la GPU antes de que se maneje el fallo de página puede generar retardos adicionales y obstaculizar la eficiencia computacional.

Las realizaciones descritas en el presente documento aumentan la eficiencia computacional asociada con el cambio de contexto al permitir que una GPU realice la prioridad con una granularidad más baja que la GPU completa. En una realización, los bloques de ejecución en paralelo de la GPU se dividen en bloques de cálculo que definen un límite de prioridad para los recursos de hardware dentro de la GPU. Ante un fallo de página que afecta a un bloque de cálculo, el hardware que rastrea el progreso de ejecución de los bloques de cálculo detiene la ejecución y coloca el bloque de cálculo en un estado de prioridad. Mientras está en el estado de prioridad, el contexto de hardware del bloque de cálculo se guarda en una región de la memoria que está designada para su uso por el bloque de cálculo. Mientras el bloque de cálculo está en estado de prioridad, otros bloques de cálculo en la GPU pueden continuar ejecutando instrucciones. Una vez que el contexto de hardware del bloque de cálculo se guarda en la memoria, el hardware de planificación para la GPU puede cargar un nuevo grupo de trabajo en el bloque de cálculo. El grupo de trabajo puede ser del mismo contexto o, en realizaciones en las que la GPU admite múltiples contextos simultáneos, el planificador puede cargar un grupo de trabajo para un contexto alternativo en el bloque de cálculo que se le ha dado prioridad.

Como optimización adicional, en una realización, el hardware del planificador de la GPU puede rastrear el estado de ejecución de los grupos de trabajo activos para un contexto dado. Cuando todos los grupos de trabajo del contexto están completos, excepto los grupos de trabajo con fallos y prioridad de página asociados con el contexto, el hardware del planificador puede dar prioridad a los bloques de cálculo asociados con otros contextos activos en la GPU y recargar el contexto anterior con fallos y prioridad para completar los grupos de trabajo pendientes finales de ese contexto. El proceso de recarga es particularmente eficiente para realizaciones en las que la GPU está configurada para ejecutar múltiples contextos simultáneamente.

En la descripción siguiente, se exponen numerosos detalles específicos para proporcionar un entendimiento más minucioso. Sin embargo, será evidente para un experto en la materia que las realizaciones descritas en el presente documento se pueden poner en práctica sin uno o más de estos detalles específicos. En otras instancias, no se han descrito características bien conocidas para evitar complicar los detalles de las presentes realizaciones.

Vista global de sistema

La Figura 1 es un diagrama de bloques que ilustra un sistema informático 100 configurado para implementar uno o más aspectos de las realizaciones descritas en el presente documento. El sistema informático 100 incluye un subsistema de procesamiento 101 que tiene uno o más procesadores 102 y una memoria de sistema 104 que se comunica a través de una ruta de interconexión que puede incluir un concentrador de memoria 105. El concentrador de memoria 105 puede ser un componente separado dentro de un componente de conjunto de chips o se puede integrar dentro de los uno o más procesadores 102. El concentrador de memoria 105 se acopla con un subsistema de E/S 111 a través de un enlace de comunicación 106. El subsistema de E/S 111 incluye un concentrador de E/S 107 que puede habilitar que el sistema informático 100 reciba una entrada desde uno o más dispositivos de entrada 108. Adicionalmente, el concentrador de E/S 107 puede habilitar que un controlador de visualización, que se puede incluir en los uno o más procesadores 102, proporcione salidas a uno o más dispositivos de visualización 110A. En una realización, los uno o más dispositivos de visualización 110A acoplados con el concentrador de E/S 107 pueden incluir un dispositivo de visualización local, interno o embebido.

En una realización, el subsistema de procesamiento 101 incluye uno o más procesadores paralelos 112 acoplados al concentrador de memoria 105 a través de un bus u otro enlace de comunicación 113. El enlace de comunicación 113 puede ser uno de cualquier número de tecnologías o protocolos de enlace de comunicación basados en normas, tales como, pero sin limitación, PCI Express, o puede ser una interfaz de comunicaciones o tejido de comunicaciones específico de distribuidor. En una realización, los uno o más procesadores paralelos 112 forman un sistema de procesamiento paralelo o vectorial de enfoque computacional que incluye un gran número de núcleos de procesamiento y/o agrupaciones de procesamiento, tal como un procesador de muchos núcleos integrados (MIC). En una realización, los uno o más procesadores paralelos 112 forman un subsistema de procesamiento de gráficos que puede emitir píxeles a uno de los uno o más dispositivos de visualización 110A acoplados a través del concentrador de E/S 107. Los uno o más procesadores paralelos 112 pueden incluir también un controlador de visualización y una interfaz de visualización (no mostrados) para habilitar una conexión directa a uno o más dispositivos de visualización 110B.

Dentro del subsistema de E/S 111, una unidad de almacenamiento de sistema 114 se puede conectar al concentrador de E/S 107 para proporcionar un mecanismo de almacenamiento para el sistema informático 100. Se puede usar un conmutador de E/S 116 para proporcionar un mecanismo de interfaz para habilitar conexiones entre el concentrador de E/S 107 y otros componentes, tales como un adaptador de red 118 y/o un adaptador de red inalámbrico 119 que se pueden integrar en la plataforma, y diversos otros dispositivos que se pueden añadir a través de uno o más dispositivos de complemento 120. El adaptador de red 118 puede ser un adaptador de Ethernet u otro adaptador de red cableado. El adaptador de red inalámbrico 119 puede incluir uno o más de un dispositivo de red de Wi-Fi, de Bluetooth, de comunicación de campo cercano (NFC) o de otro tipo que incluye una o más radios inalámbricas.

El sistema informático 100 puede incluir otros componentes no explícitamente mostrados, incluyendo USB u otras conexiones de puerto, unidades de almacenamiento óptico, dispositivos de captura de vídeo, y similares, se puede conectar también al concentrador de E/S 107. Las rutas de comunicación que interconectan los diversos componentes en la Figura 1 se pueden implementar usando cualquier protocolo adecuado, tal como protocolos basados en PCI (Interconexión de Componentes Periféricos) (por ejemplo, PCI-Express), o cualesquiera otras interfaces y/o protocolo o protocolos de comunicación de bus o de punto a punto, tales como la interconexión de alta velocidad NV-Link, o protocolos de interconexión conocidos en la técnica.

En una realización, los uno o más procesadores paralelos 112 incorporan circuitería optimizada para procesamiento de gráficos y de vídeo, incluyendo, por ejemplo, circuitería de salida de vídeo, y constituye una unidad de procesamiento de gráficos (GPU). En otra realización, los uno o más procesadores paralelos 112 incorporan circuitería optimizada para procesamiento de propósito general, mientras conservan la arquitectura computacional subyacente, descrita con mayor detalle en el presente documento. En otra realización más, componentes del sistema informático 100 se pueden integrar con otros uno o más elementos de sistema en un único circuito integrado. Por ejemplo, los uno o más procesadores paralelos 112, el concentrador de memoria 105, el procesador o procesadores 102 y el concentrador de E/S 107 se pueden integrar en un circuito integrado de sistema en chip (SoC). Como alternativa, los componentes del sistema informático 100 se pueden integrar en un único paquete para formar una configuración de sistema en paquete (SIP). En una realización, al menos una porción de los componentes del sistema informático 100 se puede integrar en un módulo de múltiples chips (MCM), que se puede interconectar con otros módulos de múltiples chips para dar un sistema informático modular.

Se apreciará que el sistema informático 100 mostrado en el presente documento es ilustrativo y que son posibles variaciones y modificaciones. La topología de conexión, incluyendo el número y disposición de puentes, el número del procesador o procesadores 102, y el número del procesador o procesadores paralelos 112, se puede modificar como se desee. Por ejemplo, en algunas realizaciones, la memoria de sistema 104 está conectada al procesador o procesadores 102 directamente en lugar de a través de un puente, mientras que otros dispositivos se comunican con la memoria de sistema 104 a través del concentrador de memoria 105 y el procesador o procesadores 102. En otras topologías alternativas, el procesador o procesadores paralelos 112 están conectados al concentrador de E/S 107 o directamente a uno de los uno o más procesadores 102, en lugar de al concentrador de memoria 105. En otras realizaciones, el concentrador de E/S 107 y el concentrador de memoria 105 se pueden integrar en un único chip. Las realizaciones grandes pueden incluir dos o más conjuntos de procesador o procesadores 102 adjuntos mediante múltiples zócalos, que pueden acoplarse con dos o más instancias del procesador o procesadores paralelos 112. Algunos de los componentes particulares mostrados en el presente documento son opcionales y pueden no incluirse en todas las implementaciones del sistema informático 100. Por ejemplo, se puede soportar cualquier número de tarjetas o periféricos de complemento, o se pueden eliminar algunos componentes.

La Figura 2A ilustra un procesador paralelo 200, de acuerdo con una realización. Los diversos componentes del procesador paralelo 200 se pueden implementar usando uno o más dispositivos de circuito integrado, tales como procesadores programables, circuitos integrados específicos de la aplicación (ASIC) o matrices de puertas programables en campo (FPGA). El procesador paralelo 200 ilustrado es una variante de los uno o más procesadores paralelos 112 mostrados en la Figura 1, de acuerdo con una realización.

En una realización, el procesador paralelo 200 incluye una unidad de procesamiento paralelo 202. La unidad de procesamiento paralelo incluye una unidad de E/S 204 que habilita la comunicación con otros dispositivos, incluyendo otras instancias de la unidad de procesamiento paralelo 202. La unidad de E/S 204 se puede conectar directamente a otros dispositivos. En una realización, la unidad de E/S 204 se conecta con otros dispositivos a través del uso de una interfaz de concentrador o de conmutador, tal como un concentrador de memoria 105. Las conexiones entre el concentrador de memoria 105 y la unidad de E/S 204 forman un enlace de comunicación 113. Dentro de la unidad de procesamiento paralelo 202, la unidad de E/S 204 se conecta con una interfaz de anfitrión 206 y una barra transversal de memoria 216, en donde la interfaz de anfitrión 206 recibe comandos dirigidos a realizar operaciones de procesamiento y la barra transversal de memoria 216 recibe comandos dirigidos a realizar operaciones de memoria.

Cuando la interfaz de anfitrión 206 recibe una memoria intermedia de comandos a través de la unidad de E/S 204, la interfaz de anfitrión 206 puede dirigir operaciones de trabajo para realizar esos comandos a un extremo frontal 208. En una realización, el extremo frontal 208 se acopla con un planificador 210, que está configurado para distribuir comandos u otros elementos de trabajo a una matriz de agrupaciones de procesamiento 212. En una realización, el planificador 210 garantiza que la matriz de agrupaciones de procesamiento 212 está configurada apropiadamente y en un estado válido antes de que las tareas se distribuyan a las agrupaciones de procesamiento de la matriz de agrupaciones de procesamiento 212.

La matriz de agrupaciones de procesamiento 212 puede incluir hasta "N" agrupaciones de procesamiento (por ejemplo, de la agrupación 214A, la agrupación 214B a la agrupación 214N). Cada agrupación 214A-214N de la matriz de agrupación de procesamiento 212 puede ejecutar un gran número (por ejemplo, miles) de hilos concurrentes, donde cada hilo es una instancia de un programa.

En una realización, pueden asignarse diferentes agrupaciones 214A-214N para procesar diferentes tipos de programas o para realizar diferentes tipos de cálculos. El planificador 210 puede asignar trabajo a las agrupaciones 214A-214N de la matriz de agrupaciones de procesamiento 212 usando diversos algoritmos de planificación y/o de distribución de trabajo, que pueden variar dependiendo de la carga de trabajo que surja para cada tipo de programa o cómputo. La planificación puede ser manejada dinámicamente por el planificador 210, o puede ser asistida, en parte, por lógica de compilador durante la compilación de lógica de programa configurada para su ejecución por la matriz de agrupaciones de procesamiento 212.

La matriz de agrupaciones de procesamiento 212 se puede configurar para realizar diversos tipos de operaciones de procesamiento paralelo. En una realización, la matriz de agrupaciones de procesamiento 212 está configurada para realizar operaciones de cómputo paralelo de propósito general. Por ejemplo, la matriz de agrupación de procesamiento 212 puede incluir lógica para ejecutar tareas de procesamiento que incluyen, pero sin limitación, transformaciones de datos lineales y no lineales, filtración de datos de vídeo y/o de audio, y/u operaciones de modelado (por ejemplo, aplicar leyes de la física para determinar la posición, velocidad y otros atributos de objetos).

En una realización, la matriz de agrupaciones de procesamiento 212 está configurada para realizar operaciones de procesamiento de gráficos paralelo. En realizaciones en las que el procesador paralelo 200 está configurado para realizar operaciones de procesamiento de gráficos, la matriz de agrupaciones de procesamiento 212 puede incluir lógica adicional para soportar la ejecución de tales operaciones de procesamiento de gráficos, incluyendo, pero sin limitación, lógica de muestreo de textura para realizar operaciones de textura, así como lógica de teselación y otra lógica de procesamiento de vértices. Adicionalmente, la matriz de agrupaciones de procesamiento 212 se puede configurar para ejecutar programas de sombreado relacionados con el procesamiento de gráficos tales como, pero sin limitación, sombreadores de vértices, sombreadores de teselación, sombreadores de geometría y sombreadores de píxeles. La unidad de procesamiento paralelo 202 puede transferir datos desde memoria de sistema a través de la unidad de E/S 204 para su procesamiento. Durante el procesamiento, los datos transferidos se pueden almacenar en memoria en chip (por ejemplo, la memoria de procesador paralelo 222) durante el procesamiento y, entonces, escribirse en diferido en memoria de sistema.

En una realización, cuando se usa la unidad de procesamiento paralelo 202 para realizar un procesamiento de gráficos, el planificador 210 se puede configurar para dividir la carga de trabajo de procesamiento en tareas de un tamaño aproximadamente igual, para habilitar mejor la distribución de las operaciones de procesamiento de gráficos a múltiples agrupaciones 214A-214N de la matriz de agrupaciones de procesamiento 212. En algunas realizaciones, porciones de la matriz de agrupaciones de procesamiento 212 se pueden configurar para realizar diferentes tipos de procesamiento. Por ejemplo, una primera porción se puede configurar para realizar un sombreado de vértices y una generación de topología, una segunda porción se puede configurar para realizar sombreado de teselación y de geometría, y una tercera porción se puede configurar para realizar sombreado de píxeles u otras operaciones de espacio de pantalla, para producir una imagen representada para su visualización. Datos intermedios producidos por una o más de las agrupaciones 214A-214N se pueden almacenar en memorias intermedias para permitir que los datos intermedios se transmitan entre las agrupaciones 214A-214N para su procesamiento adicional.

Durante el funcionamiento, la matriz de agrupaciones de procesamiento 212 puede recibir tareas de procesamiento a ejecutar a través del planificador 210, que recibe comandos que definen tareas de procesamiento desde el extremo frontal 208. Para operaciones de procesamiento de gráficos, las tareas de procesamiento pueden incluir índices de datos a procesar, por ejemplo, datos de superficie (parche), datos de primitiva, datos de vértice y/o datos de píxel, así como parámetros de estado y comandos que definen cómo se han de procesar los datos (por ejemplo, qué programa se va a ejecutar). El planificador 210 se puede configurar para extraer los índices que corresponden a las tareas o puede recibir los índices desde el extremo frontal 208. El extremo frontal 208 se puede configurar para garantizar que la matriz de agrupaciones de procesamiento 212 está configurada en un estado válido antes de que se inicie la carga de trabajo especificada por memorias intermedias de comando de entrada (por ejemplo, memorias intermedias de lotes, memorias intermedias de inserción, etc.).

Cada una de las una o más instancias de la unidad de procesamiento paralelo 202 se puede acoplar con la memoria de procesador paralelo 222. Se puede acceder a la memoria de procesador paralelo 222 a través de la barra transversal de memoria 216, que puede recibir solicitudes de memoria desde la matriz de agrupaciones de procesamiento 212, así como la unidad de E/S 204. La barra transversal de memoria 216 puede acceder a la memoria de procesador paralelo 222 a través de una interfaz de memoria 218. La interfaz de memoria 218 puede incluir múltiples unidades de subdivisión (por ejemplo, la unidad de subdivisión 220A, la unidad de subdivisión 220B, hasta la unidad de subdivisión 220N) que está cada una directamente acoplada a una porción (por ejemplo, la unidad de memoria) de la memoria de procesador paralelo 222. El número de unidades de subdivisión 220A-220N generalmente equivale al número de unidades de memoria, de manera que una primera unidad de subdivisión 220A tiene una correspondiente primera unidad de memoria 224A, una segunda unidad de subdivisión 220B tiene una correspondiente unidad de memoria 224B, y una unidad de subdivisión de orden N 220N tiene una correspondiente unidad de memoria de orden N 224N. En otras realizaciones, el número de unidades de subdivisión 220A-220N puede no ser igual al número de dispositivos de memoria.

En diversas realizaciones, las unidades de memoria 224A-224N pueden incluir diversos tipos de dispositivos de memoria, incluyendo memoria de acceso aleatorio dinámica (DRAM) o memoria de acceso aleatorio de gráficos, tal como memoria de acceso aleatorio de gráficos síncrona (SGRAM), incluyendo memoria de tasa de datos doble de gráficos (GDDR). En una realización, las unidades de memoria 224A-224N pueden incluir también memoria apilada 3D, incluyendo, pero sin limitación, memoria de ancho de banda alto (HBM). Los expertos en la materia apreciarán que la implementación específica de las unidades de memoria 224A-224N puede variar, y se puede seleccionar de uno de diversos diseños convencionales. Se pueden almacenar objetivos de representación, tales como memorias intermedias de tramas o correlaciones de textura a lo largo de las unidades de memoria 224A-224N, permitiendo que las unidades de subdivisión 220A-220N escriban porciones de cada objetivo de representación en paralelo para usar de manera eficiente el ancho de banda disponible de la memoria de procesador paralelo 222. En algunas realizaciones, se puede excluir una instancia local de la memoria de procesador paralelo 222 en favor de un diseño de memoria unificado que utiliza memoria de sistema junto con memoria caché local.

En una realización, una cualquiera de las agrupaciones 214A-214N de la matriz de agrupación de procesamiento 212 puede procesar datos para que se escriban en una cualquiera de las unidades de memoria 224A-224N dentro de la memoria de procesador paralelo 222. La barra transversal de memoria 216 puede estar configurada para encaminar la salida de cada agrupación 214A-214N a la entrada de cualquier unidad de subdivisión 220A-220N o a otra agrupación 214A-214N para su procesamiento adicional. Cada agrupación 214A-214N se puede comunicar con la interfaz de memoria 218 a través de la barra transversal de memoria 216 para leer desde o escribir en diversos dispositivos de memoria externos. En una realización, la barra transversal de memoria 216 tiene una conexión a la interfaz de memoria 218 para comunicarse con la unidad de E/S 204, así como una conexión a una instancia local de la memoria de procesador paralelo 222, habilitando que las unidades de procesamiento dentro de las diferentes agrupaciones de procesamiento 214A-214N se comuniquen con memoria de sistema u otra memoria que no sea local a la unidad de procesamiento paralelo 202. En una realización, la barra transversal de memoria 216 puede usar canales virtuales para separar flujos de tráfico entre las agrupaciones 214A-214N y las unidades de subdivisión 220A-220N.

Aunque se ilustra una única instancia de la unidad de procesamiento paralelo 202 dentro del procesador paralelo 200, se puede incluir cualquier número de instancias de la unidad de procesamiento paralelo 202. Por ejemplo, se pueden proporcionar múltiples instancias de la unidad de procesamiento paralelo 202 en una única tarjeta de complemento, o se pueden interconectar múltiples tarjetas de complemento. Las diferentes instancias de la unidad de procesamiento paralelo 202 se pueden configurar para interoperar incluso si las diferentes instancias tienen diferentes números de núcleos de procesamiento, diferentes cantidades de memoria de procesador paralelo local y/u otras diferencias de configuración. Por ejemplo, y en una realización, algunas instancias de la unidad de procesamiento paralelo 202 pueden incluir unidades de coma flotante de precisión superior en relación con otras instancias. Los sistemas que incorporan una o más instancias de la unidad de procesamiento paralelo 202 o el procesador paralelo 200 se pueden implementar en una diversidad de configuraciones y factores de forma, incluyendo, pero sin limitación, ordenadores personales de sobremesa, portátiles o de mano, servidores, estaciones de trabajo, consolas de juegos y/o sistemas integrados.

La Figura 2B es un diagrama de bloques de una unidad de subdivisión 220, de acuerdo con una realización. En una realización, la unidad de subdivisión 220 es una instancia de una de las unidades de subdivisión 220A-220N de la Figura 2A. Como se ilustra, la unidad de subdivisión 220 incluye una caché de L2 221, una interfaz de memoria intermedia de tramas 225 y una ROP 226 (unidad de operaciones de rasterización). La caché de L2221 es una caché de lectura/escritura que está configurada para realizar operaciones de carga y de almacenamiento recibidas desde la barra transversal de memoria 216 y la ROP 226. Los desaciertos de lectura y las solicitudes de escritura diferida urgente son emitidas por la caché de L2221 a la interfaz de memoria intermedia de tramas 225 para su procesamiento. Pueden enviarse también actualizaciones sucias a la memoria intermedia de trama mediante la interfaz de memoria intermedia de trama 225 para procesamiento oportunista. En una realización, la interfaz de memoria intermedia de tramas 225 interacciona con una de las unidades de memoria en memoria de procesador paralelo, tales como las unidades de memoria 224A-224N de la Figura 2 (por ejemplo, dentro de la memoria de procesador paralelo 222).

En aplicaciones de gráficos, la ROP 226 es una unidad de procesamiento que realiza operaciones de rasterización, tales como estarcido, prueba z, mezcla y similares, y emite datos de píxeles como datos de gráficos procesados para su almacenamiento en la memoria de gráficos. En algunas realizaciones, la ROP 226 puede estar configurada para comprimir datos z o de color que se escriben en memoria y descomprimir datos z o de color que se leen de la memoria. En algunas realizaciones, la ROP 226 se incluye dentro de cada agrupación de procesamiento (por ejemplo, la agrupación 214A-214N de la Figura 2) en lugar de dentro de la unidad de subdivisión 220. En tal realización, se transmiten solicitudes de lectura y de escritura de datos de píxel a través de la barra transversal de memoria 216 en lugar de datos de fragmento de píxel.

Los datos de gráficos procesados pueden visualizarse en el dispositivo de visualización, tal como uno del uno o más dispositivo o dispositivos de visualización 110 de la Figura 1, encaminarse para su procesamiento adicional por el procesador o procesadores 102, o encaminarse para su procesamiento adicional por una de las entidades de procesamiento dentro del procesador paralelo 200 de la Figura 2A.

La Figura 2C es un diagrama de bloques de una agrupación de procesamiento 214 dentro de una unidad de procesamiento paralelo, de acuerdo con una realización. En una realización, la agrupación de procesamiento es una instancia de una de las agrupaciones de procesamiento 214A-214N de la Figura 2. La agrupación de procesamiento 214 se puede configurar para ejecutar muchos hilos en paralelo, en donde el término "hilo" se refiere a una instancia de un programa particular que se ejecuta en un conjunto particular de datos de entrada. En algunas realizaciones, se usan técnicas de emisión de instrucciones de única instrucción múltiples datos (SIMD) para soportar la ejecución paralela de un gran número de hilos sin proporcionar múltiples unidades de instrucción independientes. En otras realizaciones, se usan técnicas de única instrucción múltiples hilos (SIMT) para soportar la ejecución paralela de un gran número de hilos generalmente sincronizados, usando una unidad de instrucción común configurada para emitir instrucciones en un conjunto de motores de procesamiento dentro de cada una de las agrupaciones de procesamiento. A diferencia del régimen de ejecución de SIMD, en donde todos los motores de procesamiento ejecutan habitualmente instrucciones idénticas, la ejecución de SIMT permite que diferentes hilos sigan más fácilmente rutas de ejecución divergentes a través de un programa de hilos dado. Los expertos en la materia entenderán que un régimen de procesamiento de SIMD representa un subconjunto funcional de un régimen de procesamiento de SIMT.

El funcionamiento de la agrupación de procesamiento 214 se puede controlar a través de un gestor de canalizaciones 232 que distribuye tareas de procesamiento a procesadores paralelos de SIMT. El gestor de canalizaciones 232 recibe instrucciones del planificador 210 de la Figura 2 y gestiona la ejecución de estas instrucciones mediante un multiprocesador de gráficos 234 y/o una unidad de textura 236. El multiprocesador de gráficos 234 ilustrado es una instancia ilustrativa de un procesador paralelo de SIMT. Sin embargo, se pueden incluir diversos tipos de procesadores paralelos de SIMT de arquitecturas diferentes dentro de la agrupación de procesamiento 214. Se pueden incluir una o más instancias del multiprocesador de gráficos 234 dentro de una agrupación de procesamiento 214. El multiprocesador de gráficos 234 puede procesar datos y se puede usar una barra transversal de datos 240 para distribuir los datos procesados a uno de múltiples destinos posibles, incluyendo otras unidades sombreadoras. El gestor de canalizaciones 232 puede facilitar la distribución de datos procesados especificando destinos para que se distribuyan datos procesados mediante la barra transversal de datos 240.

Cada multiprocesador de gráficos 234 dentro de la agrupación de procesamiento 214 puede incluir un conjunto idéntico de lógica de ejecución funcional (por ejemplo, unidades de lógica aritmética, unidades de carga-almacén, etc.), que puede estar en canalización, permitiendo que se emita una instrucción nueva antes de que haya finalizado una instrucción anterior. Puede proporcionarse cualquier combinación de lógica de ejecución funcional. En una realización, la lógica funcional soporta una diversidad de operaciones que incluyen aritmética de números enteros y de coma flotante (por ejemplo, adición y multiplicación), operaciones de comparación, operaciones booleanas (AND, OR, XOR), desplazamiento de bits y cálculo de diversas funciones algebraicas (por ejemplo, funciones de interpolación planar, trigonométricas, exponenciales y logarítmicas, etc.); y puede aprovecharse el mismo hardware de unidad funcional para realizar diferentes operaciones.

La serie de instrucciones transmitidas a la agrupación de procesamiento 214 constituye un hilo, como se ha definido previamente en el presente documento, y la colección de un cierto número de hilos que se ejecutan concurrentemente a través de los motores de procesamiento paralelo (no mostrados) dentro de un multiprocesador de gráficos 234 se denomina en el presente documento un grupo de hilos. Como se usa en el presente documento, un grupo de hilos hace referencia a un grupo de hilos que ejecuta concurrentemente el mismo programa en diferentes datos de entrada, asignándose un hilo a un motor de procesamiento diferente dentro de un multiprocesador de gráficos 234. Un grupo de hilos puede incluir menos hilos que el número de motores de procesamiento dentro del multiprocesador de gráficos 234, en cuyo caso algunos motores de procesamiento estarán en reposo durante los ciclos cuando se esté procesando ese grupo de hilos. Un grupo de hilos puede incluir también más hilos que el número de motores de procesamiento dentro del multiprocesador de gráficos 234, en cuyo caso el procesamiento tendrá lugar a través de ciclos de reloj consecutivos. Cada multiprocesador de gráficos 234 puede soportar hasta G grupos de hilos concurrentemente. Adicionalmente, puede estar activa una pluralidad de grupos de hilos relacionados (en diferentes fases de ejecución) al mismo tiempo dentro de un multiprocesador de gráficos 234.

En una realización, el multiprocesador de gráficos 234 incluye una memoria caché interna para realizar operaciones de carga y de almacenamiento. En una realización, el multiprocesador de gráficos 234 puede renunciar a una caché interna y usar una memoria caché (por ejemplo, la caché de L1 308) dentro de la agrupación de procesamiento 214. Cada multiprocesador de gráficos 234 también tiene acceso a cachés de nivel L2 dentro de las unidades de subdivisión (por ejemplo, las unidades de subdivisión 220A-220N de la Figura 2) que se comparten entre todas las agrupaciones de procesamiento 214 y se pueden usar para transferir datos entre hilos. El multiprocesador de gráficos 234 puede acceder también a memoria global fuera de chip, que puede incluir uno o más de memoria de procesador paralelo local y/o memoria de sistema. Cualquier memoria externa a la unidad de procesamiento paralelo 202 se puede usar como memoria global. Las realizaciones en las que la agrupación de procesamiento 214 incluye múltiples instancias del multiprocesador de gráficos 234 pueden compartir instrucciones y datos comunes, que se pueden almacenar en la caché de L1 308.

Cada agrupación de procesamiento 214 puede incluir una MMU 245 (unidad de gestión de memoria) que está configurada para correlacionar direcciones virtuales en direcciones físicas. En otras realizaciones, una o más instancias de la MMU 245 pueden residir dentro de la interfaz de memoria 218 de la Figura 2. La MMU 245 incluye un conjunto de entradas de tabla de página (PTE) usadas para mapear una dirección virtual a una dirección física de un mosaico (más información sobre la aplicación de mosaico) y opcionalmente, una línea de índice de caché. La MMU 245 puede incluir memorias intermedias de traducción adelantada (TLB) de direcciones o cachés que pueden residir dentro del multiprocesador de gráficos 234 o la caché de L1 o la agrupación de procesamiento 214. La dirección física se procesa para distribuir la localidad de acceso de datos de superficie para permitir una intercalación de solicitud eficiente entre unidades de subdivisión. Puede usarse el índice de línea de caché para determinar si una solicitud de una línea de caché es o no un acierto.

En aplicaciones de gráficos e informáticas, una agrupación de procesamiento 214 se puede configurar de manera que cada multiprocesador de gráficos 234 está acoplado a una unidad de textura 236 para realizar operaciones de correlación de textura, por ejemplo, determinar posiciones de muestra de textura, leer datos de textura y filtrar los datos de textura. Se leen datos de textura desde una caché de L1 de textura interna (no mostrada) o, en algunas realizaciones, desde la caché de L1 dentro del multiprocesador de gráficos 234 y se extraen desde una caché de L2, memoria de procesador paralelo local o memoria de sistema, según sea necesario. Cada multiprocesador de gráficos 234 emite tareas procesadas a la barra transversal de datos 240 para proporcionar la tarea procesada a otra agrupación de procesamiento 214 para su procesamiento adicional o para almacenar la tarea procesada en una caché de L2, memoria de procesador paralelo local o memoria de sistema a través de la barra transversal de memoria 216. Una preROP 242 (unidad de operaciones prerrasterización) está configurada para recibir datos desde el multiprocesador de gráficos 234, dirigir datos a unidades de ROP, que se pueden ubicar con unidades de subdivisión como se describe en el presente documento (por ejemplo, las unidades de subdivisión 220A-220N de la Figura 2). La unidad de preROP 242 puede realizar optimizaciones para la mezcla de color, organizar datos de color de píxel y realizar traducciones de dirección.

Se apreciará que la arquitectura de núcleo descrita en el presente documento es ilustrativa y que son posibles variaciones y modificaciones. Se puede incluir cualquier número de unidades de procesamiento, por ejemplo, el multiprocesador de gráficos 234, las unidades de textura 236, las preROP 242, etc., dentro de una agrupación de procesamiento 214. Además, aunque solo se muestra una agrupación de procesamiento 214, una unidad de procesamiento paralelo como se describe en el presente documento puede incluir cualquier número de instancias de la agrupación de procesamiento 214. En una realización, cada agrupación de procesamiento 214 se puede configurar para funcionar independientemente de otras agrupaciones de procesamiento 214 usando unidades de procesamiento, cachés de L1, etc., separadas y distintas.

La Figura 2D muestra un multiprocesador de gráficos 234, de acuerdo con una realización. En tal realización, el multiprocesador de gráficos 234 se acopla con el gestor de canalizaciones 232 de la agrupación de procesamiento 214. El multiprocesador de gráficos 234 tiene una canalización de ejecución que incluye, pero sin limitación, una caché de instrucciones 252, una unidad de instrucción 254, una unidad de correlación de direcciones 256, un archivo de registro 258, uno o más núcleos de unidad de procesamiento de gráficos de propósito general (GPGPU) 262 y una o más unidades de carga/almacenamiento 266. Los núcleos de GPGPU 262 y las unidades de carga/almacenamiento 266 están acoplados con la memoria caché 272 y la memoria compartida 270 a través de una interconexión de memoria y de caché 268.

En una realización, la caché de instrucciones 252 recibe un flujo de instrucciones para ejecutarse desde el gestor de canalizaciones 232. Las instrucciones se almacenan en caché en la caché de instrucciones 252 y se despachan para su ejecución por la unidad de instrucción 254. La unidad de instrucción 254 puede despachar instrucciones como grupos de hilos (por ejemplo, urdimbres), con cada hilo del grupo de hilos asignado a una unidad de ejecución diferente dentro del núcleo de GPGPU 262. Una instrucción puede acceder a cualquiera del espacio de direcciones local, compartido o global especificando una dirección dentro de un espacio de direcciones unificado. La unidad de correlación de direcciones 256 se puede usar para traducir direcciones en el espacio de direcciones unificado a una dirección de memoria distinta a la que pueden acceder las unidades de carga/almacenamiento 266.

El archivo de registro 258 proporciona un conjunto de registros para las unidades funcionales del multiprocesador de gráficos 324. El archivo de registro 258 proporciona almacenamiento temporal para operandos conectados a las rutas de datos de las unidades funcionales (por ejemplo, los núcleos de GPGPU 262, las unidades de carga/almacenamiento 266) del multiprocesador de gráficos 324. En una realización, el archivo de registro 258 se divide entre cada una de las unidades funcionales de manera que cada unidad funcional está asignada a una porción dedicada del archivo de registro 258. En una realización, el archivo de registro 258 se divide entre las diferentes urdimbres que son ejecutadas por el multiprocesador de gráficos 324.

Cada uno de los núcleos de GPGPU 262 puede incluir unidades de coma flotante (FPU) y/o unidades aritméticas lógicas (ALU) de números enteros que se usan para ejecutar instrucciones del multiprocesador de gráficos 324. Los núcleos de GPGPU 262 pueden ser similares en cuanto a su arquitectura o pueden diferir en cuanto a su arquitectura, de acuerdo con realizaciones. Por ejemplo, y en una realización, una primera porción de los núcleos de GPGPU 262 incluye una FPU de precisión sencilla y una ALU de números enteros, mientras que una segunda porción de los núcleos de GPGPU incluye una FPU de precisión doble. En una realización, las FPU pueden implementar la norma IEEE 754-2008 para aritmética de coma flotante o habilitar una aritmética de coma flotante de precisión variable. El multiprocesador de gráficos 324 puede incluir adicionalmente una o más unidades de función fija o de función especial para realizar funciones específicas tales como operaciones de copiar rectángulo o de mezcla de píxeles. En una realización, uno o más de los núcleos de GPGPU pueden incluir también lógica de función fija o especial,

La interconexión de memoria y de caché 268 es una red de interconexión que conecta cada una de las unidades funcionales del multiprocesador de gráficos 324 al archivo de registro 258 y a la memoria compartida 270. En una realización, la interconexión de memoria y de caché 268 es una interconexión de barra transversal que permite que la unidad de carga/almacenamiento 266 implemente operaciones de carga y de almacenamiento entre la memoria compartida 270 y el archivo de registro 258. En una realización, la memoria compartida 270 puede usarse para posibilitar la comunicación entre hilos que se ejecutan en las unidades funcionales. La memoria caché 272 se puede usar como una caché de datos, por ejemplo, para almacenar en caché datos de textura comunicados entre las unidades funcionales y la unidad de textura 236.

Las Figuras 3A-3B ilustran multiprocesadores gráficos adicionales, de acuerdo con realizaciones. Los multiprocesadores de gráficos 325, 350 ilustrados son variantes del multiprocesador de gráficos 234 de la Figura 2C. Los multiprocesadores de gráficos 325, 350 ilustrados se pueden configurar como un multiprocesador de transmisión por flujo continuo (SM) que puede realizar la ejecución simultánea de un gran número de hilos de ejecución.

La Figura 3A muestra un multiprocesador de gráficos 325 de acuerdo con una realización adicional. El multiprocesador de gráficos 325 incluye múltiples instancias adicionales de unidades de recurso de ejecución relativas al multiprocesador de gráficos 234 de la Figura 2D. Por ejemplo, el multiprocesador de gráficos 325 puede incluir múltiples instancias de la unidad de instrucción 332A-332B, el archivo de registro 334A-334B y la unidad o unidades de textura 344A-344B. El multiprocesador de gráficos 325 también incluye múltiples conjuntos de unidades de ejecución de cómputo o de gráficos (por ejemplo, el núcleo de GPGPU 336A-336B, el núcleo de GPGPU 337A-337B, el núcleo de GPGPU 338A-338B) y múltiples conjuntos de unidades de carga/almacenamiento 340A-340B. En una realización, las unidades de recurso de ejecución tienen una caché de instrucciones común 330, una memoria caché de textura y/o de datos 342 y una memoria compartida 346. Los diversos componentes se pueden comunicar a través de un tejido de interconexión 327. En una realización, el tejido de interconexión 327 incluye uno o más conmutadores de barra transversal para habilitar la comunicación entre los diversos componentes del multiprocesador de gráficos 325.

La Figura 3B muestra un multiprocesador de gráficos 350 de acuerdo con una realización adicional. El procesador de gráficos incluye múltiples conjuntos de recursos de ejecución 356A-356D, en donde cada conjunto de recursos de ejecución incluye múltiples unidades de instrucción, archivos de registro, núcleos de GPGPU y unidades de cargaalmacenamiento, como se ilustra en la Figura 2D y en la Figura 3A. Los recursos de ejecución 356A-356D pueden trabajar en conjunto con la unidad o unidades de textura 360A-360D para operaciones de textura, mientras comparten una caché de instrucciones 354 y una memoria compartida 362. En una realización, los recursos de ejecución 356A-356D pueden compartir una caché de instrucciones 354 y una memoria compartida 362, así como múltiples instancias de una memoria de textura y/o de caché de datos 358A-358B. Los diversos componentes se pueden comunicar a través de un tejido de interconexión 352 similar al tejido de interconexión 327 de la Figura 3A.

Los expertos en la materia entenderán que la arquitectura descrita en las Figuras 1, 2A-2D y 3A-3B es descriptiva y no limitante en cuanto al alcance de las presentes realizaciones. Por lo tanto, las técnicas descritas en el presente documento se pueden implementar en cualquier unidad de procesamiento configurada apropiadamente, incluyendo, sin limitación, uno o más procesadores de aplicación móvil, una o más unidades centrales de procesamiento (CPU) de sobremesa o de servidor, incluyendo CPU de múltiples núcleos, una o más unidades de procesamiento paralelo, tales como la unidad de procesamiento paralelo 202 de la Figura 2, así como uno o más procesadores de gráficos o unidades de procesamiento de propósito especial, sin apartarse del alcance de las realizaciones descritas en el presente documento.

En algunas realizaciones, un procesador paralelo o GPGPU como se describe en el presente documento está acoplado de manera comunicativa a núcleos de anfitrión/procesador para acelerar operaciones de gráficos, operaciones de aprendizaje automático, operaciones de análisis de patrones y diversas funciones de GPU de propósito general (GPGPU). La GPU se puede acoplar de manera comunicativa al procesador/núcleos de anfitrión a través de un bus u otra interconexión (por ejemplo, una interconexión de alta velocidad tal como PCIe o NVLink). En otras realizaciones, la GPU se puede integrar en el mismo paquete o chip que los núcleos y estar acoplada de manera comunicativa a los núcleos a través de un bus/interconexión de procesador interno (es decir, internamente al paquete o chip). Independientemente de la manera en la que esté conectada la GPU, los núcleos de procesador pueden asignar trabajo a la GPU en forma de secuencias de comandos/instrucciones contenidas en un descriptor de trabajo. La GPU usa entonces circuitería/lógica dedicada para procesar de manera eficiente estos comandos/instrucciones.

Técnicas para interconexión de GPU a procesador de anfitrión

La Figura 4A ilustra una arquitectura ilustrativa en la que una pluralidad de GPU 410-413 están acopladas de manera comunicativa a una pluralidad de procesadores de múltiples núcleos 405-406 a través de los enlaces de alta velocidad 440-443 (por ejemplo, buses, interconexiones de punto a punto, etc.). En una realización, los enlaces de alta velocidad 440-443 soportan un caudal de comunicación de 4 GB/s, 30 GB/s, 80 GB/s o superior, dependiendo de la implementación. Se pueden usar diversos protocolos de interconexión, incluyendo, pero sin limitación, PCIe 4.0 o 5.0 y NVLink 2.0. Sin embargo, los principios subyacentes de la invención no están limitados a ningún protocolo o caudal de comunicación particular.

Además, en una realización, dos o más de las GPU 410-413 están interconectadas a través de los enlaces de alta velocidad 444-445, que se pueden implementar usando los mismos protocolos/enlaces que, o unos diferentes de, los usados para los enlaces de alta velocidad 440-443. De manera similar, dos o más de los procesadores de múltiples núcleos 405-406 se pueden conectar a través del enlace de alta velocidad 433, que pueden ser buses de multiprocesador simétrico (SMP) que operan a 20 GB/s, 30 GB/s, 120 GB/s o superior. Como alternativa, toda la comunicación entre los diversos componentes de sistema mostrados en la Figura 4A se puede conseguir usando los mismos protocolos/enlaces (por ejemplo, a través de un tejido de interconexión común). Sin embargo, como se menciona, los principios subyacentes de la invención no están limitados a ningún tipo particular de tecnología de interconexión.

En una realización, cada procesador de múltiples núcleos 405-406 está acoplado de manera comunicativa a una memoria de procesador 401 -402, a través de las interconexiones de memoria 430-431, respectivamente, y cada GPU 410-413 está acoplada de manera comunicativa a la memoria de GPU 420-423 a través de las interconexiones de memoria de GPU 450-453, respectivamente. Las interconexiones de memoria 430-431 y 450-453 pueden utilizar las mismas tecnologías de acceso de memoria, o unas diferentes. A modo de ejemplo, y no como limitación, las memorias de procesador 401-402 y las memorias de GPU 420-423 pueden ser memorias volátiles, tales como memorias de acceso aleatorio dinámicas (DRAM) (que incluyen DRAM apiladas), SDRAM DDR de gráficos (GDDR) (por ejemplo, GDDR5, GDDR6), o Memoria de Alto Ancho de Banda (HBM) y/o pueden ser memorias no volátiles, tales como 3D XPoint o Nano-Ram. En una realización, alguna porción de las memorias puede ser memoria volátil y otra porción puede ser memoria no volátil (por ejemplo, usando una jerarquía de memoria de dos niveles (2LM)).

Como se describe a continuación, aunque los diversos procesadores 405-406 y las diversas GPU 410-413 se pueden acoplar físicamente a una memoria 401-402, 420-423 particular, respectivamente, se puede implementar una arquitectura de memoria unificada en la que el mismo espacio de direcciones de sistema virtual (también denominado espacio "de direcciones eficaces") está distribuido entre todas las diversas memorias físicas. Por ejemplo, cada una de las memorias de procesador 401 -402 puede comprender 64 GB del espacio de direcciones de memoria de sistema y cada una de las memorias de GPU 420-423 puede comprender 32 GB del espacio de direcciones de memoria de sistema (dando como resultado un total de memoria direccionable de 256 GB en este ejemplo).

La Figura 4B ilustra detalles adicionales para una interconexión entre un procesador de múltiples núcleos 407 y un módulo de aceleración de gráficos 446 de acuerdo con una realización. El módulo de aceleración de gráficos 446 puede incluir uno o más chips de GPU integrados en una tarjeta de línea que está acoplada al procesador 407 a través del enlace de alta velocidad 440. Como alternativa, el módulo de aceleración de gráficos 446 se puede integrar en el mismo paquete o chip que el procesador 407.

El procesador 407 ilustrado incluye una pluralidad de núcleos 460A-460D, cada uno con una memoria intermedia de traducción adelantada 461A-461D y una o más cachés 462A-462D. Los núcleos pueden incluir diversos otros componentes para ejecutar instrucciones y procesar datos que no se ilustran para evitar complicar los principios subyacentes de la invención (por ejemplo, unidades de extracción de instrucción, unidades de predicción de bifurcaciones, descodificadores, unidades de ejecución, memorias intermedias de reordenación, etc.). Las cachés 462A-462D pueden comprender cachés de nivel 1 (L1) y de nivel 2 (L2). Además, una o más cachés compartidas 426 se pueden incluir en la jerarquía de almacenamiento en caché y pueden ser compartidas por conjuntos de los núcleos 460A-460D. Por ejemplo, una realización del procesador 407 incluye 24 núcleos, cada uno con su propia caché de L1, doce cachés de L2 compartidas y doce cachés de L3 compartidas. En esta realización, una de las cachés de L2 y de L3 es compartida por dos núcleos adyacentes. El procesador 407 y el módulo de integración de acelerador de gráficos 446 se conectan con la memoria de sistema 441, que puede incluir las memorias de procesador 401 -402.

Se mantiene la coherencia para datos e instrucciones almacenados en las diversas cachés 462A-462D, 456 y la memoria de sistema 441 a través de comunicación entre núcleos a través de un bus de coherencia 464. Por ejemplo, cada caché puede tener una lógica/circuitería de coherencia de caché asociada con la misma con la que comunicarse a través del bus de coherencia 464 en respuesta a lecturas o escrituras detectadas en líneas de caché particulares. En una implementación, se implementa un protocolo de fisgoneo de caché a través del bus de coherencia 464 para fisgar accesos de caché. Las técnicas de fisgoneo/coherencia de caché son bien entendidas por los expertos en la materia y no se describirán con detalle en el presente caso para evitar complicar los principios subyacentes de la invención.

En una realización, un circuito intermediario 425 acopla de manera comunicativa el módulo de aceleración de gráficos 446 al bus de coherencia 464, permitiendo que el módulo de aceleración de gráficos 446 participe en el protocolo de coherencia de caché como un homólogo de los núcleos. En particular, una interfaz 435 proporciona conectividad al circuito de intermediario 425 a través del enlace de alta velocidad 440 (por ejemplo, un bus PCIe, NVLink, etc.) y una interfaz 437 conecta el módulo de aceleración de gráficos 446 al enlace 440.

En una implementación, un circuito de integración de acelerador 436 proporciona servicios de gestión de caché, de acceso de memoria, de gestión de contexto y de gestión de interrupciones en nombre de una pluralidad de motores de procesamiento de gráficos 431, 432, N del módulo de aceleración de gráficos 446. Cada uno de los motores de procesamiento de gráficos 431,432, N puede comprender una unidad de procesamiento de gráficos (GPU) separada. Como alternativa, los motores de procesamiento de gráficos 431, 432, N pueden comprender diferentes tipos de motores de procesamiento de gráficos dentro de una GPU, tales como unidades de ejecución de gráficos, motores de procesamiento de medios (por ejemplo, codificadores/descodificadores de vídeo), muestreadores y motores de BLIT. En otras palabras, el módulo de aceleración de gráficos puede ser una GPU con una pluralidad de motores de procesamiento de gráficos 431-432, N, o los motores de procesamiento de gráficos 431-432, N pueden ser unas GPU individuales integradas en un paquete, tarjeta de línea o chip común.

En una realización, el circuito de integración de acelerador 436 incluye una unidad de gestión de memoria (MMU) 439 para realizar diversas funciones de gestión de memoria tales como traducciones de memoria virtual a física (también denominadas traducciones de memoria eficaz a real) y protocolos de acceso de memoria para acceder a la memoria de sistema 441. La MMU 439 puede incluir también una memoria intermedia de traducción adelantada (TLB) (no mostrada) para almacenar en caché las traducciones de dirección virtual/eficaz a física/real. En una implementación, una caché 438 almacena comandos y datos para acceso eficiente por los motores de procesamiento de gráficos 431 -432, N. En una realización, los datos almacenados en la caché 438 y en las memorias de gráficos 433-434, N se mantienen coherentes con las cachés de núcleo 462A-462D, 456 y la memoria de sistema 411. Como se menciona, esto se puede conseguir a través del circuito intermediario 425 que toma parte en el mecanismo de coherencia de caché en nombre de la caché 438 y las memorias 433-434, N (por ejemplo, enviando actualizaciones a la caché 438 relacionadas con modificaciones/accesos de líneas de caché en las cachés de procesador 462A-462D, 456 y recibiendo actualizaciones desde la caché 438).

Un conjunto de registros 445 almacena datos de contexto para hilos ejecutados por los motores de procesamiento de gráficos 431 -432, N y un circuito de gestión de contexto 448 gestiona los contextos de hilo. Por ejemplo, el circuito de gestión de contexto 448 puede realizar operaciones de guardado y de restablecimiento para guardar y restablecer contextos de los diversos hilos durante conmutaciones de contexto (por ejemplo, en donde se guarda un primer hilo y se almacena un segundo hilo de modo que el segundo hilo puede ser ejecutado por un motor de procesamiento de gráficos). Por ejemplo, en una conmutación de contexto, el circuito de gestión de contexto 448 puede almacenar valores de registro actuales en una región designada en memoria (por ejemplo, identificada por un puntero de contexto). Este puede restablecer entonces los valores de registro cuando se vuelve al contexto. En una realización, un circuito de gestión de interrupciones 447 recibe y procesa interrupciones recibidas desde dispositivos de sistema.

En una implementación, direcciones virtuales/eficaces desde un motor de procesamiento de gráficos 431 son traducidas, por la MMU 439, a direcciones reales/físicas en la memoria de sistema 411. Una realización del circuito de integración de acelerador 436 soporta múltiples (por ejemplo, 4, 8, 16) módulos de acelerador de gráficos 446 y/u otros dispositivos aceleradores. El módulo acelerador de gráficos 446 se puede dedicar a una única aplicación ejecutada en el procesador 407 o se puede compartir entre múltiples aplicaciones. En una realización, se presenta un entorno de ejecución de gráficos virtualizado en el que los recursos de los motores de procesamiento de gráficos 431-432, N se comparten con múltiples aplicaciones o máquinas virtuales (VM). Los recursos se pueden subdividir en "cortes" que se asignan a diferentes VM y/o aplicaciones basándose en los requisitos de procesamiento y prioridades asociados con las VM y/o las aplicaciones.

Por lo tanto, el circuito de integración de acelerador actúa como un puente al sistema para el módulo de aceleración de gráficos 446 y proporciona servicios de traducción de direcciones y de caché de memoria de sistema. Además, el circuito de integración de acelerador 436 puede proporcionar instalaciones de virtualización para que el procesador de anfitrión gestione la virtualización de los motores de procesamiento de gráficos, las interrupciones y la gestión de memoria.

Debido a que los recursos de hardware de los motores de procesamiento de gráficos 431-432, N se correlacionan explícitamente con el espacio de direcciones real observado por el procesador de anfitrión 407, cualquier procesador de anfitrión puede dirigir estos recursos directamente usando un valor de dirección eficaz. Una función del circuito de integración de acelerador 436, en una realización, es la separación física de los motores de procesamiento de gráficos 431 -432, N de modo que aparecen ante el sistema como unidades independientes.

Como se menciona, en la realización ilustrada, una o más memorias de gráficos 433-434, M están acopladas a cada uno de los motores de procesamiento de gráficos 431-432, N, respectivamente. Las memorias de gráficos 433-434, M almacenan instrucciones y datos que se procesan por cada uno de los motores de procesamiento de gráficos 431 -432, N. Las memorias de gráficos 433-434, M pueden ser memorias volátiles, tales como DRAM (que incluyen DRAM apiladas), memoria GDDR (por ejemplo, GDDR5, GDDR6), o HBM, y/o pueden ser memorias no volátiles, tales como 3D XPoint o Nano-Ram.

En una realización, para reducir el tráfico de datos a través del enlace 440, se usan técnicas de desvío para garantizar que los datos almacenados en las memorias de gráficos 433-434, M son datos que se usarán más frecuentemente por los motores de procesamiento de gráficos 431-432, N y que preferentemente no se usarán por los núcleos 460A-460D (al menos no frecuentemente). De manera similar, el mecanismo de desviación intenta mantener datos que son necesitados por los núcleos (y, preferiblemente, no por los motores de procesamiento de gráficos 431-432, N) dentro de las cachés 462A-462D, 456 de los núcleos y la memoria de sistema 411.

La Figura 4C ilustra otra realización en la que el circuito de integración de acelerador 436 está integrado dentro del procesador 407. En esta realización, los motores de procesamiento de gráficos 431-432, N se comunican directamente a través del enlace de alta velocidad 440 al circuito de integración de acelerador 436 a través de la interfaz 437 y la interfaz 435 (que, de nuevo, puede utilizar cualquier forma de protocolo de interfaz o bus). El circuito de integración de acelerador 436 puede realizar las mismas operaciones que las descritas con respecto a la Figura 4B, pero potencialmente a un caudal superior dada su proximidad estrecha al bus de coherencia 462 y a las cachés 462A-462D, 426.

Una realización soporta diferentes modelos de programación que incluyen un modelo de programación de proceso dedicado (sin virtualización de módulo de aceleración de gráficos) y modelos de programación compartida (con virtualización). Este último puede incluir modelos de programación que son controlados por el circuito de integración de acelerador 436 y modelos de programación que son controlados por el módulo de aceleración de gráficos 446.

En una realización del modelo de proceso dedicado, los motores de procesamiento de gráficos 431-432, N están dedicados a una única aplicación o proceso bajo un único sistema operativo. La única aplicación puede encauzar otras solicitudes de aplicación a los motores de gráficos 431-432, N, proporcionando virtualización dentro de una VM/subdivisión.

En los modelos de programación de proceso dedicado, los motores de procesamiento de gráficos 431-432, N, pueden ser compartidos por múltiples subdivisiones de aplicación/VM. Los modelos compartidos requieren que un hipervisor de sistema virtualice los motores de procesamiento de gráficos 431-432, N para permitir el acceso por cada sistema operativo. Para sistemas de subdivisión única sin un hipervisor, los motores de procesamiento de gráficos 431-432, N son propiedad del sistema operativo. En ambos casos, el sistema operativo puede virtualizar los motores de procesamiento de gráficos 431 -432, N para proporcionar acceso a cada proceso o aplicación.

Para el modelo de programación compartida, el módulo de aceleración de gráficos 446 o un motor de procesamiento de gráficos 431-432, N individual selecciona un elemento de proceso usando un manejador de proceso. En una realización, se almacenan elementos de proceso en la memoria de sistema 411, y estos son direccionables usando las técnicas de traducción de dirección eficaz a dirección real descritas en el presente documento. El manejador de proceso puede ser un valor específico de la implementación proporcionado al proceso de anfitrión cuando se registra su contexto con el motor de procesamiento de gráficos 431-432, N (es decir, llamando a software de sistema para añadir el elemento de proceso a la lista vinculada de elementos de proceso). Los 16 bits inferiores del manejador de proceso pueden ser el desplazamiento del elemento de proceso dentro de la lista vinculada de elementos de proceso.

La Figura 4D ilustra un corte de integración de acelerador 490 ilustrativo. Como se usa en el presente documento, un "corte" comprende una porción especificada de los recursos de procesamiento del circuito de integración de acelerador 436. El espacio de direcciones eficaces de aplicación 482 dentro de la memoria de sistema 411 almacena los elementos de proceso 483. En una realización, los elementos de proceso 483 se almacenan en respuesta a las invocaciones de GPU 481 desde las aplicaciones 480 ejecutadas en el procesador 407. Un elemento de proceso 483 contiene el estado de proceso para la aplicación 480 correspondiente. Un descriptor de trabajo (WD) 484 contenido en el elemento de proceso 483 puede ser un único trabajo solicitado por una aplicación o puede contener un puntero a una cola de trabajos. En este último caso, el WD 484 es un puntero a la cola de solicitudes de trabajo en el espacio de direcciones 482 de la aplicación.

El módulo de aceleración de gráficos 446 y/o los motores de procesamiento de gráficos 431 -432, N individuales pueden ser compartidos por todos, o por un subconjunto de, los procesos en el sistema. Las realizaciones de la invención incluyen una infraestructura para establecer el estado de proceso y enviar un WD 484 a un módulo de aceleración de gráficos 446 para empezar un trabajo en un entorno virtualizado.

En una implementación, el modelo de programación de proceso dedicado es específico de la implementación. En este modelo, un único proceso es propietario del módulo de aceleración de gráficos 446 o de un motor de procesamiento de gráficos 431 individual. Debido a que el módulo de aceleración de gráficos 446 es propiedad de un único proceso, el hipervisor inicializa el circuito de integración de acelerador 436 para la subdivisión propietaria y el sistema operativo inicializa el circuito de integración de acelerador 436 para el proceso propietario en el momento en el que se asigna el módulo de aceleración de gráficos 446.

Durante el funcionamiento, una unidad de extracción de WD 491 en el corte de integración de acelerador 490 extrae el WD 484 siguiente que incluye una indicación del trabajo a hacer por uno de los motores de procesamiento de gráficos del módulo de aceleración de gráficos 446. Los datos del WD 484 pueden almacenarse en registros 445 y usarse por la MMU 439, el circuito de gestión de interrupción 447 y/o el circuito de gestión de contexto 446 como se ilustra. Por ejemplo, una realización de la MMU 439 incluye circuitería de recorrido de segmentos/páginas para acceder a las tablas de segmentos/páginas 486 dentro del espacio de direcciones virtuales de SO 485. El circuito de gestión de interrupciones 447 puede procesar los eventos de interrupción 492 recibidos del módulo de aceleración de gráficos 446. Cuando se realizan operaciones de gráficos, una dirección eficaz 493 generada por un motor de procesamiento de gráficos 431 -432, N es traducida a una dirección real por la MMU 439.

En una realización, se duplica el mismo conjunto de registros 445 para cada motor de procesamiento de gráficos 431 -432, N y/o puede inicializarse el módulo de aceleración de gráficos 446 y por el hipervisor o el sistema operativo. Cada uno de estos registros duplicados se puede incluir en un corte de integración de acelerador 490. En la Tabla 1 se muestran registros ilustrativos que pueden ser inicializados por el hipervisor.

Tabla 1 - Registros inicializados por hypervisor

En la Tabla 2 se muestran registros ilustrativos que pueden ser inicializados por el sistema operativo.

Tabla 2 - Registros inicializados por sistema operativo

En una realización, cada WD 484 es específico para un módulo de aceleración de gráficos particular 446 y/o motor de procesamiento de gráficos 431-432, N. Contiene toda la información que requiere un motor de procesamiento de gráficos 431 -432, N para hacer su trabajo o puede ser un puntero a una ubicación de memoria donde la aplicación ha configurado una cola de comandos de trabajo para que se complete.

La Figura 4E ilustra detalles adicionales para una realización de un modelo compartido. Esta realización incluye un espacio de direcciones real de hipervisor 498 en el que se almacena una lista de elementos de proceso 499. El espacio de direcciones real de hipervisor 498 es accesible a través de un hipervisor 496 que virtualiza los motores de módulo de aceleración de gráficos para el sistema operativo 495.

Los modelos de programación compartida prevén que todos los procesos, o un subconjunto de los mismos, de todas las subdivisiones en el sistema, o de un subconjunto de las mismas, usen un módulo de aceleración de gráficos 446. Hay dos modelos de programación en los que el módulo de aceleración de gráficos 446 es compartido por múltiples procesos y particiones: compartido en cortes de tiempo y compartido dirigido a gráficos.

En este modelo, el hipervisor de sistema 496 es propietario del módulo de aceleración de gráficos 446 y hace que su función esté disponible para todos los sistemas operativos 495. Para que un módulo de aceleración de gráficos 446 soporte virtualización por el hipervisor de sistema 496, el módulo de aceleración de gráficos 446 puede satisfacer los requisitos siguientes: 1) La solicitud de trabajo de una aplicación ha de ser autónoma (es decir, no es necesario mantener el estado entre trabajos), o el módulo de aceleración de gráficos 446 ha de proporcionar un mecanismo de guardado y de restablecimiento de contexto. 2) Se garantiza, por el módulo de aceleración de gráficos 446, que la solicitud de trabajo de una aplicación se completa en una cantidad especificada de tiempo, incluyendo cualquier fallo de traducción, o el módulo de aceleración de gráficos 446 proporciona la capacidad de dar prioridad al procesamiento del trabajo. 3) Se ha de garantizar al módulo de aceleración de gráficos 446 la equidad entre procesos cuando se opera en el modelo de programación compartido dirigido.

En una realización, para el modelo compartido, se requiere que la aplicación 480 haga una llamada de sistema al sistema operativo 495 con un tipo del módulo de aceleración de gráficos 446, un descriptor de trabajo (WD), un valor de registro de máscara de autoridad (AMR) y un puntero de área de guardado/restablecimiento de contexto (CSRP). El tipo del módulo de aceleración de gráficos 446 describe la función de aceleración seleccionada como objetivo para la llamada de sistema. El tipo del módulo de aceleración de gráficos 446 puede ser un valor específico del sistema. Al WD se le da formato específicamente para el módulo de aceleración de gráficos 446, y puede estar en forma de un comando del módulo de aceleración de gráficos 446, un puntero de dirección eficaz a una estructura definida por el usuario, un puntero de dirección eficaz a una cola de comandos, o cualquier otra estructura de datos para describir el trabajo a hacer por el módulo de aceleración de gráficos 446. En una realización, el valor de AMR es el estado de AMR a usar para el proceso actual. El valor pasado al sistema operativo es similar a que una aplicación establezca el AMR. Si las implementaciones del circuito de integración de acelerador 436 y del módulo de aceleración de gráficos 446 no soportan un Registro de Anulación de Máscara de Autoridad de Usuario (UAMOR), el sistema operativo puede aplicar el valor de UAMOR actual al valor de AMR antes de pasar el AMR en la llamada de hipervisor. El hipervisor 496 puede aplicar opcionalmente el valor de registro de anulación de máscara de autoridad (AMOR) actual antes de colocar el AMR en el elemento de proceso 483. En una realización, el CSRP es uno de los registros 445 que contienen la dirección eficaz de un área en el espacio de direcciones de la aplicación 482 para que el módulo de aceleración de gráficos 446 grabe y restaure el estado de contexto. Este puntero es opcional si no se requiere que se guarde estado alguno entre trabajos o cuando se da prioridad a un trabajo. El área de guardado/restablecimiento de contexto puede ser una memoria de sistema anclada.

Tras recibir la llamada de sistema, el sistema operativo 495 puede verificar que la aplicación 480 se ha registrado y que se le ha dado la autoridad para usar el módulo de aceleración de gráficos 446. El sistema operativo 495 llama entonces al hipervisor 496 con la información mostrada en la Tabla 3.

Tabla 3 - Parámetros de llamada de SO a hipervisor

T ras recibir la llamada de hipervisor, el hipervisor 496 verifica que el sistema operativo 495 se ha registrado y que se le ha dado la autoridad para usar el módulo de aceleración de gráficos 446. El hipervisor 496 pone entonces el elemento de proceso 483 en la lista vinculada de elementos de proceso para el tipo del módulo de aceleración de gráficos 446 correspondiente. El elemento de proceso puede incluir la información mostrada en la Tabla 4.

Tabla 4 - Información de elemento de proceso

En una realización, el hipervisor inicializa una pluralidad de registros 445 de corte de integración del acelerador 490.

Como se ilustra en la Figura 4F, una realización de la invención emplea una memoria unificada direccionable a través de un espacio de direcciones de memoria virtual común usado para acceder a las memorias de procesador físico 401 -402 y a las memorias de GPU 420-423. En esta implementación, operaciones ejecutadas en las GPU 410-413 utilizan el mismo espacio de direcciones de memoria virtual/eficaz para acceder a las memorias de procesadores 401-402, y viceversa, simplificando de ese modo la programabilidad. En una realización, una primera porción del espacio de direcciones virtual/eficaz está asignada a la memoria de procesador 401, una segunda porción a la segunda memoria de procesador 402, una tercera porción a la memoria de GPU 420, y así sucesivamente. El espacio de memoria virtual/eficaz total (denominado, en ocasiones, el espacio de direcciones eficaces) está distribuido, por lo tanto, a lo largo de cada una de las memorias de procesador 401-402 y las memorias de GPU 420-423, permitiendo que cualquier procesador o GPU acceda a cualquier memoria física con una dirección virtual correlacionada con esa memoria.

En una realización, la circuitería de gestión de desvío/coherencia 494A-494E dentro de una o más de las MMU 439A-439E garantiza la coherencia de caché entre las cachés de los procesadores de anfitrión (por ejemplo, 405) y las GPU 410-413 y también implementa técnicas de desvío que indican las memorias físicas en las que deben almacenarse ciertos tipos de datos. Aunque se ilustran múltiples instancias de la circuitería de gestión de desvío/coherencia 494A-494E en la Figura 4F, la circuitería de desvío/coherencia se puede implementar dentro de la MMU de uno o más procesadores de anfitrión 405 y/o dentro del circuito de integración de acelerador 436.

Una realización permite que la memoria anexada a GPU 420-423 se correlacione como parte de memoria de sistema, y que se acceda a la misma usando tecnología de memoria virtual compartida (SVM), pero sin adolecer de las desventajas de desempeño habituales asociadas con la coherencia de caché de sistema completa. La capacidad de que se acceda a la memoria anexada a GPU 420-423 como memoria de sistema sin una tara de coherencia de caché onerosa proporciona un entorno de operación beneficioso para la descarga de GPU. Esta disposición permite que el software del procesador de anfitrión 405 configure operandos y acceda a resultados de cálculo, sin la sobrecarga de las copias de datos de DMA de E/S tradicionales. Tales copias tradicionales implican llamadas de controlador, interrupciones y accesos de E/S correlacionados con memoria (MMIO) que son, todos ellos, ineficientes en relación con accesos de memoria sencillos. Al mismo tiempo, la capacidad de acceder a la memoria anexada a GPU 420-423 sin taras de coherencia de caché puede ser crítica para el tiempo de ejecución de un cómputo descargado. En casos con tráfico de memoria de escritura de transmisión por flujo continuo sustancial, por ejemplo, la tara de coherencia de caché puede reducir significativamente el ancho de banda de escritura eficaz observado por una GPU 410-413. La eficiencia del establecimiento de operandos, la eficiencia del acceso a resultados y la eficiencia del cómputo de GPU desempeñan, todas ellas, un papel en la determinación de la eficacia de la descarga de GPU.

En una implementación, la selección entre el desvío de GPU y el desvío de procesador de anfitrión es controlada por una estructura de datos de rastreador de desvío. Se puede usar una tabla de desvíos, por ejemplo, que puede ser una estructura granular a nivel de página (es decir, controlada con la granularidad de una página de memoria) que incluye 1 o 2 bits por página de memoria anexada a GPU. La tabla de desvíos se puede implementar en un rango de memoria robado de una o más memorias anexadas a GPU 420-423, con o sin una caché de desvío en la GPU 410-413 (por ejemplo, para almacenar en caché entradas usadas de manera frecuente/reciente de la tabla de desvíos). Como alternativa, toda la tabla de desvíos se puede mantener dentro de la GPU.

En una implementación, se accede a la entrada de tabla de desvíos asociada con cada acceso a la memoria anexada a GPU 420-423 antes del acceso real a la memoria de GPU, provocando las operaciones siguientes. En primer lugar, solicitudes locales desde la GPU 410-413 que encuentran su página en el desvío de GPU se reenvían directamente a una memoria de GPU 420-423 correspondiente. Las solicitudes locales de la GPU que encuentran su página en la desviación del anfitrión se reenvían al procesador 405 (por ejemplo, a través de un enlace de alta velocidad como se ha analizado anteriormente). En una realización, las solicitudes del procesador 405 que encuentran la página solicitada en una desviación de procesador de anfitrión completan la solicitud como una lectura de memoria normal. Como alternativa, solicitudes dirigidas a una página con desvío de GPU se pueden redirigir a la GPU 410-413. La GPU puede hacer entonces que la página realice una transición a una desviación de procesador de anfitrión si no está usando actualmente la página.

El estado de desvío de una página se puede cambiar mediante o bien un mecanismo basado en software, o bien un mecanismo basado en software asistido por hardware, o bien, para un conjunto limitado de casos, un mecanismo basado puramente en hardware.

Un mecanismo para cambiar el estado de desvío emplea una llamada de API (por ejemplo, OpenCL), que, a su vez, llama al controlador de dispositivos de la GPU que, a su vez, envía un mensaje a (o pone en cola un descriptor de comandos para) la GPU que le indica que cambie el estado de desvío y, para algunas transiciones, que realice una operación de vaciado de caché en el anfitrión. La operación de vaciado de caché se requiere para una transición desde un desvío del procesador de anfitrión 405 a un desvío de GPU, pero no se requiere para la transacción opuesta.

En una realización, la coherencia de caché se mantiene haciendo temporalmente que las páginas con desvío de GPU no puedan ser almacenadas en caché por el procesador de anfitrión 405. Para acceder a estas páginas, el procesador 405 puede solicitar el acceso desde la GPU 410 que puede conceder o no el acceso de inmediato, dependiendo de la implementación. Por lo tanto, para reducir la comunicación entre el procesador 405 y la GPU 410, es beneficioso garantizar que las páginas con desvío de GPU son aquellas que son requeridas por la GPU, pero no por el procesador de anfitrión 405, y viceversa.

Canalización de procesamiento de gráficos

La Figura 5 es un diagrama conceptual de una canalización de procesamiento de gráficos 500, de acuerdo con una realización. En una realización, un procesador de gráficos puede implementar la canalización de procesamiento de gráficos 500 ilustrada. El procesador de gráficos se puede incluir dentro del subsistema de procesamiento paralelos como se describe en el presente documento, tal como el procesador paralelo 200 de la Figura 2, que, en una realización, es una variante del procesador o procesadores paralelos 112 de la Figura 1. Los diversos sistemas de procesamiento paralelo pueden implementar la canalización de procesamiento de gráficos 500 a través de una o más instancias de la unidad de procesamiento paralelo (por ejemplo, la unidad de procesamiento paralelo 202 de la Figura 2) como se describe en el presente documento. Por ejemplo, una unidad sombreadora (por ejemplo, el multiprocesador de gráficos 234 de la Figura 3) se puede configurar para realizar las funciones de una o más de una unidad de procesamiento de vértices 504, una unidad de procesamiento de control de teselación 508, una unidad de procesamiento de evaluación de teselación 512, una unidad de procesamiento de geometría 516 y una unidad de procesamiento de fragmentos/píxeles 524. Las funciones del ensamblador de datos 502, los ensambladores de primitivas 506, 514, 518, la unidad de teselación 510, el rasterizador 522 y la unidad de operaciones de rasterización 526 también pueden ser realizadas por otros motores de procesamiento dentro de una agrupación de procesamiento (por ejemplo, la agrupación de procesamiento 214 de la Figura 3) y una unidad de subdivisión correspondiente (por ejemplo, la unidad de subdivisión 220A-220N de la Figura 2). Como alternativa, la canalización de procesamiento de gráficos 500 puede implementarse usando unidades de procesamiento especializadas para una o más funciones. En una realización, puede realizarse una o más porciones de la canalización de procesamiento de gráficos 500 por una lógica de procesamiento paralela dentro de un procesador de fin general (por ejemplo, la CPU). En una realización, una o más porciones de la canalización de procesamiento de gráficos 500 pueden acceder a memoria en chip (por ejemplo, la memoria de procesador paralelo 222 como en la Figura 2) a través de una interfaz de memoria 528, que puede ser una instancia de la interfaz de memoria 218 de la Figura 2.

En una realización, el ensamblador de datos 502 es una unidad de procesamiento que recopila datos de vértice para superficies de orden alto, primitivas, etc., y emite los datos de vértice, que incluyen los atributos de vértice, a la unidad de procesamiento de vértice 504. La unidad de procesamiento de vértice 504 es una unidad de ejecución programable que está configurada para ejecutar programas de sombreador de vértices, iluminando y transformando datos de vértices como se especifica por los programas sombreadores de vértices. Por ejemplo, la unidad de procesamiento de vértice 504 puede estar programada para transformar los datos de vértice desde una representación de coordenadas basada en objeto (espacio de objeto) a un sistema de coordenadas basado de manera alternativa, tal como un espacio mundial o espacio de coordenadas de dispositivo normalizadas (NDC). La unidad de procesamiento de vértice 504 puede leer datos que se almacenan en caché, memoria local o de sistema para su uso al procesar los datos de vértice.

Una primera instancia de un ensamblador de primitivas 506 recibe atributos de vértice desde la unidad de procesamiento de vértice 504, leyendo atributos de vértice almacenados de acuerdo con sea necesario, y construye primitivas de gráficos para su procesamiento por la unidad de procesamiento de control de teselación 508, donde las primitivas de gráficos incluyen triángulos, segmentos de línea, puntos, parches y así sucesivamente, de acuerdo con se soportan por diversas interfaces de programación de aplicación de procesamiento de gráficos (API).

La unidad de procesamiento de control de teselación 508 trata los vértices de entrada como puntos de control para un parche geométrico y transforma estos puntos de control desde la representación de entrada del parche, a menudo denominada la base del parche, en una representación adecuada para una evaluación superficial eficiente por la unidad de procesamiento de evaluación de teselación 512. La unidad de procesamiento de control de teselación 508 también calcula factores de teselación para bordes de parches geométricos. Un factor de teselación es de aplicación a un único borde y cuantifica un nivel de detalle, dependiente de la vista, asociado con el borde. Una unidad de teselación 510 está configurada para recibir los factores de teselación para bordes de un parche y para teselar el parche en múltiples primitivas geométricas, tales como primitivas de línea, de triángulo o cuadrilaterales, que se transmiten a una unidad de procesamiento de evaluación de teselación 512. La unidad de procesamiento de evaluación de teselación 512 opera sobre coordenadas parametrizadas del parche subdividido para generar una representación superficial y atributos de vértice para cada vértice asociado con las primitivas geométricas.

Una segunda instancia de un ensamblador de primitivas 514 recibe atributos de vértices desde la unidad de procesamiento de evaluación de teselación 512, leyendo atributos de vértice almacenados según sea necesario, y construye primitivas de gráficos para su procesamiento por la unidad de procesamiento de geometría 516. La unidad de procesamiento de geometría 516 es una unidad de ejecución programable que está configurada para ejecutar programas sombreadores de geometría, transformar primitivas de gráficos recibidas desde el ensamblador de primitivas 514 como se especifica por los programas del sombreador de geometría. Por ejemplo, la unidad de procesamiento de geometría 516 puede estar programada para subdividir las primitivas de gráficos en una o más primitivas de gráficos nuevas y calcular parámetros, tales como coeficientes de ecuación de plano, que se usan para representar las primitivas de gráficos nuevas.

En algunas realizaciones, la unidad de procesamiento de geometría 516 también puede añadir o borrar elementos en el flujo de geometría. La unidad de procesamiento de geometría 516 emite los parámetros y vértices que especifican primitivas de gráficos nuevas al ensamblador de primitivas 518, que recibe los parámetros y los vértices desde la unidad de procesamiento de geometría 516, leyendo los atributos de vértice almacenados, de acuerdo con sean necesarios, y construye primitivas de gráficos para su procesamiento por una unidad de escala, selección y recorte de ventana gráfica 520. La unidad de procesamiento de geometría 516 puede leer datos que están almacenados en la memoria de procesador paralelo o en la memoria de sistema para su uso al procesar los datos de geometría. La unidad de escala, selección y recorte de ventana gráfica 520 realiza el recorte, la selección y el ajuste a escala de ventana gráfica y emite primitivas de gráficos procesadas a un rasterizador 522.

La exploración del rasterizador 522 convierte las primitivas de gráficos nuevas y emite datos de fragmentos y cobertura a la unidad de procesamiento de fragmentos/píxeles 524. Adicionalmente, el rasterizador 522 puede estar configurado para realizar optimizaciones de selección z y otras basadas en z.

La unidad de procesamiento de fragmentos/píxeles 524 es una unidad de ejecución programable que está configurada para ejecutar programas de sombreado de fragmentos o programas de sombreado de píxeles. Transformando, la unidad de procesamiento de fragmentos/píxeles 524, fragmentos o píxeles recibidos desde el rasterizador 522, según sea especificado por los programas de sombreado de fragmentos o de píxeles. Por ejemplo, la unidad de procesamiento de fragmentos/píxeles 524 puede estar programada para realizar operaciones tales como corrección de perspectiva, mapeo de textura, sombrado, mezcla y similares, para producir fragmentos o píxeles sombreados que se emiten a la unidad de operaciones de rasterización 526. La unidad de procesamiento de fragmentos/píxeles 524 puede leer datos que se almacenan en la memoria de procesador paralelo o en la memoria de sistema para su uso al procesar los datos de fragmento. Los programas de sombreador de fragmento o de píxel pueden estar configurados para sombrear en granularidad de muestra, píxel, mosaico u otra, dependiendo de la tasa de muestreo programada.

La unidad de operaciones de ráster 526 es una unidad de procesamiento que realiza operaciones de ráster, tales como estarcido, prueba z, mezcla y similares, y emite datos de píxeles como datos de gráficos procesados para su almacenamiento en la memoria de gráficos. Los datos de gráficos procesados pueden almacenarse en la memoria de gráficos, por ejemplo, en la memoria de procesador paralelo 222 como en la Figura 2, y/o en la memoria de sistema 104 como en la Figura 1, para su visualización en uno del uno o más dispositivo o dispositivos de visualización 110 o para su procesamiento adicional por uno del uno o más procesador o procesadores 102 o el procesador o procesadores paralelos 112. En algunas realizaciones, la unidad de operaciones de rasterización 526 está configurada para comprimir datos z o de color que se escriben en memoria y descomprimir datos z o de color que se leen desde memoria.

Prioridad de fallos de página en la jerarquía de nivel inferior

La Figura 6 ilustra un subsistema 600 para ejecutar hilos dentro de un sistema de computación de datos múltiples de instrucción única (SIMD), de acuerdo con una realización. El subsistema 600 incluye un extremo frontal 608, un planificador 610 y una matriz de procesamiento 612 que, en una realización, son instancias respectivas del extremo frontal 208, el programador 210 y la matriz de procesamiento 212 que se muestran en la Figura 2A. En una realización de este tipo, el extremo frontal está en comunicación con una interfaz de anfitrión, tal como la interfaz de anfitrión 206 de la Figura 2A. La matriz de procesamiento 612 incluye las agrupaciones de procesamiento 614A-614H, cada una de los cuales puede ser una instancia de la agrupación de procesamiento 214 de la Figura 2A y la Figura 2C.

En una realización, las agrupaciones de procesamiento 614A-614H se agrupan en los bloques de cálculo 620A-620B. Por ejemplo, la agrupación de procesamiento 614A-614D se puede agrupar en el bloque de cálculo 620A, mientras que la agrupación de procesamiento 614E-614H se puede agrupar en el bloque de cálculo 620B. Sin embargo, el agrupamiento ilustrado de agrupaciones de procesamiento y bloques de cálculo es ilustrativo, ya que se puede incluir cualquier número de bloques de cálculo y agrupaciones de procesamiento en la matriz de procesamiento 612. Los bloques de cálculo 620A-620B están configurados como grupo de prioridad, de modo que las agrupaciones de procesamiento dentro de cualquier bloque de cálculo dado pueden cambiarse de contexto sin afectar la ejecución de las agrupaciones de procesamiento en un bloque de cálculo diferente. Por ejemplo, si un hilo que se ejecuta en cualquiera de las agrupaciones de procesamiento 614A-614D dentro del bloque de cálculo 620A desencadena un fallo de página o incurre en cualquier otra forma de retardo de ejecución relacionado con el acceso a la memoria, el estado actual del grupo de trabajo asociado con el hilo se puede grabar y se puede cargar un nuevo grupo de trabajo en el bloque de cálculo 620A sin afectar a la ejecución de los grupos de trabajo que se ejecutan en el bloque de cálculo 620B.

Las agrupaciones de procesamiento 614A-614H de los bloques de cálculo 620A-620B pueden ejecutar una gran cantidad de hilos en paralelo mientras utilizan un conjunto de recursos compartidos 618. Los recursos compartidos 618 pueden incluir recursos de hardware tales como unidades de textura, muestreadores de textura y memorias caché. Los recursos compartidos 618 pueden incluir adicionalmente unidades de generación de direcciones y unidades de mapeo de direcciones para permitir que las agrupaciones de procesamiento 614A-614H accedan a la memoria local y al sistema. Durante la ejecución del hilo se genera diversa información de estado y contexto para los recursos compartidos 618. Además, cada una de las agrupaciones de procesamiento 614A-614H puede tener un estado interno asociado que se genera o modifica durante la ejecución de instrucciones. Cuando se desencadena un cambio de contexto para cualquiera de los bloques de cálculo 620A-620B, la información de contexto para el estado interno de las agrupaciones de procesamiento dentro del bloque de cálculo, así como el estado de contexto asociado con la porción de los recursos compartidos 618 a los que accede el bloque de cálculo, se puede grabar y la ejecución se puede detener solo para el bloque de cálculo afectado.

La Figura 7 es un diagrama de bloques para un subsistema de ejecución 700 dentro de una matriz de procesamiento de una GPGPU, de acuerdo con una realización de la presente invención. El subsistema de ejecución 700 posibilita la prioridad de grano fino dentro de una GPGPU al permitir que porciones individuales de la GPGPU cambien de contexto mientras otras porciones de la GPGPU continúan ejecutándose. Adicionalmente, en algunas realizaciones, la GPGPU admite la ejecución de múltiples contextos simultáneos, lo que permite que múltiples aplicaciones presenten simultáneamente datos gráficos o realicen operaciones computacionales de propósito general. Además, la GPGPU puede configurarse para realizar la ejecución simultánea de gráficos e instrucciones de cálculo.

El subsistema de ejecución 700 incluye un microcontrolador incorporado (por ejemplo, el microcontrolador del planificador 710) configurado para ejecutar la lógica del firmware para realizar operaciones de planificación para el bloque de cálculo 620A-620N. El firmware del microcontrolador del planificador 710 puede permitir un comportamiento de planificación complejo para al menos una porción de la GPGPU. En una realización, el microcontrolador del planificador 710 está configurado para planificar y administrar la ejecución de elementos de trabajo y grupos de trabajo dentro del subsistema de ejecución 700. En diversas realizaciones, los elementos de trabajo y los grupos de trabajo ejecutados pueden incluir hilos, grupos de hilos, bloques de hilos, deformaciones de hilos, matrices de hilos cooperativos o cualquier otro agrupamiento o disposición de instrucciones. Durante la ejecución, los diversos recursos de ejecución dentro de cada bloque de cálculo 620A-620N hacen uso de los recursos compartidos 618, como se describe en la Figura 6. Los grupos de trabajo y los elementos de trabajo asociados se pueden planificar en varios grados de granularidad entre las realizaciones. El grado de granularidad puede variar, por ejemplo, basándose en el número de recursos de ejecución (por ejemplo, agrupaciones de procesamiento, multiprocesadores de gráficos, etc.) asociados con cada bloque de cálculo 620A-620N. En otras palabras, mientras que los bloques de cálculo 620A-620N pueden definir los límites de prioridad en los que puede darse prioridad a los recursos de ejecución, dependiendo de la realización específica, el bloque de cálculo 620A-620N puede no definir la granularidad de planificación en la que el microcontrolador del programador 710 puede despachar elementos de trabajo para su ejecución.

Durante la ejecución, uno o más hilos que se ejecutan en los bloques de cálculo 620A-620N pueden encontrar fallos de página. En una realización, una vez que el número de fallos de página dentro de un bloque de cálculo supera un umbral, el bloque de cálculo pasa a un estado listo para la prioridad. En una realización, el umbral de fallo de página se define como un porcentaje del número de hilos que se ejecutan en un bloque de cálculo. Por ejemplo y, en una realización, el umbral se define como un tercio de los hilos que se ejecutan en el bloque de cálculo. En una realización, el umbral se define como la mitad de los hilos que se ejecutan en el bloque de cálculo. Sin embargo, el valor umbral específico puede variar entre las realizaciones. En una realización, el umbral de fallo de página es configurable.

Se detiene la ejecución de hilos para los recursos de ejecución (agrupaciones de procesamiento, multiprocesadores de gráficos, etc.) y se graba el estado de contexto para el grupo de trabajo que se ejecuta en el bloque de cálculo. Una vez que los recursos de ejecución dentro del bloque de cálculo finalizan la ejecución, el estado del contexto para el grupo de trabajo en ejecución se puede grabar en la memoria. En una realización, el microcontrolador del planificador 710 puede copiar la información de estado a las regiones de datos de contexto 722A-722N en una memoria de grabación de contexto que está reservada para cada uno de los respectivos bloques de cálculo 620A-620N. Las regiones de datos de contexto 722A-722N pueden almacenar el estado interno de los recursos de ejecución dentro de cada bloque de cálculo 620A-620N, así como los datos de contexto para la porción de los recursos compartidos 618 utilizados por los bloques de cálculo para ejecutar grupos de trabajo. En una realización, el subsistema de ejecución 700 soporta la ejecución de múltiples contextos simultáneos. Por ejemplo, el bloque de cálculo 620A puede ejecutar operaciones de representación o cálculo para una primera aplicación, mientras que el bloque de cálculo 620B puede ejecutar operaciones de representación o cálculo para una segunda aplicación. El número de contextos activos admitidos puede variar entre las realizaciones.

En algunas circunstancias, una prioridad excesivamente agresiva puede dar como resultado una reducción, en lugar de un aumento, en el rendimiento general del sistema. Si se realiza la prioridad para satisfacer un fallo de página que se resuelve rápidamente, la eficiencia de ejecución puede verse reducida. La resolución rápida de fallos de página puede ocurrir, por ejemplo, cuando se repara un fallo de página ligero. Un fallo de página ligero ocurre cuando una página se ha desmapeado temporalmente de la memoria virtual pero los datos en la memoria aún son válidos. Estos fallos de página pueden satisfacerse simplemente remapeando la página a la dirección de memoria virtual apropiada. Los fallos de página ligeros difieren de los fallos de página difíciles, para los que se requiere una transferencia de memoria.

El microcontrolador del planificador 710 está configurado para evitar una prioridad excesivamente agresiva al monitorizar la latencia de fallo de página promedio en una base por contexto. La latencia de fallo de página promedio para un contexto se compara con un umbral de marca de límite inferior y un umbral de marca de límite superior. Cuando el microcontrolador del planificador 710 detecta que la latencia de fallos de página promedio para un contexto está por debajo del umbral de marca de límite inferior, el planificador desactivará el grupo de trabajo basado en fallos de página o la prioridad de hilos de ese contexto. Cuando el microcontrolador del planificador 710 detecta que la latencia de fallos de página promedio para un contexto está por encima del umbral de marca de límite superior, el planificador activará la prioridad de fallos de página para ese contexto. En una realización, la GPGPU se puede configurar con un valor umbral de marca de límite inferior y un valor de umbral de marca de límite superior por defecto. Los valores de umbral de marca de límite superior e inferior también se pueden ajustar a través del software de configuración o mediante la lógica del controlador dentro del software que se ejecuta en un procesador de anfitrión. En una realización, los valores umbral de la marca se pueden almacenar dentro de registros de hardware dentro de la GPGPU. En una realización, la lógica del controlador puede almacenar valores umbral de marca dentro de la memoria.

La Figura 8A es un diagrama de flujo de la lógica de recursos de ejecución 800 para realizar un cambio de contexto de grano fino, de acuerdo con una realización. En una realización, la lógica de recursos de ejecución 800 puede realizarse mediante la lógica del planificador dentro de una GPGPU. En una realización, la lógica del planificador puede implementarse mediante un microcontrolador dentro de la GPGPU, tal como el microcontrolador del planificador 710 de la Figura 7. Sin embargo, las realizaciones no se limitan a implementaciones de planificación basadas en microcontrolador.

Como se muestra en 802, la lógica de recursos de ejecución 800 puede recibir un aviso de que un número de fallos de página en uno de múltiples bloques de cálculo dentro de una GPGPU ha superado un umbral. En una realización, la lógica de recursos de ejecución 800 puede recibir el aviso del bloque de cálculo. En una realización, la lógica de recursos de ejecución 800 monitoriza el estado de ejecución de los recursos de ejecución dentro de los múltiples bloques de cálculo y toma nota de cualquier evento de bloqueo de ejecución asociado con esos recursos de ejecución. El valor específico del umbral asociado con el número de fallos de página puede variar entre las realizaciones. En una realización, se predefine un umbral de fallo de página dentro del hardware. En una realización, un umbral de fallo de página se configura dinámicamente basándose en el número de elementos de trabajo y/o grupos de trabajo que están pendientes de ejecución.

Como se muestra en 804, la lógica de recursos de ejecución 800 puede grabar el contexto de hardware del bloque de cálculo fallido en la memoria de contexto asociada con el bloque de cálculo. El contexto de hardware grabado incluye toda la información de estado del hardware para los recursos de ejecución dentro del bloque de cálculo, así como cualquier contexto asociado con los recursos compartidos utilizados por el bloque de cálculo, que es necesario para reanudar posteriormente la ejecución del grupo de trabajo que pronto se le dará prioridad. El estado preciso del hardware que se graba depende de la microarquitectura subyacente de los recursos informáticos dentro de los bloques informáticos y varía de acuerdo con las realizaciones.

Como se muestra en 805, la lógica de recursos de ejecución 800 puede entonces determinar si hay algún grupo de trabajo pendiente para el mismo contexto que se estaba ejecutando previamente. Si hay algún grupo de trabajo pendiente para el mismo contexto actual, la lógica de recursos de ejecución 800 puede cargar el grupo de trabajo pendiente en el bloque de cálculo en 810. En una realización, la GPGPU asociada con la lógica de recursos de ejecución 800 admite la ejecución de múltiples contextos simultáneos. En tal realización, si no hay grupos de trabajo pendientes para el mismo contexto en 805, la lógica de recursos de ejecución 800 puede determinar si hay grupos de trabajo pendientes para un contexto diferente en 807. Si no hay ningún grupo de trabajo adicional pendiente, la lógica de recursos de ejecución 800 puede esperar hasta que el trabajo adicional esté listo para planificarse para el mismo contexto en 805 o un contexto diferente en 807. Si algún grupo de trabajo está pendiente para un contexto diferente en 807, la lógica de recursos de ejecución 800 puede configurar el bloque de cálculo para ejecutar el contexto diferente en 808, antes de cargar el grupo de trabajo pendiente en el bloque de cálculo en 810.

En una realización, las operaciones ilustradas incluyen además una optimización en la que se puede dar prioridad a la prioridad a los contextos que tienen un conjunto de grupos de trabajo casi completo. Por ejemplo, cuando todos los grupos de trabajo del contexto están completos, excepto los grupos de trabajo con fallos de página y los grupos de trabajo a los que se le ha dado prioridad previamente, el hardware del planificador puede dar prioridad a los bloques de cálculo asociados con otros contextos activos en la GPGPU para liberar recursos de ejecución para recargar el contexto previamente fallado y que se le ha dado prioridad. Tal optimización puede permitir un uso más eficiente de los recursos de GPGPU al permitir que se retire el trabajo casi terminado y libere los recursos asociados.

La Figura 8B es un diagrama de flujo de la lógica del planificador 820 para activar o desactivar el cambio de contexto de grano fino, de acuerdo con una realización. En una realización, la lógica del planificador 820 se implementa dentro de un planificador, tal como el microcontrolador del planificador 710 de la Figura 7. La lógica del planificador 820 puede leer el umbral de marca configurado para la GPGPU, como se muestra en el bloque 802. Los umbrales de marca configurados incluyen un umbral de marca de límite inferior y un umbral de marca de límite superior. En una realización, los umbrales se leen desde un registro de hardware dentro de la GPGPU. En una realización, los umbrales son proporcionados por la lógica del controlador para la GPGPU. Si bien los umbrales son configurables, una realización posibilita que los umbrales se preconfiguren en valores por defecto. La lógica del planificador 820 puede leer la latencia de fallo de página promedio de un contexto, como se muestra en el bloque 804. Si la latencia de fallo de página promedio está por debajo del umbral de marca de límite inferior en el bloque 805, la lógica del planificador 820 desactivará la prioridad de fallo de página para el contexto en el bloque 810. Si la latencia de fallo de página promedio está por encima del umbral de marca de límite inferior en el bloque 805, la lógica del planificador 820 determina si la latencia promedio está por encima del umbral de marca de límite superior en el bloque 807. Si la latencia promedio está por encima del umbral de marca de límite superior en el bloque 807, la lógica del planificador 820 habilitará la prioridad de fallo de página para el contexto en el bloque 808.

Prioridad selectiva basada en comandos o tipo de instrucción

Una GPGPU puede tener una gran cantidad de núcleos que pueden admitir la ejecución simultánea de cientos o miles de hilos. Por ejemplo, las generaciones productivas actuales pueden ejecutar alrededor de 100 hilos simultáneamente. Una GPGPU que admita la prioridad de nivel de instrucción cuando se ejecutan cargas de trabajo de cálculo puede detener la ejecución en un límite de instrucción y grabar el estado del hilo en la memoria. Dependiendo de la cantidad de recursos en uso en el momento de la prioridad, es posible que se requiera almacenar una gran cantidad de estado de hilos para habilitar la prioridad de nivel de instrucción. La cantidad de estado de hilos que se requiere grabar y restaurar también aumenta en relación con la cantidad total de hilos admitidos en la GPGPU. En algunas implementaciones de GPGPU, cuando se recibe una solicitud de prioridad, los recursos de ejecución dejan de ejecutarse, esperan a que se completen las operaciones pendientes y graban el estado del hilo actual. Sin embargo, pueden ocurrir escenarios en los que, si los recursos de ejecución continuaran ejecutando algunas instrucciones adicionales, la cantidad de registros en uso se reduciría significativamente, lo que daría como resultado una menor cantidad de datos de estado para grabar y restaurar.

En las realizaciones descritas en el presente documento, un compilador que compila el código fuente para su ejecución en una GPGPU puede generar sugerencias para los recursos de instrucciones de la GPGPU en cuanto a posibles cambios futuros en la cantidad de estado de hilo activo. Las sugerencias del compilador, en una realización, pueden indicar la eficiencia relativa de realizar la prioridad en una instrucción dada, incluyendo si la instrucción es un punto óptimo para detener la ejecución y grabar el estado. La sugerencia del compilador también puede indicar a los recursos de ejecución si sería beneficioso continuar ejecutando algunas instrucciones adicionales para alcanzar un estado más óptimo para la prioridad. Cuando se recibe una solicitud de prioridad para un grupo de trabajo (por ejemplo, grupo de hilos, bloque de hilos, deformación, etc.), el hardware informático puede detener la ejecución de forma inmediata o ejecutar algunas instrucciones adicionales para reducir el espacio del archivo de registro.

La Figura 9 ilustra un sistema de ejecución de instrucciones 900 de acuerdo con una realización. En una realización, el sistema de ejecución de instrucciones 900 está configurado para procesar metadatos 902 y una instrucción asociada 904 a través de una unidad de cálculo 920. En una realización, la unidad de cálculo 920 está estructurada de manera similar al multiprocesador de gráficos 400 de la Figura 4. Sin embargo, la unidad de cálculo 920 puede ser cualquiera de las unidades de ejecución de nivel de instrucción descritas en el presente documento. La unidad de cálculo 920 puede incluir una unidad de extracción 922 para extraer instrucciones para ejecutar y una unidad de decodificación 924 para decodificar las instrucciones extraídas. La unidad de cálculo 920 incluye adicionalmente recursos de ejecución 928 que tienen una o más unidades de coma flotante de precisión simple, unidades de coma flotante de precisión doble, unidades de lógica aritmética de enteros, unidad de carga/almacenamiento y/o unidades de funciones especiales. Los metadatos 902 y la instrucción 904 pueden generarse por un compilador que se ejecuta en un sistema de procesamiento de datos. En una realización, el compilador genera los metadatos en función del uso del archivo de registro y otros datos de estado del hilo determinados durante el proceso de compilación desde el código fuente legible por humanos hasta el lenguaje intermedio o lenguaje ensamblador que puede procesar la GPGPU.

La unidad de cálculo 920 puede acoplarse con un planificador 910, que puede ser la lógica del planificador dentro de un microcontrolador, como el microcontrolador del planificador 710 de la Figura 7. Sin embargo, las realizaciones no están limitadas a planificadores basados en microcontroladores. El programador 910 puede planificar uno o más grupos de trabajo en la unidad de cálculo 920 y puede dar prioridad a uno o más de los grupos de trabajo en ejecución en la unidad de cálculo 920. El planificador 910 puede dar prioridad a los grupos de trabajo que se ejecutan en la unidad de cálculo 920 por una diversidad de razones. Por ejemplo, se le puede dar prioridad a las cargas de trabajo de cálculo en la unidad de cálculo 920 para mantener el equilibrio entre las operaciones de representación de cálculo y gráficos. Además, el planificador 910 puede dar prioridad a los grupos de trabajo que se ejecutan en la unidad de cálculo 920 para mantener una alta utilización, por ejemplo, si el número de fallos de página para los hilos que se ejecutan en la unidad de cálculo 920 supera un umbral.

Durante el funcionamiento, la unidad de extracción 922 puede extraer los metadatos 902 y la instrucción 904 de una caché de instrucciones. La unidad de decodificación de cálculo 924 puede entonces decodificar los metadatos 902 y la instrucción 904 para determinar una o más operaciones a realizar basándose en la instrucción. La decodificación de los metadatos 902 incluye el análisis de una sugerencia de prioridad para la instrucción y la determinación de un estado para establecer en un registro de estado de prioridad 926 dentro de un archivo de registro de la unidad de cálculo 920. En una realización, el registro de estado de prioridad es un registro de un solo bit que almacena un valor OK/NOK (por ejemplo, 1b/0b). La unidad de decodificación 924 puede decodificar los metadatos 902 asociados con una instrucción y establecer un valor en el registro de estado de prioridad 926 basándose en la sugerencia de prioridad. En una realización, la lógica de decodificación puede simplemente almacenar los metadatos 902 dentro del registro de estado de prioridad 926. En una realización de este tipo, la unidad de cálculo 920 incluye lógica para determinar una respuesta a una solicitud de prioridad basándose en el valor almacenado en el registro de estado de prioridad 926. La respuesta se puede determinar basándose en la sugerencia de prioridad, así como en otros factores, que incluyen las métricas de potencia y rendimiento para la unidad de cálculo 920 y/o la GPGPU en su conjunto.

En una realización, el planificador 910 puede dar prioridad a un grupo de trabajo en la unidad de cálculo 920 enviando una solicitud de prioridad a la unidad de cálculo 920. En una realización, el planificador 910 puede interrumpir la unidad de cálculo 920 e indicar un grupo de trabajo que se está ejecutando en la unidad de cálculo 920 que se le va a dar prioridad. La unidad de cálculo 920, al manejar la interrupción, puede detener la ejecución inmediatamente o continuar ejecutando instrucciones adicionales para reducir la cantidad de datos de registro, u otro estado de hilo, que se guarda para dar prioridad al grupo de trabajo.

Mientras que los metadatos 902 se ilustran como distintos de la instrucción 904, en una realización, los metadatos 902 son un campo dentro de la instrucción que se analiza por la unidad de decodificación 924 mientras decodifica la instrucción. En una realización, no todas las instrucciones tienen metadatos 902 asociados. En su lugar, el compilador puede insertar los metadatos 902 en el código compilado a intervalos periódicos o cuando se produzcan cambios significativos en el tamaño de la información de contexto del hilo. En una realización, los metadatos 902 se transportan a través de una instrucción separada que establece explícitamente un valor del registro de estado de prioridad 926.

La cantidad de datos que puede codificar una sugerencia de prioridad dentro de los metadatos se puede determinar basándose en la cantidad de bits asignados a la sugerencia. En una realización, se puede codificar un solo bit que indica si la prioridad es óptima para una instrucción dada. En una realización, se pueden codificar múltiples bits para proporcionar una diversidad de datos. Por ejemplo, una sugerencia de 2 bits puede proporcionar información como se indica en la Tabla 1 a continuación.

Tabla 1 - Sugerencia de prioridad ilustrativa

Como se muestra en la Tabla 1, una sugerencia de 2 bits puede codificar cuatro valores que pueden indicar una de las cuatro posibles sugerencias de prioridad asociadas con una instrucción. Las sugerencias ilustrativas se determinan basándose en el uso de registro por hilo actual. Por ejemplo, la sugerencia puede indicar que una instrucción dada representa un punto de prioridad óptimo (por ejemplo, 00b), ya que el uso del archivo de registro es actualmente bajo. La unidad de cálculo 920 detendría inmediatamente la ejecución y daría prioridad si se recibiera una solicitud de prioridad mientras se ejecuta esta instrucción. La sugerencia también puede indicar que el uso del archivo de registro aumentará rápidamente en el siguiente conjunto de instrucciones (por ejemplo, 01b). Una sugerencia de este tipo también haría que la unidad de cálculo 920 detuviera la ejecución para evitar un aumento en el uso del archivo de registro. La sugerencia también puede indicar que el uso del archivo de registro es alto, pero disminuirá rápidamente en las próximas instrucciones (por ejemplo, 10b). En respuesta a una solicitud de prioridad recibida mientras se ejecuta una instrucción que tiene tal sugerencia, la unidad de cálculo 920 continuaría ejecutando instrucciones hasta alcanzar un punto de prioridad óptimo. La sugerencia también indica que el uso del archivo de registro es alto sin una disminución inmediata. En un escenario de este tipo, la unidad de cálculo 920 puede responder de manera diferente dependiendo de la latencia de prioridad deseada. Si se desea una prioridad de latencia baja, la unidad de cálculo 920 puede detener la ejecución sin tener en cuenta la cantidad relativamente mayor de contexto que se requiere grabar para realizar la prioridad. Sin embargo, si el espacio de almacenamiento de contexto es escaso, por ejemplo, para GPGPU capaces de ejecutar un número extremadamente grande de hilos concurrentes, la unidad de cálculo 920 puede continuar ejecutando instrucciones hasta que disminuya el uso del archivo de registro. En un escenario de este tipo, se puede aplicar un valor de tiempo de espera que limite la cantidad de instrucciones que se pueden ejecutar después de que se haya recibido una solicitud de prioridad.

La Figura 10 ilustra un gráfico ilustrativo de sugerencias y el uso de archivos de registro asociados por hilo. El gráfico ilustrado muestra una relación entre el uso del archivo de registro, según se determina un compilador de código fuente, y las sugerencias asociadas con las instrucciones compiladas. Los valores de sugerencia ilustrativos corresponden a los valores de sugerencia de la Tabla 1, aunque no todas las realizaciones se limitan a esos valores de sugerencia específicos. En el gráfico ilustrado, el compilador inserta sugerencias de prioridad en puntos relativos a lo largo de la ruta de ejecución para indicar si se producirán cambios en el uso del archivo de registro por hilo. El comportamiento de una unidad de cálculo puede variar de acuerdo con la latencia de prioridad deseada y la tolerancia para estados de contexto extensos durante la prioridad. En una realización, si se recibe (1002) un activador de prioridad mientras que el valor de sugerencia de prioridad indica que el uso del archivo de registro disminuirá rápidamente, una unidad de cálculo puede continuar ejecutándose hasta alcanzar un punto de prioridad óptimo (1004). En otros puntos, la unidad de cálculo se puede configurar para detener la ejecución inmediatamente, ya que la reducción en el uso del archivo de registro (y el estado de contexto asociado) es inminente. Como alternativa, si el uso del archivo de registro es alto y el espacio de almacenamiento de contexto es bajo, la unidad de cálculo puede continuar ejecutándose hasta que se alcance un punto de prioridad óptimo o un tiempo de espera de prioridad.

La Figura 11 es un diagrama de flujo de prioridad dentro de una unidad de cálculo, de acuerdo con una realización. La prioridad puede ser realizada por hardware dentro de la unidad de cálculo, como la unidad de cálculo 920 de la Figura 9. En una realización, una unidad de extracción dentro de la unidad de cálculo puede extraer una instrucción para su ejecución, como se muestra en 1102. La lógica de decodificación puede entonces decodificar una sugerencia de prioridad asociada con la instrucción, como se muestra en 1104. La sugerencia de prioridad se puede derivar de los metadatos asociados con la instrucción. Los metadatos pueden ser un conjunto adicional de bits o un campo adicional que se anexa a la instrucción o se pueden configurar a través de una instrucción separada. La lógica de prioridad dentro de la unidad de cálculo puede determinar en 1105 si se puede establecer un valor de 'OK para prioridad' para la unidad de cálculo. El valor de OK para prioridad puede establecerse dentro de un registro de estado de prioridad, tal como el registro de estado de prioridad 926 de la Figura 9. El registro de estado de prioridad 926 puede ser un registro dentro del archivo de registro de la unidad de cálculo o puede ser un conjunto de bits especialmente reservado en la memoria interna de la unidad de cálculo 920. El valor de OK para prioridad puede establecerse, como alternativa, en un conjunto de banderas de estado dentro de la unidad de cálculo 920.

En una realización, si el valor de sugerencia actual indica que el tamaño del estado por hilo va a disminuir en el siguiente conjunto de instrucciones, la lógica de prioridad dentro de la unidad de cálculo puede borrar el bit de prioridad en 1108. En una realización de este tipo, la lógica de prioridad puede establecer el bit de prioridad en 1106 basándose en cualquier otro valor de sugerencia. Adicionalmente, el bit de prioridad puede configurarse por defecto y borrarse solo si se continúan ejecutando instrucciones adicionales que darán como resultado una disminución casi inmediata en el tamaño del estado previo al hilo que se grabará antes de la prioridad. Como alternativa, si el almacenamiento de estado de hilo para hilos suspendidos tiene poca capacidad disponible, la unidad de cálculo puede continuar ejecutando instrucciones si la sugerencia indica que el tamaño del estado de hilo que se grabará es alto, incluso si una reducción no es inminente. La ejecución puede continuar hasta que se alcance un punto de prioridad óptimo o se agote el tiempo de espera.

La instrucción puede comenzar a ejecutarse en el bloque 1109. Durante la ejecución, se puede recibir una solicitud de prioridad en el bloque 1109. La respuesta a una solicitud de prioridad recibida durante la ejecución en 1110, en una realización, depende del valor del bit de prioridad, según se determina en 1111. La forma en que se recibe la solicitud de prioridad en 1110 puede variar de acuerdo con las realizaciones. En una realización se puede suponer que una vez que se recibe una solicitud de prioridad, la solicitud permanece activa hasta que la unidad de cálculo completa la ejecución. Si se establece el bit de prioridad, la unidad de cálculo puede detener la ejecución inmediatamente en 1112. Si se borra el bit de cálculo, la unidad de cálculo puede continuar ejecutando instrucciones, como se muestra en 1114, hasta que se borre el bit de prioridad basándose en una sugerencia actualizada.

Las realizaciones se pueden configurar basándose en las variaciones de las operaciones ilustradas en la Figura 11. Por ejemplo, una realización no incluye lógica adicional para establecer o borrar un bit de prioridad. En su lugar, se puede almacenar temporalmente un valor de sugerencia asociado con cada instrucción mientras se ejecuta la instrucción. Si se recibe una solicitud de prioridad, la unidad de cálculo puede determinar si continuar con la ejecución basándose directamente en los bits de sugerencia recibidos con la instrucción.

La Figura 12 es un diagrama de bloques de un sistema de procesamiento de datos 1200, de acuerdo con una realización. El sistema de procesamiento de datos 1200 es un sistema de procesamiento heterogéneo que tiene un procesador 1202, una memoria unificada 1210 y una GPGPU 1220. El procesador 1202 y la GPGPU 1220 pueden ser cualquiera de los procesadores y GPGPU/procesadores paralelos como se describe en el presente documento. El procesador 1202 puede ejecutar instrucciones para un compilador 1215 almacenado en la memoria de sistema 1212. El compilador 1215 se ejecuta en el procesador 1202 para compilar el código fuente 1214A en el código compilado 1214B. El código compilado 1214B puede incluir código que puede ser ejecutado por el procesador 1202 y/o código que puede ser ejecutado por la GPGPU 1220. Durante la compilación, el compilador 1215 puede realizar operaciones para insertar metadatos, que incluyen sugerencias para registrar el uso de archivos y/u otra información relacionada con el tamaño de la información de contexto por hilo que se grabaría y restauraría en caso de prioridad. El compilador 1215 puede incluir la información necesaria para realizar tales operaciones o las operaciones se pueden realizar con la asistencia de una biblioteca de tiempo de ejecución 1216. La biblioteca de tiempo de ejecución 1216 también puede facilitar al compilador 1215 la compilación del código fuente 1214A y también puede incluir instrucciones que están vinculadas en tiempo de ejecución con el código compilado 1214B para facilitar la ejecución en la GPGPU 1220.

La memoria unificada 1210 representa un espacio de direcciones unificado al que pueden acceder el procesador 1202 y la GPGPU 1220. La memoria unificada incluye la memoria de sistema 1212 así como la memoria de GPGPU 1218. La memoria de GPGPU 1218 incluye la memoria local de GPGPU 1228 dentro de la GPGPU 1220 y también puede incluir parte de o toda la memoria de sistema 1212. Por ejemplo, el código compilado 1214B almacenado en la memoria de sistema 1212 se puede mapear también en la memoria de GPGPU 1218 para el acceso por la GPGPU 1220.

La GPGPU 1220 incluye múltiples bloques de cálculo 1222A-1222N, que pueden ser instancias de los bloques de cálculo 1220A-1220N de la Figura 12 y la Figura 7. La GPGPU 1220 también incluye un conjunto de registros 1224, una memoria caché 1226 y un módulo de prioridad 1225 que se pueden compartir entre los bloques de cálculo 1222A1222N. El módulo de prioridad 1225 se puede configurar para administrar la prioridad de bloque de cálculo como se ilustra en la Figura 8 así como la prioridad selectiva basándose en comandos o tipo de instrucción como se ilustra en la Figura 11. La GPGPU 1220 puede incluir adicionalmente la memoria local de GPGPU 1228, que es memoria física que comparte una tarjeta de gráficos o un módulo de múltiples chips con la GPGPU 1220.

Sistema de procesamiento de gráficos ilustrativo adicional

Los detalles de las realizaciones descritas anteriormente se pueden incorporar dentro de sistemas y dispositivos de procesamiento de gráficos descritos a continuación. Los dispositivos y el sistema de procesamiento de gráficos de la Figura 13 a la Figura 26 ilustran hardware de procesamiento de gráficos y sistemas alternativos que pueden implementar todas y cada una de las técnicas descritas anteriormente.

Vista global de sistema de procesamiento de gráficos ilustrativa adicional

La Figura 13 es un diagrama de bloques de un sistema de procesamiento 1300, de acuerdo con una realización. En diversas realizaciones, el sistema 1300 incluye uno o más procesadores 1302 y uno o más procesadores de gráficos 1308, y puede ser un sistema de sobremesa de procesador único, un sistema de estación de trabajo de multiprocesador o un sistema de servidor que tiene un gran número de procesadores 1302 o núcleos de procesador 1307. En una realización, el sistema 1300 es una plataforma de procesamiento incorporada dentro de un circuito integrado de sistema en un chip (SoC) para su uso en dispositivos móviles, de mano o integrados.

Una realización del sistema 1300 puede incluir, o incorporarse dentro de, una plataforma de juegos basada en servidor, una consola de juegos, incluyendo una consola de juegos y de medios, una consola de juegos móvil, una consola de juegos de mano o una consola de juegos en línea. En algunas realizaciones, el sistema 1300 es un teléfono móvil, un teléfono inteligente, un dispositivo informático de tipo tableta o un dispositivo de Internet móvil. El sistema de procesamiento de datos 1300 puede incluir también, estar acoplado con o estar integrado dentro de un dispositivo llevable, tal como un dispositivo llevable de tipo reloj inteligente, un dispositivo de gafas inteligente, un dispositivo de realidad aumentada o un dispositivo de realidad virtual. En algunas realizaciones, el sistema de procesamiento de datos 1300 es una televisión o un dispositivo de decodificador de salón que tiene uno o más procesadores 1302 y una interfaz gráfica generada por uno o más procesadores de gráficos 1308.

En algunas realizaciones, cada uno del uno o más procesadores 1302 incluye uno o más núcleos de procesador 1307 para procesar instrucciones que, cuando se ejecutan, realizan operaciones para el sistema y el software del usuario. En algunas realizaciones, cada uno del uno o más núcleos de procesador 1307 está configurado para procesar un conjunto de instrucciones 1309 específico. En algunas realizaciones, el conjunto de instrucciones 1309 puede facilitar el cálculo de conjunto de instrucciones complejo (CISC), el cálculo de conjunto de instrucciones reducido (RISC), o cálculo mediante una palabra de instrucción muy larga (VLIW). Cada uno de los múltiples núcleos de procesador 1307 puede procesar un conjunto de instrucciones 1309 diferente, que puede incluir instrucciones para facilitar la emulación de otros conjuntos de instrucciones. El núcleo de procesador 1307 puede incluir también otros dispositivos de procesamiento, tal como un procesador de señales digitales (DSP).

En algunas realizaciones, el procesador 1302 incluye la memoria caché 1304. Dependiendo de la arquitectura, el procesador 1302 puede tener una única caché interna o múltiples niveles de caché interna. En algunas realizaciones, la memoria caché se comparte entre diversos componentes del procesador 1302. En algunas realizaciones, el procesador 1302 también usa una caché externa (por ejemplo, una caché de nivel 3 (L3) o caché de último nivel (LLC)) (no mostrada), que puede compartirse entre núcleos de procesador 1307 usando técnicas de coherencia de caché conocidas. Un archivo de registro 1306 está incluido adicionalmente en el procesador 1302 que puede incluir diferentes tipos de registros para almacenar diferentes tipos de datos (por ejemplo, registros de números enteros, registros de coma flotante, registros de estado y un registro de puntero de instrucción). Algunos registros pueden ser registros de fin general, mientras que otros registros pueden ser específicos al diseño del procesador 1302.

En algunas realizaciones, el procesador 1302 está acoplado con un bus de procesador 1310 para transmitir señales de comunicación tales como señales de dirección, de datos o de control entre el procesador 1302 y otros componentes en el sistema 1300. En una realización, el sistema 1300 usa una arquitectura de sistema de 'concentrador' ilustrativa, incluyendo un concentrador de controlador de memoria 1316 y un concentrador de controlador de entrada-salida (E/S) 1330. Un concentrador de controlador de memoria 1316 facilita la comunicación entre un dispositivo de memoria y otros componentes del sistema 1300, mientras que un concentrador del controlador de E/S (ICH) 1330 proporciona conexiones a dispositivos de E/S mediante un bus de E/S local. En una realización, la lógica del concentrador de controlador de memoria 1316 está integrada dentro del procesador.

El dispositivo de memoria 1320 puede ser un dispositivo de memoria de acceso aleatorio dinámica (DRAM), un dispositivo de memoria de acceso aleatorio estática (SRAM), un dispositivo de memoria flash, dispositivo de memoria de cambio de fase o algún otro dispositivo de memoria que tiene un rendimiento adecuado para servir como una memoria de proceso. En una realización, el dispositivo de memoria 1320 puede operar como memoria de sistema para el sistema 1300, para almacenar datos 1322 e instrucciones 1321 para su uso cuando el uno o más procesadores 1302 ejecutan una aplicación o proceso. El concentrador de controlador de memoria 1316 también se acopla con un procesador de gráficos externo opcional 1312, que puede comunicarse con el uno o más procesadores de gráficos 1308 en los procesadores 1302 para realizar operaciones de gráficos y medios.

En algunas realizaciones, el ICH 1330 posibilita que los periféricos se conecten al dispositivo de memoria 1320 y al procesador 1302 mediante un bus de E/S de alta velocidad. Los periféricos de E/S incluyen, pero sin limitación, un controlador de audio 1346, una interfaz de firmware 1328, un transceptor inalámbrico 1326 (por ejemplo, Wi-Fi, Bluetooth), un dispositivo de almacenamiento de datos 1324 (por ejemplo, una unidad de disco duro, memoria flash, etc.), y un controlador de E/S heredado 1340 para acoplar dispositivos heredados (por ejemplo, de tipo sistema personal 2 (PS/2)) al sistema. Uno o más controladores de Bus Serie Universal (USB) 1342 conectan los dispositivos de entrada, tales como las combinaciones de teclado y ratón 1344. Un controlador de red 1334 puede acoplarse también con el ICH 1330. En algunas realizaciones, un controlador de red de alto rendimiento (no mostrado) se acopla con el bus del procesador 1310. Se apreciará que el sistema 1300 mostrado es ilustrativo y no limitante, ya que pueden usarse también otros tipos de sistemas de procesamiento de datos que están configurados de manera diferente. Por ejemplo, el concentrador del controlador de E/S 1330 puede estar integrado dentro del uno o más procesadores 1302, o el concentrador de controlador de memoria 1316 y el concentrador de controlador de E/S 1330 pueden estar integrados en un procesador de gráficos externo discreto, tal como el procesador de gráficos externo 1312.

La Figura 14 es un diagrama de bloques de una realización de un procesador 1400 que tiene uno o más núcleos de procesador 1402A-1402N, un controlador de memoria integrado 1414 y un procesador de gráficos integrado 1408. Aquellos elementos de la Figura 14 que tienen los mismos números de referencia (o nombres) que los elementos de cualquier otra figura en el presente documento pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, pero no se limitan a tal cosa. El procesador 1400 puede incluir núcleos adicionales hasta e incluyendo el núcleo adicional 1402N representado por los recuadros con línea discontinua. Cada uno de los núcleos de procesador 1402A-1402N incluye una o más unidades de caché internas 1404A-1404N. En algunas realizaciones, cada núcleo de procesador también tiene acceso a una o más unidades almacenadas en caché compartidas 1406.

Las unidades de caché internas 1404A-1404N y las unidades de caché compartidas 1406 representan una jerarquía de memoria caché dentro del procesador 1400. La jerarquía de memoria caché puede incluir al menos un nivel de caché de instrucciones y de datos dentro de cada núcleo de procesador y uno o más niveles de caché de nivel medio compartida, tal como una caché de Nivel 2 (L2), de Nivel 3 (L3), de Nivel 4 (L4) o de otros niveles, en donde el nivel más alto de caché antes de la memoria externa se clasifica como LLC. En algunas realizaciones, la lógica de coherencia de caché mantiene la coherencia entre las diversas unidades de caché 1406 y 1404A-1404N.

En algunas realizaciones, el procesador 1400 también puede incluir un conjunto de una o más unidades de controlador de bus 1416 y un núcleo de agente de sistema 1410. La una o más unidades de controlador de bus 1416 gestionan un conjunto de buses periféricos, tal como uno o más buses de Interconexión de Componentes Periféricos (por ejemplo, PCI, PCI Express). El núcleo de agente de sistema 1410 proporciona la funcionalidad de gestión para los diversos componentes de procesador. En algunas realizaciones, el núcleo de agente de sistema 1410 incluye uno o más controladores de memoria integrados 1414 para gestionar el acceso a diversos dispositivos de memoria externos (no mostrados).

En algunas realizaciones, uno o más de los núcleos de procesador 1402A-1402N incluyen soporte para múltiples hilos simultáneos. En tal realización, el núcleo de agente de sistema 1410 incluye componentes para coordinar y operar los núcleos 1402A-1402N durante el procesamiento de múltiples hilos. El núcleo de agente de sistema 1410 puede incluir adicionalmente una unidad de control de potencia (PCU), que incluye lógica y componentes para regular el estado de potencia de los núcleos de procesador 1402A-1402N y del procesador de gráficos 1408.

En algunas realizaciones, el procesador 1400 incluye adicionalmente el procesador de gráficos 1408 para ejecutar operaciones de procesamiento de gráficos. En algunas realizaciones, el procesador de gráficos 1408 se acopla con el conjunto de unidades de caché compartidas 1406, y el núcleo de agente de sistema 1410, que incluye el uno o más controladores de memoria integrados 1414. En algunas realizaciones, un controlador de visualización 1411 está acoplado con el procesador de gráficos 1408 para controlar la salida del procesador de gráficos a una o más pantallas acopladas. En algunas realizaciones, el controlador de visualización 1411 puede ser un módulo separado acoplado con el procesador de gráficos mediante al menos una interconexión, o puede estar integrado dentro del procesador de gráficos 1408 o el núcleo de agente de sistema 1410.

En algunas realizaciones, se usa una unidad de interconexión basada en anillo 1412 para acoplar los componentes internos del procesador 1400. Sin embargo, se puede usar una unidad de interconexión alternativa, tal como una interconexión de punto a punto, una interconexión conmutada u otras técnicas, incluyendo técnicas bien conocidas en la técnica. En algunas realizaciones, el procesador de gráficos 1408 se acopla con la interconexión en anillo 1412 mediante un enlace de E/S 1413.

El enlace de E/S 1413 ilustrativo representa al menos una de múltiples variedades de interconexiones de E/S, que incluyen una interconexión de E/S en paquete que facilita la comunicación entre diversos componentes de procesador y un módulo de memoria integrado de alto rendimiento 1418, tal como un módulo eDRAM. En algunas realizaciones, cada uno de los núcleos de procesador 1402A-1402N y el procesador de gráficos 1408 usan módulos de memoria integrados 1418 como una caché de último nivel compartida.

En algunas realizaciones, los núcleos de procesador 1402A-1402N son núcleos homogéneos que ejecutan la misma arquitectura de conjunto de instrucciones. En otra realización, los núcleos de procesador 1402A-1402N son heterogéneos en términos de arquitectura de conjunto de instrucciones (ISA), en donde uno o más de los núcleos de procesador 1402A-1402N ejecutan un primer conjunto de instrucciones, mientras que al menos uno de los otros núcleos ejecuta un subconjunto del primer conjunto de instrucciones o un conjunto de instrucciones diferente. En una realización, los núcleos de procesador 1402A-1402N son heterogéneos en términos de microarquitectura, en donde uno o más núcleos que tienen un consumo de energía relativamente superior se acoplan con uno o más núcleos de potencia que tienen un consumo de energía inferior. Adicionalmente, el procesador 1400 puede implementarse en uno o más chips como un circuito integrado SoC que tiene los componentes ilustrados, además de otros componentes.

La Figura 15 es un diagrama de bloques de un procesador de gráficos 1500, que puede ser una unidad de procesamiento de gráficos discreta, o puede ser un procesador de gráficos integrado con una pluralidad de núcleos de procesamiento. En algunas realizaciones, el procesador de gráficos se comunica, a través de una interfaz de E/S correlacionada con memoria, con registros en el procesador de gráficos y con comandos colocados en la memoria de procesador. En algunas realizaciones, el procesador de gráficos 1500 incluye una interfaz de memoria 1514 para acceder a memoria. La interfaz de memoria 1514 puede ser una interfaz a memoria local, a una o más cachés internas, a una o más cachés externas compartidas y/o a memoria de sistema.

En algunas realizaciones, el procesador de gráficos 1500 también incluye un controlador de visualización 1502 para controlar la salida de visualización a un dispositivo de visualización 1520. El controlador de visualización 1502 incluye hardware para uno o más planos de superposición para la visualización y composición de múltiples capas de vídeo o elementos de interfaz de usuario. En algunas realizaciones, el procesador de gráficos 1500 incluye un motor de códec de vídeo 1506 para codificar, decodificar o transcodificar medios a, desde o entre uno o más formatos de codificación de medios, que incluyen, pero sin limitación, formatos del Grupo de Expertos de Imágenes en Movimiento (MPEG) tales como ^{M p E G - 2 ,}formatos de Codificación de Vídeo Avanzada (AVC) tales como H.264/MPEG-4 AVC, así como de la Sociedad de Ingenieros de Imagen en Movimiento y Televisión (SMPTE) 421M/VC-1, y formatos del Grupo Mixto de Expertos en Fotografía (JPEG) tales como los formatos JPEG y Motion JPEG (MJPEG).

En algunas realizaciones, el procesador de gráficos 1500 incluye un motor de transferencia de imagen de bloque (BLIT) 1504 para realizar operaciones del rasterizador bidimensionales (2D) que incluyen, por ejemplo, transferencias de bloque de límite de bits. Sin embargo, en una realización, se realizan operaciones en gráficos 2D usando uno o más componentes del motor de procesamiento de gráficos (GPE) 1510. En algunas realizaciones, el GPE 1510 es un motor de cálculo para realizar operaciones de gráficos, que incluyen operaciones de gráficos tridimensionales (3D) y operaciones de medios.

En algunas realizaciones, el GPE 310 incluye una canalización de 3D 1512 para realizar operaciones 3D, tales como representar imágenes y escenas tridimensionales usando funciones de procesamiento que actúan sobre formas de primitivas 3D (por ejemplo, rectángulo, triángulo, etc.). La canalización de 3D 1512 incluye elementos de función programable y fija que realizan diversas tareas dentro del elemento y/o generan hilos de ejecución en un subsistema de 3D/de medios 1515. Aunque la canalización de 3D 1512 se puede usar para realizar operaciones de medios, una realización del GPE 1510 también incluye una canalización de medios 1516 que se usa específicamente para realizar operaciones de medios, tales como post-procesamiento de vídeo y potenciación de imagen.

En algunas realizaciones, la canalización de medios 1516 incluye unidades de lógica programable o de función fija para realizar una o más operaciones de medios especializadas, tales como aceleración de descodificación de vídeo, desentrelazado de vídeo y aceleración de codificación de vídeo en lugar o en nombre del motor de códec de vídeo 1506. En algunas realizaciones, la canalización de medios 1516 incluye adicionalmente una unidad de generación de hilos para generar hilos para la ejecución en el subsistema en 3D/de medios 1515. Los hilos generados realizan cálculos para las operaciones de medios en una o más unidades de ejecución de gráficos incluidas en el subsistema en 3D/de medios 1515.

En algunas realizaciones, el subsistema de 3D/de medios 1515 incluye lógica para ejecutar hilos generados por la canalización de 3D 1512 y la canalización de medios 1516. En una realización, las canalizaciones envían solicitudes de ejecución de hilos al subsistema de 3D/de medios 1515, incluyendo lógica de despacho de hilos para arbitrar y despachar las diversas solicitudes a recursos de ejecución de hilos disponibles. Los recursos de ejecución incluyen una matriz de unidades de ejecución de gráficos para procesar los hilos de 3D y de medios. En algunas realizaciones, el subsistema de 3D/de medios 1515 incluye una o más cachés internas para datos e instrucciones de hilo. En algunas realizaciones, el subsistema también incluye memoria compartida, incluyendo registros y memoria direccionable, para compartir datos entre hilos y para almacenar datos de salida.

Motor de procesamiento de gráficos adicional ilustrativo

La Figura 16 es un diagrama de bloques de un motor de procesamiento de gráficos 1610 de un procesador de gráficos de acuerdo con algunas realizaciones. En una realización, el motor de procesamiento de gráficos (GPE) 1610 es una versión del GPE 1510 mostrado en la Figura 15. Los elementos de la Figura 16 que tienen los mismos números de referencia (o nombres) que los elementos de cualquier otra figura en el presente documento pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, pero no se limitan a tal cosa. Por ejemplo, se ilustra la canalización 3D 1512 y la canalización de medios 1516 de la Figura 15. La canalización de medios 1516 es opcional en algunas realizaciones del GPE 1610 y puede no incluirse explícitamente dentro del GPE 1610. Por ejemplo, y en al menos una realización, un procesador de medios y/o de imágenes separado se acopla al GPE 1610.

En algunas realizaciones, el GPE 1610 se acopla con o incluye un transmisor por flujo continuo de comandos 1603, que proporciona un flujo de comandos a la canalización de 3D 1512 y/o a las canalizaciones de medios 1516. En algunas realizaciones, el transmisor por flujo continuo de comandos 1603 está acoplado con memoria, que puede ser memoria de sistema, o una o más de memoria caché interna y memoria caché compartida. En algunas realizaciones, el transmisor por flujo continuo de comandos 1603 recibe comandos desde la memoria y envía los comandos a la canalización de 3D 1512 y/o a la canalización de medios 1516. Los comandos son directivas extraídas de una memoria intermedia en anillo, que almacena comandos para la canalización de 3D 1512 y la canalización de medios 1516. En una realización, la memoria intermedia en anillo puede incluir adicionalmente memorias intermedias de comandos por lotes que almacenan lotes de múltiples comandos. Los comandos para la canalización de 3D 1512 también pueden incluir referencias a datos almacenados en memoria, tales como, pero sin limitación, datos de vértice y de geometría para la canalización de 3D 1512 y/o datos de imagen y objetos de memoria para la canalización de medios 1516. La canalización de 3D 1512 y la canalización de medios 1516 procesan los comandos y datos realizando operaciones a través de lógica dentro de las canalizaciones respectivas o despachando uno o más hilos de ejecución a una matriz de núcleo de gráficos 1614.

En diversas realizaciones, la canalización de 3D 1512 puede ejecutar uno o más programas de sombreado, tales como sombreadores de vértices, sombreadores de geometría, sombreadores de píxeles, sombreadores de fragmentos, sombreadores de cálculo u otros programas de sombreado, procesando las instrucciones y despachando hilos de ejecución a la matriz de núcleo de gráficos 1614. La matriz de núcleo de gráficos 1614 proporciona un bloque unificado de recursos de ejecución. La lógica de ejecución de múltiples fines (por ejemplo, las unidades de ejecución) dentro de la matriz de núcleo de gráficos 1614 incluye el soporte de diversos lenguajes de sombreador de API de 3D y puede ejecutar múltiples hilos de ejecución simultánea asociados con múltiples sombreadores.

En algunas realizaciones, la matriz de núcleo de gráficos 1614 también incluye lógica de ejecución para realizar funciones de medios, tales como procesamiento de vídeo y/o de imagen. En una realización, las unidades de ejecución incluyen adicionalmente lógica de propósito general que es programable para realizar operaciones computacionales de propósito general paralelas, además de operaciones de procesamiento de gráficos. La lógica de propósito general puede realizar operaciones de procesamiento en paralelo o junto con lógica de propósito general dentro del núcleo o núcleos de procesador 1307 de la Figura 13 o del núcleo 1402A-1402N, como en la Figura 14.

Los datos de salida generados por hilos que se ejecutan en la matriz de núcleo de gráficos 1614 pueden emitir datos a memoria en una memoria intermedia de retorno unificada (URB) 1618. La URB 1618 puede almacenar datos para múltiples hilos. En algunas realizaciones, la URB 1618 se puede usar para enviar datos entre diferentes hilos que se ejecutan en la matriz de núcleo de gráficos 1614. En algunas realizaciones, la URB 1618 se puede usar adicionalmente para la sincronización entre hilos en la matriz de núcleo de gráficos y la lógica de función fija dentro de la lógica de funciones compartidas 1620.

En algunas realizaciones, la matriz de núcleos de gráficos 1614 es ajustable a escala, de manera que la matriz incluye un número variable de núcleos de gráficos, teniendo cada uno un número variable de unidades de ejecución basándose en la potencia objetivo y en el nivel de desempeño del GPE 1610. En una realización, los recursos de ejecución son dinámicamente ajustables a escala, de manera que los recursos de ejecución se pueden habilitar o deshabilitar según sea necesario.

La matriz de núcleo de gráficos 1614 se acopla con la lógica de funciones compartidas 1620 que incluye múltiples recursos que se comparten entre los núcleos de gráficos en la matriz de núcleo de gráficos. Las funciones compartidas dentro de la lógica de funciones compartidas 1620 son unidades de lógica de hardware que proporcionan una funcionalidad complementaria especializada a la matriz de núcleo de gráficos 1614. En diversas realizaciones, la lógica de funciones compartidas 1620 incluye, pero sin limitación, la lógica del muestreador 1621, del cálculo matemático 1622 y de la comunicación entre hilos (ITC) 1623. Adicionalmente, algunas realizaciones implementan una o más cachés 1625 dentro de la lógica de funciones compartidas 1620. Se implementa una función compartida donde la demanda de una función especializada dada es insuficiente para su inclusión dentro de la matriz de núcleo de gráficos 1614. En su lugar, una única instanciación de esa función especializada se implementa como una entidad autónoma en la lógica de funciones compartidas 1620 y se comparte entre los recursos de ejecución dentro de la matriz de núcleo de gráficos 1614. El conjunto preciso de funciones que se comparten entre la matriz de núcleo de gráficos 1614 y se incluyen dentro de la matriz de núcleo de gráficos 1614 varía entre realizaciones.

La Figura 17 es un diagrama de bloques de otra realización de un procesador de gráficos 1700. Los elementos de la Figura 17 que tienen los mismos números de referencia (o nombres) que los elementos de cualquier otra figura en el presente documento pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, pero no se limitan a tal cosa.

En algunas realizaciones, el procesador de gráficos 1700 incluye una interconexión en anillo 1702, un extremo frontal de canalización 1704, un motor de medios 1737 y unos núcleos de gráficos 1780A-1780N. En algunas realizaciones, la interconexión en anillo 1702 acopla el procesador de gráficos a otras unidades de procesamiento, incluyendo otros procesadores de gráficos o uno o más núcleos de procesador de propósito general. En algunas realizaciones, el procesador de gráficos es uno de muchos procesadores integrados dentro de un sistema de procesamiento de múltiples núcleos.

En algunas realizaciones, el procesador de gráficos 1700 recibe lotes de comandos a través de la interconexión en anillo 1702. Los comandos entrantes son interpretados por un transmisor por flujo continuo de comandos 1703 en el extremo frontal de canalización 1704. En algunas realizaciones, el procesador de gráficos 1700 incluye lógica de ejecución ajustable a escala para realizar un procesamiento de geometría 3D y un procesamiento de medios a través del núcleo o núcleos de gráficos 1780A-1780N. Para los comandos de procesamiento de geometría 3D, el transmisor por flujo continuo de comandos 1703 suministra comandos a la canalización de geometría 1736. Para al menos algunos comandos de procesamiento de medios, el transmisor por flujo continuo de comandos 1703 suministra los comandos a un extremo frontal de vídeo 1734, que se acopla con un motor de medios 1737. En algunas realizaciones, el motor de medios 1737 incluye un motor de calidad de vídeo (VQE) 1730 para el post-procesamiento de vídeo y de imagen y un motor de codificación/descodificación (MFX) de múltiples formatos 1733 para proporcionar una codificación y decodificación de datos de medios acelerada por hardware. En algunas realizaciones, la canalización de geometría 1736 y el motor de medios 1737 generan, cada uno, hilos de ejecución para los recursos de ejecución de hilos proporcionados por al menos un núcleo de gráficos 1780A.

En algunas realizaciones, el procesador de gráficos 1700 incluye recursos de ejecución de hilos ajustables a escala que cuentan con los núcleos modulares 1780A-1780N (denominados, en ocasiones, cortes de núcleo), teniendo cada uno múltiples subnúcleos 1750A-550N, 1760A-1760N (denominados, en ocasiones, subcortes de núcleo). En algunas realizaciones, el procesador de gráficos 1700 puede tener cualquier número de núcleos de gráficos 1780A a 1780N. En algunas realizaciones, el procesador de gráficos 1700 incluye un núcleo de gráficos 1780A que tiene al menos un primer subnúcleo 1750A y un segundo subnúcleo 1760A. En otras realizaciones, el procesador de gráficos es un procesador de baja potencia con un único subnúcleo (por ejemplo, 1750A). En algunas realizaciones, el procesador de gráficos 1700 incluye múltiples núcleos de gráficos 1780A-1780N, incluyendo cada uno un conjunto de primeros subnúcleos 1750A-1750N y un conjunto de segundos subnúcleos 1760A-1760N. Cada subnúcleo en el conjunto de primeros subnúcleos 1750A-1750N incluye al menos un primer conjunto de unidades de ejecución 1752A-1752N y muestreadores de medios/texturas 1754A-1754N. Cada subnúcleo en el conjunto de segundos subnúcleos 1760A-1760N incluye al menos un segundo conjunto de unidades de ejecución 1762A-1762N y muestreadores 1764A-1764N. En algunas realizaciones, cada subnúcleo 1750A-1750N, 1760A-1760N comparte un conjunto de recursos compartidos 1770A-1770N. En algunas realizaciones, los recursos compartidos incluyen memoria caché compartida y lógica de operación de píxel. También se pueden incluir otros recursos compartidos en las diversas realizaciones del procesador de gráficos.

Unidades de ejecución adicionales ilustrativas

La Figura 18 ilustra la lógica de ejecución de hilos 1800 que incluye una matriz de elementos de procesamiento empleados en algunas realizaciones de un GPE. Los elementos de la Figura 18 que tienen los mismos números de referencia (o nombres) que los elementos de cualquier otra figura en el presente documento pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, pero no se limitan a tal cosa.

En algunas realizaciones, la lógica de ejecución de hilos 1800 incluye un procesador de sombreado 1802, un despachador de hilos 1804, una caché de instrucciones 1806, una matriz de unidades de ejecución ajustable a escala que incluye una pluralidad de unidades de ejecución 1808A-1808N, un muestreador 1810, una caché de datos 1812 y un puerto de datos 1814. En una realización, la matriz de unidades de ejecución ajustable a escala puede realizar un ajuste a escala dinámico habilitando o deshabilitando una o más unidades de ejecución (por ejemplo, cualquiera de las unidades de ejecución 1808A, 1808B, 1808C, 1808D a 1808N-1 y 1808N) basándose en los requisitos computacionales de una carga de trabajo. En una realización, los componentes incluidos están interconectados a través de un tejido de interconexión que se enlaza con cada uno de los componentes. En algunas realizaciones, la lógica de ejecución de hilos 1800 incluye una o más conexiones a memoria, tales como memoria de sistema o memoria caché, a través de una o más de la caché de instrucciones 1806, el puerto de datos 1814, el muestreador 1810 y las unidades de ejecución 1808A-1808N. En algunas realizaciones, cada unidad de ejecución (por ejemplo, 1808A) es una unidad computacional de propósito general programable autónoma que es capaz de ejecutar múltiples hilos de hardware simultáneos mientras se procesan múltiples elementos de datos en paralelo para cada hilo. En diversas realizaciones, la matriz de unidades de ejecución 1808A-1808N es ajustable a escala para incluir cualquier número de unidades de ejecución individuales.

En algunas realizaciones, las unidades de ejecución 1808A-1808N se usan principalmente para ejecutar programas de sombreado. Un procesador de sombreado 1802 puede procesar los diversos programas de sombreado y despachar hilos de ejecución asociados con los programas de sombreado a través de un despachador de hilos 1804. En una realización, el despachador de hilos incluye lógica para arbitrar solicitudes de iniciación de hilo desde las canalizaciones de gráficos y de medios e instanciar los hilos solicitados en una o más unidades de ejecución en las unidades de ejecución 1808A-1808N. Por ejemplo, la canalización de geometría (por ejemplo, 1736 de la Figura 17) puede despachar sombreadores de vértices, de teselación o de geometría a la lógica de ejecución de hilos 1800 (la Figura 18) para su procesamiento. En algunas realizaciones, el despachador de hilos 1804 también puede procesar solicitudes de generación de hilos en tiempo de ejecución desde los programas de sombreado en ejecución.

En algunas realizaciones, las unidades de ejecución 1808A-1808N soportan un conjunto de instrucciones que incluye soporte nativo para muchas instrucciones de sombreador de gráficos 3D convencionales, de manera que programas de sombreado desde bibliotecas de gráficos (por ejemplo, Direct 3D y OpenGL) se ejecutan con una traducción mínima. Las unidades de ejecución soportan un procesamiento de vértices y de geometría (por ejemplo, programas de vértices, programas de geometría, sombreadores de vértices), un procesamiento de píxeles (por ejemplo, sombreadores de píxeles, sombreadores de fragmentos) y un procesamiento de propósito general (por ejemplo, sombreadores de cómputo y de medios). Cada una de las unidades de ejecución 1808A-1808N es capaz de múltiples emisiones de una ejecución de una única instrucción - múltiples datos (SIMD), y un funcionamiento de múltiples hilos habilita un entorno de ejecución eficiente frente a accesos de memoria de latencia superior. Cada hilo de hardware dentro de cada unidad de ejecución tiene un archivo de registro de ancho de banda alto dedicado y un estado de hilo independiente asociado. La ejecución es de múltiples emisiones por reloj a canalizaciones capaces de realizar operaciones de números enteros, de coma flotante de precisión sencilla y doble, capacidad de bifurcación de SIMD, operaciones lógicas, operaciones trascendentales y otras operaciones misceláneas. Mientras se esperan datos desde memoria o una de las funciones compartidas, una lógica de dependencia dentro de las unidades de ejecución 1808A-1808N hace que un hilo en espera pase a estar inactivo hasta que se hayan devuelto los datos solicitados. Mientras el hilo en espera está inactivo, se pueden dedicar recursos de hardware a procesar otros hilos. Por ejemplo, durante un retardo asociado con una operación de sombreador de vértices, una unidad de ejecución puede realizar operaciones para un sombreador de píxeles, un sombreador de fragmentos u otro tipo de programa de sombreado, incluyendo un sombreador de vértices diferente.

Cada unidad de ejecución en las unidades de ejecución 1808A-1808N opera sobre matrices de elementos de datos. El número de elementos de datos es el "tamaño de ejecución" o el número de canales para la instrucción. Un canal de ejecución es una unidad lógica de ejecución para el acceso, enmascaramiento y control de flujo de elementos de datos dentro de las instrucciones. El número de canales puede ser independiente del número de Unidades Aritméticas Lógicas (ALU) o Unidades de Coma Flotante (FPU) físicas para un procesador de gráficos particular. En algunas realizaciones, las unidades de ejecución 1808A-1808N soportan tipos de datos de números enteros y de coma flotante.

El conjunto de instrucciones de unidad de ejecución incluye instrucciones de SIMD. Los diversos elementos de datos se pueden almacenar como un tipo de datos empaquetados en un registro y la unidad de ejecución procesará los diversos elementos basándose en el tamaño de datos de los elementos. Por ejemplo, cuando se opera sobre un vector de 256 bits de ancho, los 256 bits del vector se almacenan en un registro y la unidad de ejecución opera sobre el vector como cuatro elementos de datos empaquetados de 64 bits separados (elementos de datos de tamaño de palabra cuádruple (QW)), ocho elementos de datos empaquetados de 32 bits separados (elementos de datos de tamaño de palabra doble (DW)), dieciséis elementos de datos empaquetados de 16 bits separados (elementos de datos de tamaño de palabra (W)) o treinta y dos elementos de datos de 8 bits separados (elementos de datos de tamaño de byte (B)). Sin embargo, son posibles diferentes anchuras de vector y tamaños de registro.

Una o más cachés de instrucciones internas (por ejemplo, 1806) se incluyen en la lógica de ejecución de hilos 1800 para almacenar en caché instrucciones de hilo para las unidades de ejecución. En algunas realizaciones, se incluyen una o más cachés de datos (por ejemplo, 1812) para almacenar en caché datos de hilo durante la ejecución de hilo. En algunas realizaciones, se incluye un muestreador 1810 para proporcionar un muestreo de textura para operaciones 3D y muestreo de medios para operaciones de medios. En algunas realizaciones, el muestreador 1810 incluye una funcionalidad de muestreo de textura o de medios especializada para procesar datos de textura o de medios durante el proceso de muestreo antes de proporcionar los datos muestreados a una unidad de ejecución.

Durante la ejecución, los gráficos y las canalizaciones de medios envían solicitudes de iniciación de hilo a la lógica de ejecución de hilo 1800 mediante lógica de generación y despacho de hilo. Una vez que se ha procesado y rasterizado un grupo de objetos geométricos en datos de píxeles, se invoca la lógica de procesador de píxel (por ejemplo, lógica de sombreador de píxel, lógica de sombreador de fragmento, etc.) dentro del procesador del sombreador 1802 para que calcule adicionalmente información de salida y haga que se escriban los resultados en las superficies de salida (por ejemplo, memorias intermedias de color, memorias intermedias de profundidad, memorias intermedias de estarcido, etc.). En algunas realizaciones, un sombreador de píxeles o un sombreador de fragmentos calcula los valores de los diversos atributos de vértice que se van a interpolar a lo largo del objeto rasterizado. En algunas realizaciones, una lógica de procesador de píxeles dentro del procesador de sombreado 1802 ejecuta entonces un programa de sombreado de píxeles o de fragmentos suministrado por interfaz de programación de aplicaciones (API). Para ejecutar el programa de sombreado, el procesador de sombreado 1802 despacha hilos a una unidad de ejecución (por ejemplo, 1808A) a través del despachador de hilos 1804. En algunas realizaciones, el sombreador de píxeles 1802 usa una lógica de muestreo de textura en el muestreador 1810 para acceder a datos de textura en correlaciones de textura almacenadas en memoria. Operaciones aritméticas sobre los datos de textura y los datos de geometría de entrada computan datos de color de píxel para cada fragmento geométrico, o descartan el procesamiento adicional de uno o más píxeles.

En algunas realizaciones, el puerto de datos 1814 proporciona un mecanismo de acceso de memoria para que la lógica de ejecución de hilos 1800 emita datos procesados a memoria para su procesamiento en una canalización de salida de procesador de gráficos. En algunas realizaciones, el puerto de datos 1814 incluye o se acopla a una o más memorias caché (por ejemplo, la caché de datos 1812) para almacenar en caché datos para un acceso de memoria a través del puerto de datos.

La Figura 19 es un diagrama de bloques que ilustra unos formatos de instrucción de procesador de gráficos 1900 de acuerdo con algunas realizaciones. En una o más realizaciones, las unidades de ejecución de procesador de gráficos soportan un conjunto de instrucciones que tiene instrucciones en múltiples formatos. Los cuadros con línea continua ilustran los componentes que se incluyen, en general, en una instrucción de unidad de ejecución, mientras que las líneas discontinuas incluyen componentes que son opcionales o que solo se incluyen en un subconjunto de las instrucciones. En algunas realizaciones, el formato de instrucción 1900 descrito e ilustrado son macro-instrucciones, en el sentido de que las mismas son instrucciones suministradas a la unidad de ejecución, en contraposición a microoperaciones resultantes de la decodificación de instrucciones una vez que se ha procesado la instrucción.

En algunas realizaciones, las unidades de ejecución de procesador de gráficos soportan de manera nativa instrucciones en un formato de instrucción de 128 bits 1910. Un formato de instrucción compactado de 64 bits 1930 está disponible para algunas instrucciones basándose en la instrucción, las opciones de instrucción y el número de operandos seleccionados. El formato de instrucción de 128 bits nativo 710 proporciona acceso a todas las opciones de instrucción, mientras que algunas opciones y operaciones están restringidas en el formato de 64 bits 1930. Las instrucciones nativas disponibles en el formato de 64 bits 1930 varían de acuerdo con la realización. En algunas realizaciones, la instrucción se compacta en parte usando un conjunto de valores de índice en un campo de índice 1913. El hardware de unidad de ejecución consulta un conjunto de tablas de compactación basándose en los valores de índice y usa las salidas de tabla de compactación para reconstruir una instrucción nativa en el formato de instrucción de 128 bits 1910.

Para cada formato, el código de operación de instrucción 1912 define la operación que ha de realizar la unidad de ejecución. Las unidades de ejecución ejecutan cada instrucción en paralelo a lo largo de los múltiples elementos de datos de cada operando. Por ejemplo, en respuesta a una instrucción de suma, la unidad de ejecución realiza una operación de suma simultánea a lo largo de cada canal de color que representa un elemento de textura o un elemento de imagen. Por defecto, la unidad de ejecución ejecuta cada instrucción a lo largo de todos los canales de datos de los operandos. En algunas realizaciones, el campo de control de instrucción 1914 habilita el control sobre ciertas opciones de ejecución, tales como la selección de canales (por ejemplo, predicación) y el orden de canal de datos (por ejemplo, referenciación). Para instrucciones en el formato de instrucción de 128 bits 1910, un campo de tamaño de ejecución 1916 limita el número de canales de datos que se ejecutarán en paralelo. En algunas realizaciones, el campo de tamaño de ejecución 1916 no está disponible para su uso en el formato de instrucción compacto de 64 bits 1930.

Algunas instrucciones de unidad de ejecución tienen hasta tres operandos, incluyendo dos operandos de origen, src0 1920, src1 1922 y un destino 1918. En algunas realizaciones, las unidades de ejecución soportan instrucciones de destino dual, en donde uno de los destinos está implícito. Las instrucciones de manipulación de datos pueden tener un tercer operando de origen (por ejemplo, SRC2 1924), en donde el código de operación de instrucción 1912 determina el número de operandos de origen. El último operando de origen de una instrucción puede ser un valor inmediato (por ejemplo, codificado de manera rígida) pasado con la instrucción.

En algunas realizaciones, el formato de instrucción de 128 bits 1910 incluye un campo de modo de acceso/dirección 1926 que especifica, por ejemplo, si se usa el modo de direccionamiento de registro directo o el modo de direccionamiento de registro indirecto. Cuando se usa el modo de direccionamiento de registro directo, la dirección de registro de uno o más operandos es proporcionada directamente por bits en la instrucción.

En algunas realizaciones, el formato de instrucción de 128 bits 1910 incluye un campo de modo de dirección/acceso 1926, que especifica un modo de dirección y/o un modo de acceso para la instrucción. En una realización, el modo de acceso se usa para definir una alineación de acceso de datos para la instrucción. Algunas realizaciones soportan modos de acceso que incluyen un modo de acceso alineado de 16 bytes y un modo de acceso alineado de 1 byte, en donde la alineación de bytes del modo de acceso determina la alineación de acceso de los operandos de instrucción. Por ejemplo, cuando está en un primer modo, la instrucción puede usar un direccionamiento alineado por byte para los operandos de origen y de destino y, cuando está en un segundo modo, la instrucción puede usar un direccionamiento alineado por 16 bytes para todos los operandos de origen y de destino.

En una realización, la porción de modo de dirección del campo de modo de acceso/dirección 1926 determina si la instrucción va a usar un direccionamiento directo o indirecto. Cuando se usa el modo de direccionamiento de registro directo, bits en la instrucción proporcionan directamente la dirección de registro de uno o más operandos. Cuando se usa un modo de direccionamiento de registro indirecto, la dirección de registro de uno o más operandos se puede computar basándose en un valor de registro de dirección y un campo inmediato de dirección en la instrucción.

En algunas realizaciones, las instrucciones se agrupan basándose en los campos de bits del código de operación 1912 para simplificar la decodificación de código de operación 1940. Para un código de operación de 8 bits, los bits 4, 5 y 6 permiten que la unidad de ejecución determine el tipo de código de operación. La agrupación de código de operación precisa mostrada es simplemente un ejemplo. En algunas realizaciones, un grupo de código de operación de movimiento y de lógica 1942 incluye instrucciones de movimiento y de lógica de datos (por ejemplo, mover (mov), comparar (cmp)). En algunas realizaciones, el grupo de movimiento y de lógica 1942 comparte los cinco bits más significativos (MSB), en donde las instrucciones de movimiento (mov) están en forma de 0000xxxxb y las instrucciones de lógica están en forma de 0001xxxxb. Un grupo de instrucciones de control de flujo 1944 (por ejemplo, llamada, salto (jmp)) incluye instrucciones en forma de 0010xxxxb (por ejemplo, 0x20). Un grupo de instrucciones misceláneas 1946 incluye una mezcla de instrucciones, incluyendo instrucciones de sincronización (por ejemplo, espera, envío) en forma de 0011xxxxb (por ejemplo, 0x30). Un grupo de instrucciones de cálculo matemático paralelo 1948 incluye instrucciones aritméticas a nivel de componente (por ejemplo, suma, multiplicación (mul)) en forma de 0100xxxxb (por ejemplo, 0x40). El grupo de cálculo matemático paralelo 1948 realiza las operaciones aritméticas en paralelo a lo largo de canales de datos. El grupo de cálculo matemático vectorial 1950 incluye instrucciones aritméticas (por ejemplo, dp4) en forma de 0101xxxxb (por ejemplo, 0x50). El grupo de cálculo matemático vectorial realiza aritmética tal como cálculos de producto escalar sobre operandos de vectores.

Canalización de gráficos adicional ilustrativa

La Figura 20 es un diagrama de bloques de otra realización de un procesador de gráficos 2000. Los elementos de la Figura 20 que tienen los mismos números de referencia (o nombres) que los elementos de cualquier otra figura en el presente documento pueden operar o funcionar de cualquier manera similar a la descrita en cualquier otra parte en el presente documento, pero no se limitan a tal cosa.

En algunas realizaciones, el procesador de gráficos 2000 incluye una canalización de gráficos 2020, una canalización de medios 2030, un motor de visualización 2040, una lógica de ejecución de hilos 2050 y una canalización de salida de representación 2070. En algunas realizaciones, el procesador de gráficos 2000 es un procesador de gráficos dentro de un sistema de procesamiento de múltiples núcleos que incluye uno o más núcleos de procesamiento de propósito general. El procesador de gráficos se controla por escrituras de registro en uno o más registros de control (no mostrados) o mediante comandos emitidos al procesador de gráficos 2000 mediante una interconexión en anillo 2002. En algunas realizaciones, la interconexión en anillo 2002 acopla el procesador de gráficos 2000 a otros componentes de procesamiento, tales como otros procesadores de gráficos o procesadores de fin general. Los comandos desde la interconexión en anillo 2002 son interpretados por un transmisor por flujo continuo de comandos 2003, que suministra instrucciones a componentes individuales de la canalización de gráficos 2020 o la canalización de medios 2030.

En algunas realizaciones, el transmisor por flujo continuo de comandos 2003 dirige el funcionamiento de un extractor de vértices 2005 que lee datos de vértice desde memoria y ejecuta comandos de procesamiento de vértices proporcionados por el transmisor por flujo continuo de comandos 2003. En algunas realizaciones, el extractor de vértices 2005 proporciona datos de vértice a un sombreador de vértices 2007, que realiza operaciones de transformación y de iluminación de espacio de coordenadas en cada vértice. En algunas realizaciones, el extractor de vértices 2005 y el sombreador de vértices 2007 ejecutan instrucciones de procesamiento de vértices despachando hilos de ejecución a las unidades de ejecución 2052A-2052B a través de un despachador de hilos 2031.

En algunas realizaciones, las unidades de ejecución 2052A-2052B son una matriz de procesadores de vectores que tienen un conjunto de instrucciones para realizar operaciones de gráficos y de medios. En algunas realizaciones, las unidades de ejecución 2052A-2052B tienen una caché de L1 2051 anexada que es específica para cada matriz o que se comparte entre las matrices. La caché se puede configurar como una caché de datos, una caché de instrucciones o una única caché que se subdivide para contener datos e instrucciones en diferentes subdivisiones.

En algunas realizaciones, la canalización de gráficos 2020 incluye componentes de teselado para realizar un teselado acelerado por hardware de objetos 3D. En algunas realizaciones, un sombreador de casco programable 811 configura las operaciones de teselado. Un sombreador de dominio programable 817 proporciona una evaluación de extremo trasero de la salida de teselado. Un teselador 2013 opera en la dirección del sombreador de casco 2011 y contiene una lógica de propósito especial para generar un conjunto de objetos geométricos detallados basándose en un modelo geométrico aproximado que se proporciona como entrada a la canalización de gráficos 2020. En algunas realizaciones, si no se usa el teselado, se pueden sortear los componentes de teselado (por ejemplo, el sombreador de casco 2011, el teselador 2013 y el sombreador de dominio 2017).

En algunas realizaciones, pueden procesarse los objetos geométricos completos por un sombreador de geometría 2019 mediante uno o más hilos despachados a unidades de ejecución 2052A-2052B o puede continuarse directamente al recortador 2029. En algunas realizaciones, el sombreador de geometría opera sobre objetos geométricos enteros, en lugar de vértices o parches de vértices como en fases previas de la canalización de gráficos. Si la teselación está deshabilitada, el sombreador de geometría 2019 recibe una entrada desde el sombreador de vértices 2007. En algunas realizaciones, el sombreador de geometría 2019 se puede programar mediante un programa de sombreado de geometría para realizar un teselado de geometría si las unidades de teselado están deshabilitadas.

Antes de la rasterización, un recortador 2029 procesa datos de vértice. El recortador 2029 puede ser un recortador de función fija o un recortador programable que tiene funciones de recorte y de sombreador de geometría. En algunas realizaciones, un componente de prueba de rasterizador y de profundidad 2073 en la canalización de salida de representación 2070 despacha sombreadores de píxeles para convertir los objetos geométricos en sus representaciones por píxel. En algunas realizaciones, la lógica de sombreado de píxeles se incluye en la lógica de ejecución de hilos 2050. En algunas realizaciones, una aplicación puede sortear el componente de prueba de rasterizador y de profundidad 2073 y acceder a datos de vértice sin rasterizar a través de una unidad de salida de flujo 2023.

El procesador de gráficos 2000 tiene un bus de interconexión, un tejido de interconexión o algún otro mecanismo de interconexión que permite el paso de datos y de mensajes entre los componentes principales del procesador. En algunas realizaciones, las unidades de ejecución 2052A-2052B y la caché o cachés 2051 asociadas, el muestreador de textura y de medios 2054 y la caché de textura/muestreador 2058 se interconectan a través de un puerto de datos 2056 para realizar un acceso de memoria y comunicarse con componentes de canalización de salida de representación del procesador. En algunas realizaciones, el muestreador 2054, las cachés 2051,2058 y las unidades de ejecución 2052A-2052B tienen, cada uno, rutas de acceso de memoria separadas.

En algunas realizaciones, la canalización de salida de representación 2070 contiene un componente de prueba de rasterizador y de profundidad 2073 que convierte objetos basados en vértices en una representación basada en píxeles asociada. En algunas realizaciones, la lógica de rasterizador incluye una unidad generadora de ventanas/enmascaradora para realizar una rasterización de líneas y de triángulos de función fija. Una caché de representación 2078 y una caché de profundidad 2079 asociadas también están disponibles en algunas realizaciones. Un componente de operaciones de píxel 2077 realiza operaciones basadas en píxeles sobre los datos, aunque, en algunas instancias, las operaciones de píxel asociadas con operaciones 2D (por ejemplo, transferencias de imagen de bloque de bits con mezcla) son realizadas por el motor 2D 2041, o son sustituidas en el momento de la visualización por el controlador de visualización 2043 usando planos de visualización de superposición. En algunas realizaciones, está disponible una caché de L3 compartida 2075 para todos los componentes de gráficos, permitiendo la compartición de datos sin el uso de memoria de sistema principal.

En algunas realizaciones, la canalización de medios de procesador de gráficos 2030 incluye un motor de medios 2037 y un extremo frontal de vídeo 2034. En algunas realizaciones, el extremo frontal de vídeo 2034 recibe comandos de canalización desde el transmisor por flujo continuo de comandos 2003. En algunas realizaciones, la canalización de medios 2030 incluye un transmisor por flujo continuo de comandos separado. En algunas realizaciones, el extremo frontal de vídeo 2034 procesa comandos de medios antes de enviar el comando al motor de medios 2037. En algunas realizaciones, el motor de medios 2037 incluye funcionalidad de generación de hilos para abarcar hilos para despachar a la lógica de ejecución de hilo 2050 mediante el despachador de hilo 2031.

En algunas realizaciones, el procesador de gráficos 2000 incluye un motor de visualización 2040. En algunas realizaciones, el motor de visualización 2040 es externo al procesador 2000 y se acopla con el procesador de gráficos a través de la interconexión en anillo 2002, o algún otro bus o tejido de interconexión. En algunas realizaciones, el motor de visualización 2040 incluye un motor 2D 2041 y un controlador de visualización 2043. En algunas realizaciones, el motor de visualización 2040 contiene una lógica de propósito especial capaz de funcionar independientemente de la canalización de 3D. En algunas realizaciones, el controlador de visualización 2043 se acopla con un dispositivo de visualización (no mostrado), que puede ser un dispositivo de visualización integrado en sistema, como en un ordenador portátil, o un dispositivo de visualización externo anexado a través de un conector de dispositivo de visualización.

En algunas realizaciones, la canalización de gráficos 2020 y la canalización de medios 2030 se pueden configurar para realizar operaciones basándose en múltiples interfaces de programación de gráficos y de medios y no son específicas de ninguna interfaz de programación de aplicaciones (API) concreta. En algunas realizaciones, software de controlador para el procesador de gráficos traduce llamadas de API que son específicas de una biblioteca de medios o de gráficos particular a comandos que pueden ser procesados por el procesador de gráficos. En algunas realizaciones, se proporciona soporte para la Biblioteca de Gráficos Abierta (OpenGL), Lenguaje Informático Abierto (OpenCL) y/o API de gráficos y de cómputo Vulkan, todas ellas del grupo Khronos. En algunas realizaciones, también se puede proporcionar soporte para la biblioteca Direct3D de Microsoft Corporation. En algunas realizaciones, se puede soportar una combinación de estas bibliotecas. También se puede proporcionar soporte para la Biblioteca de Visión por Ordenador de Código Abierto (OpenCV). También se soportaría una API futura con una canalización de 3D compatible si se puede hacer una correlación desde la canalización de la API futura a la canalización del procesador de gráficos.

Programación de canalización de gráficos adicional ilustrativa

La Figura 21A es un diagrama de bloques que ilustra un formato de comando de procesador de gráficos 2100 de acuerdo con algunas realizaciones. La Figura 21B es un diagrama de bloques que ilustra una secuencia de comandos de procesador de gráficos 2110 de acuerdo con una realización. Los cuadros con línea continua en la Figura 21A ilustran los componentes que se incluyen, en general, en un comando de gráficos, mientras que las líneas discontinuas incluyen componentes que son opcionales o que solo se incluyen en un subconjunto de los comandos de gráficos. El formato de comando de procesador de gráficos 2100 ilustrativo de la Figura 21A incluye campos de datos para identificar un cliente objetivo 2102 del comando, un comando código de operación (opcode) 2104, y los datos relevantes 2106 para el comando. También se incluyen un subcódigo de operación 2105 y un tamaño de comando 2108 en algunos comandos.

En algunas realizaciones, el cliente 2102 especifica la unidad de cliente del dispositivo de gráficos que procesa los datos de comando. En algunas realizaciones, un analizador de comandos de procesador de gráficos examina el campo de cliente de cada comando para acondicionar el procesamiento adicional del comando y encaminar los datos de comando a la unidad de cliente apropiada. En algunas realizaciones, las unidades de cliente de procesador de gráficos incluyen una unidad de interfaz de memoria, una unidad de representación, una unidad de 2D, una unidad de 3D y una unidad de medios. Cada unidad de cliente tiene una canalización de procesamiento correspondiente que procesa los comandos. Una vez que el comando ha sido recibido por la unidad de cliente, la unidad de cliente lee el código de operación 2104 y, si está presente, el subcódigo de operación 2105 para determinar la operación a realizar. La unidad de cliente realiza el comando usando información en el campo de datos 2106. Para algunos comandos, se espera que un tamaño de comando explícito 2108 especifique el tamaño del comando. En algunas realizaciones, el analizador de comandos determina automáticamente el tamaño de al menos algunos de los comandos basándose en el código de operación de comando. En algunas realizaciones, los comandos se alinean a través de múltiplos de una palabra doble.

El diagrama de flujo en la Figura 21B muestra una secuencia de comandos de procesador de gráficos 2110 ilustrativa. En algunas realizaciones, el software o firmware de un sistema de procesamiento de datos que cuenta con una realización de un procesador de gráficos usa una versión de la secuencia de comandos mostrada para establecer, ejecutar y terminar un conjunto de operaciones de gráficos. Se muestra y se describe una secuencia de comandos de muestra solo con fines de ejemplo, debido a que las realizaciones no se limitan a estos comandos específicos o a esta secuencia de comandos. Además, los comandos se pueden emitir como un lote de comandos en una secuencia de comandos, de manera que el procesador de gráficos procesará la secuencia de comandos de manera al menos parcialmente concurrente.

En algunas realizaciones, la secuencia de comandos de procesador de gráficos 2110 puede comenzar con un comando de vaciado de canalización 2112 para hacer que cualquier canalización de gráficos activa complete los comandos actualmente pendientes para la canalización. En algunas realizaciones, la canalización de 3D 2122 y la canalización de medios 2124 no funcionan de manera concurrente. El vaciado de canalización se realiza para hacer que la canalización de gráficos activa complete cualquier comando pendiente. En respuesta a un vaciado de canalización, el analizador de comandos para el procesador de gráficos pausará el procesamiento de comandos hasta que los motores de dibujo activos completen las operaciones pendientes y se invaliden las cachés de lectura relevantes. Opcionalmente, cualquier dato en la caché de representación que se marque como 'sucio' se puede vaciar a memoria. En algunas realizaciones, el comando de vaciado de canalización 2112 se puede usar para la sincronización de canalización o antes de poner el procesador de gráficos en un estado de baja potencia.

En algunas realizaciones, se usa un comando de selección de canalización 2113 cuando una secuencia de comandos requiere que el procesador de gráficos conmute explícitamente entre canalizaciones. En algunas realizaciones, se requiere un comando de selección de canalización 2113 solo una vez dentro de un contexto de ejecución antes de emitir comandos de canalización, a menos que el contexto sea emitir comandos para ambas canalizaciones. En algunas realizaciones, se requiere un comando de vaciado de canalización 2112 inmediatamente antes de una conmutación de canalización a través del comando de selección de canalización 2113.

En algunas realizaciones, un comando de control de canalización 2114 configura una canalización de gráficos para su funcionamiento y se usa para programar la canalización de 3D 2122 y la canalización de medios 2124. En algunas realizaciones, el comando de control de canalización 2114 configura el estado de canalización para la canalización activa. En una realización, el comando de control de canalización 2114 se usa para la sincronización de canalización y para borrar datos de una o más memorias caché dentro de la canalización activa antes de procesar un lote de comandos.

En algunas realizaciones, se usan comandos de estado de memoria intermedia de retorno 2116 para configurar un conjunto de memorias intermedias de retorno para que las respectivas canalizaciones escriban datos. Algunas operaciones de canalización requieren la asignación, selección o configuración de una o más memorias intermedias de retorno en las que las operaciones escriben datos intermedios durante el procesamiento. En algunas realizaciones, el procesador de gráficos también usa una o más memorias intermedias de retorno para almacenar datos de salida y para realizar una comunicación a través de hilos. En algunas realizaciones, el estado de memoria intermedia de retorno 2116 incluye seleccionar el tamaño y el número de memorias intermedias de retorno a usar para un conjunto de operaciones de canalización.

Los comandos restantes en la secuencia de comandos difieren basándose en la canalización activa para las operaciones. Basándose en una determinación de canalización 2120, la secuencia de comandos se adapta a la canalización de 3D 2122 comenzando con el estado de canalización de 3D 2130, o a la canalización de medios 2124 comenzando en el estado de canalización de medios 2140.

Los comandos para configurar el estado de canalización de 3D 2130 incluyen comandos de ajuste de estado de 3D para estado de memoria intermedia de vértice, estado de elemento de vértice, estado de color constante, estado de memoria intermedia de profundidad y otras variables de estado que han de configurarse antes de que se procesen los comandos de primitiva 3D. Los valores de estos comandos se determinan, al menos en parte, basándose en la API 3D particular en uso. En algunas realizaciones, los comandos del estado de canalización de 3D 2130 también son capaces de deshabilitar o sortear selectivamente ciertos elementos de canalización si esos elementos no se van a usar.

En algunas realizaciones, el comando de la primitiva 3D 2132 se usa para enviar primitivas 3D para que sean procesadas por la canalización de 3D. Los comandos y parámetros asociados que se pasan al procesador de gráficos a través del comando de la primitiva 3D 2132 se reenvían a la función de extracción de vértices en la canalización de gráficos. La función de extracción de vértices usa los datos de comando de la primitiva 3D 2132 para generar estructuras de datos de vértice. Las estructuras de datos de vértice se almacenan en una o más memorias intermedias de retorno. En algunas realizaciones, el comando de la primitiva 3D 2132 se usa para realizar operaciones de vértice sobre primitivas 3D a través de sombreadores de vértices. Para procesar sombreadores de vértices, la canalización de 3D 2122 despacha hilos de ejecución de sombreador a unidades de ejecución de procesador de gráficos.

En algunas realizaciones, la canalización de 3D 2122 se desencadena a través de un comando o evento de la ejecución 2134. En algunas realizaciones, una escritura de registro desencadena una ejecución de comando. En algunas realizaciones, la ejecución se desencadena a través de un comando 'ir' o 'poner en marcha' en la secuencia de comandos. En una realización, la ejecución de comando se desencadena usando un comando de sincronización de canalización para vaciar la secuencia de comandos a través de la canalización de gráficos. La canalización de 3D realizará un procesamiento de geometría para las primitivas 3D. Una vez que se han completado las operaciones, los objetos geométricos resultantes se rasterizan y el motor de píxeles da color a los píxeles resultantes. También se pueden incluir comandos adicionales para controlar el sombreado de píxeles y las operaciones de extremo trasero de píxeles para esas operaciones.

En algunas realizaciones, la secuencia de comandos de procesador de gráficos 2110 sigue la ruta de la canalización de medios 2124 cuando se realizan operaciones de medios. En general, el uso específico y manera específicos de la programación para la canalización de medios 2124 depende de las operaciones de medios o de cálculo a realizar. Operaciones de descodificación de medios específicas se pueden descargar a la canalización de medios durante la descodificación de medios. En algunas realizaciones, la canalización de medios también se puede sortear y la descodificación de medios se puede realizar, en su totalidad o en parte, usando recursos proporcionados por uno o más núcleos de procesamiento de propósito general. En una realización, la canalización de medios también incluye elementos para operaciones de unidad de procesador de gráficos de propósito general (GPGPU), en donde el procesador de gráficos se usa para realizar operaciones vectoriales de SIMD usando programas de sombreado computacional que no están relacionados explícitamente con la representación de primitivas de gráficos.

En algunas realizaciones, la canalización de medios 2124 se configura de una manera similar a la de la canalización de 3D 2122. Un conjunto de comandos para configurar el estado de canalización de medios 2140 se despachan o se colocan en una cola de comandos antes de los comandos de objeto de medios 2142. En algunas realizaciones, los comandos para el estado de canalización de medios 2140 incluyen datos para configurar los elementos de canalización de medios que se usarán para procesar los objetos de medios. Esto incluye datos para configurar la lógica de descodificación de vídeo y de codificación de vídeo dentro de la canalización de medios, tal como el formato de codificación o de descodificación. En algunas realizaciones, los comandos para el estado de canalización de medios 2140 también soportan el uso de uno o más punteros a elementos de estado "indirectos" que contienen un lote de ajustes de estado.

En algunas realizaciones, los comandos de objeto de medios 2142 suministran punteros a objetos de medios para su procesamiento por la canalización de medios. Los objetos de medios incluyen memorias intermedias de memoria que contienen datos de vídeo a procesar. En algunas realizaciones, todos los estados de canalización de medios han de ser válidos antes de emitir un comando de objeto de medios 2142. Una vez que se ha configurado el estado de canalización y los comandos de objeto de medios 2142 se han puesto en cola, la canalización de medios 2124 se desencadena a través de un comando de ejecución 2144 o un evento de ejecución equivalente (por ejemplo, una escritura de registro). La salida desde la canalización de medios 2124 se puede post-procesar a continuación mediante operaciones proporcionadas por la canalización de 3D 2122 o la canalización de medios 2124. En algunas realizaciones, las operaciones de GPGPU se configuran y se ejecutan de una manera similar a la de las operaciones de medios.

Arquitectura de software de gráficos ilustrativa

La Figura 22 ilustra una arquitectura de software de gráficos ilustrativa para un sistema de procesamiento de datos 2200 de acuerdo con algunas realizaciones. En algunas realizaciones, la arquitectura de software incluye una aplicación de gráficos 3D 2210, un sistema operativo 2220 y al menos un procesador 2230. En algunas realizaciones, el procesador 2230 incluye un procesador de gráficos 2232 y uno o más núcleos de procesador de propósito general 2234. La aplicación de gráficos 2210 y el sistema operativo 2220 se ejecutan, cada uno, en la memoria de sistema 2250 del sistema de procesamiento de datos.

En algunas realizaciones, la aplicación de gráficos 3D 2210 contiene uno o más programas de sombreado que incluyen las instrucciones de sombreador 2212. Las instrucciones de lenguaje de sombreador pueden estar en un lenguaje de sombreador de alto nivel, tal como el lenguaje de sombreador de alto nivel (HLSL) o el lenguaje de sombreador de OpenGL (GLSL). La aplicación también incluye las instrucciones ejecutables 2214 en un lenguaje máquina adecuado para su ejecución por el núcleo de procesador de propósito general 2234. La aplicación también incluye los objetos de gráficos 2216 definidos por datos de vértice.

En algunas realizaciones, el sistema operativo 2220 es un sistema operativo Microsoft® Windows® de Microsoft Corporation, un sistema operativo similar a UNIX propietario o un sistema operativo similar a UNIX de código abierto que usa una variante del núcleo de Linux. El sistema operativo 2220 puede soportar una API de gráficos 2222 tal como la API de Direct3D, la API de OpenGL o la API de Vulkan. Cuando está en uso la API de Direct3D, el sistema operativo 2220 usa un compilador de sombreador de extremo frontal 2224 para compilar cualquier instrucción de sombreador 2212 en HLSL a un lenguaje de sombreador de nivel inferior. La compilación puede ser una compilación justo a tiempo (JIT) o la aplicación puede realizar una precompilación de sombreador. En algunas realizaciones, sombreadores de alto nivel se compilan a sombreadores de bajo nivel durante la compilación de la aplicación de gráficos 3D 2210. En algunas realizaciones, las instrucciones de sombreador 2212 se proporcionan en una forma intermedia, tal como una versión de la representación intermedia portátil convencional (SPIR) usada por la API de Vulkan.

En algunas realizaciones, el controlador de gráficos de modo de usuario 2226 contiene un compilador de sombreador de extremo trasero 2227 para convertir las instrucciones de sombreador 2212 en una representación específica de hardware. Cuando está en uso la API de OpenGL, las instrucciones de sombreador 2212 en el lenguaje de alto nivel GLSL se pasan a un controlador de gráficos de modo de usuario 2226 para su compilación. En algunas realizaciones, el controlador de gráficos de modo de usuario 2226 usa las funciones de modo de núcleo de sistema operativo 2228 para comunicarse con un controlador de gráficos de modo de núcleo 2229. En algunas realizaciones, el controlador de gráficos de modo de núcleo 2229 se comunica con el procesador de gráficos 2232 para despachar comandos e instrucciones.

Implementaciones de núcleo IP ilustrativas

Uno o más aspectos de al menos una realización se pueden implementar mediante un código representativo almacenado en un medio legible por máquina que representa y/o define una lógica dentro de un circuito integrado tal como un procesador. Por ejemplo, el medio legible por máquina puede incluir instrucciones que representan una lógica diversa dentro del procesador. Cuando son leídas por una máquina, las instrucciones pueden hacer que la máquina fabrique la lógica para realizar las técnicas descritas en el presente documento. Tales representaciones, conocidas como "núcleos de IP", son unidades reutilizables de lógica para un circuito integrado que se pueden almacenar en un medio legible por máquina tangible como un modelo de hardware que describe la estructura del circuito integrado. El modelo de hardware se puede suministrar a diversos clientes o instalaciones de fabricación, que cargan el modelo de hardware en máquinas de fabricación que fabrican el circuito integrado. El circuito integrado se puede fabricar de manera que el circuito realiza operaciones descritas en asociación con cualquiera de las realizaciones descritas en el presente documento.

La Figura 23 es un diagrama de bloques que ilustra un sistema de desarrollo de núcleo de IP 2300 que se puede usar para fabricar un circuito integrado para realizar operaciones de acuerdo con una realización. El sistema de desarrollo de núcleo de IP 2300 se puede usar para generar diseños reutilizables modulares que se pueden incorporar en un diseño más grande o usarse para construir todo un circuito integrado (por ejemplo, un circuito integrado de SoC). Una instalación de diseño 2330 puede generar una simulación de software 2310 de un diseño de núcleo de IP en un lenguaje de programación de alto nivel (por ejemplo, C/C++). El software de simulación 2310 se puede usar para diseñar, someter a prueba y verificar el comportamiento del núcleo de IP usando un modelo de simulación 2312. El modelo de simulación 2312 puede incluir simulaciones funcionales, de comportamiento y/o de temporización. A continuación, puede crearse un diseño de nivel de transferencia de registro (RTL) 2315 o sintetizarse a partir del modelo de simulación 2312. El diseño RTL 2315 es una abstracción del comportamiento del circuito integrado que modela el flujo de señales digitales entre registro de hardware, que incluye la lógica asociada realizada usando las señales digitales modeladas. Además de un diseño RTL 2315, pueden crearse, diseñarse, o sintetizarse también diseños de nivel inferior al nivel de lógica o al nivel de transistores. Por lo tanto, los detalles particulares del diseño y simulación inicial pueden variar.

El diseño de RTL 2315 o equivalente puede sintetizarse adicionalmente por la instalación de diseño en un modelo de hardware 2320, que puede ser en un lenguaje de descripción de hardware (HDL) o alguna otra representación de datos de diseño físico. El HDL se puede simular o someter a prueba adicionalmente para verificar el diseño de núcleo de IP. El diseño de núcleo de IP se puede almacenar para su entrega a una instalación de fabricación de terceros 2365 usando la memoria no volátil 2340 (por ejemplo, disco duro, memoria flash o cualquier medio de almacenamiento no volátil). Como alternativa, el diseño de núcleo de IP se puede transmitir (por ejemplo, a través de Internet) a través de una conexión cableada 2350 o una conexión inalámbrica 2360. La instalación de fabricación 2365 puede fabricar entonces un circuito integrado que se basa, al menos en parte, en el diseño de núcleo de IP. El circuito integrado fabricado se puede configurar para realizar operaciones de acuerdo con al menos una realización descrita en el presente documento.

Circuito integrado de sistema en un chip ilustrativo

Las Figuras 24-26 ilustran circuitos integrados ilustrativos y procesadores de gráficos asociados que se pueden fabricar usando uno o más núcleos de IP, de acuerdo con diversas realizaciones descritas en el presente documento. Además de lo que se ilustra, se pueden incluir otros circuitos y lógica, incluyendo procesadores/núcleos de gráficos adicionales, controladores de interfaz de periféricos o núcleos de procesador de propósito general.

La Figura 24 es un diagrama de bloques que ilustra un circuito integrado de sistema en un chip ilustrativo 2400 que se puede fabricar usando uno o más núcleos de IP, de acuerdo con una realización. El circuito integrado 2400 ilustrativo incluye uno o más procesadores de aplicaciones 2405 (por ejemplo, unas CPU), al menos un procesador de gráficos 2410, y puede incluir adicionalmente un procesador de imágenes 2415 y/o un procesador de vídeo 2420, cualquiera de los cuales puede ser un núcleo de IP modular desde las mismas o múltiples instalaciones de diseño diferentes. El circuito integrado 2400 incluye lógica de bus o de periféricos que incluye un controlador de USB 2425, un controlador de UART 2430, un controlador de SPI/SDIO 2435 y un controlador de I2S/I2C 2440. Adicionalmente, el circuito integrado puede incluir un dispositivo de visualización 2445 acoplado a uno o más de un controlador de interfaz multimedios de alta definición (HDMI) 2450 y una interfaz de visualización de interfaz de procesador de industria móvil (MIPI) 2455. El almacenamiento puede proporcionarse por un subsistema de memoria flash 2460 que incluye memoria flash y un controlador de memoria flash. La interfaz de memoria puede proporcionarse a través de un controlador de memoria 2465 para el acceso a dispositivos de memoria SDRAM o SRAM. Algunos circuitos integrados incluyen adicionalmente un motor de seguridad integrado 2470.

La Figura 25 es un diagrama de bloques que ilustra un procesador de gráficos 2510 ilustrativo de un circuito integrado de sistema en un chip que se puede fabricar usando uno o más núcleos de IP, de acuerdo con una realización. El procesador de gráficos 2510 puede ser una variante del procesador de gráficos 2410 de la Figura 24. El procesador de gráficos 2510 incluye un procesador de vértices 2505 y uno o más procesadores de fragmentos 2515A-2515N (por ejemplo, 2515A, 2515B, 2515C, 2515D a 2515N-1 y 2515N). El procesador de gráficos 2510 puede ejecutar diferentes programas de sombreado a través de lógica separada, de manera que el procesador de vértices 2505 se optimiza para ejecutar operaciones para programas de sombreado de vértices, mientras que los uno o más procesadores de fragmentos 2515A-2515N ejecutan operaciones de sombreado de fragmentos (por ejemplo, píxeles) para programas de sombreado de fragmentos o de píxeles. El procesador de vértices 2505 realiza la fase de procesamiento de vértices de la canalización de gráficos 3D y genera primitivas y datos de vértice. El procesador o procesadores de fragmentos 2515A-2515N usan los datos de primitiva y de vértice generados por el procesador de vértices 2505 para producir una memoria intermedia de tramas que se visualiza en un dispositivo de visualización. En una realización, el procesador o procesadores de fragmentos 2515A-2515N se optimizan para ejecutar programas de sombreado de fragmentos de acuerdo con lo previsto en la API de OpenGL, que se pueden usar para realizar operaciones similares como un programa de sombreado de píxeles de acuerdo con lo previsto en la API de Direct 3D.

El procesador de gráficos 2510 incluye adicionalmente una o más unidades de gestión de memoria (MMU) 2520A-2520B, caché o cachés 2525A-2525B e interconexión o interconexiones de circuito 2530A-2530B. La una o más MMU 2520A-2520B proporcionan un mapeo de direcciones virtual a físico para el circuito integrado 2510, que incluye el procesador de vértices 2505 y/o el procesador o procesadores de fragmentos 2515A-2515N, que pueden hacer referencia a datos de vértices o de imagen/textura almacenados en memoria, además de datos de vértices o de imagen/textura almacenados en la una o más caché o cachés 2525A-2525B. En una realización, la una o más MMU 2520A-2520B pueden estar sincronizadas con otras MMU dentro del sistema, que incluye una o más MMU asociadas con el uno o más procesador o procesadores de aplicación 2405, el procesador de imagen 2415 y/o el procesador de vídeo 2420 de la Figura 24, de manera que cada procesador 2405-2420 puede participar en un sistema de memoria virtual compartido o unificado. La una o más interconexiones de circuito 2530A-2530B posibilitan que el procesador de gráficos 2510 se interconecte con otros núcleos de IP dentro del SoC, mediante un bus interno del SoC o mediante una conexión directa, de acuerdo con las realizaciones.

La Figura 26 es un diagrama de bloques que ilustra un procesador de gráficos 2610 ilustrativo adicional de un circuito integrado de sistema en un chip que se puede fabricar usando uno o más núcleos de IP, de acuerdo con una realización. El procesador de gráficos 2610 puede ser una variante del procesador de gráficos 2410 de la Figura 24. El procesador de gráficos 2610 incluye las una o más MMU 2520A-2520B, cachés 2525A-2525B e interconexiones de circuito 2530A-2530B del circuito integrado 2500 de la Figura 25.

El procesador de gráficos 2610 incluye uno o más núcleos de sombreador 2615A-2615N (por ejemplo, 2615A, 2615B, 2615C, 2615D, 2615E, 2615F a 2615N-1 y 2615N), lo que proporciona una arquitectura de núcleo de sombreador unificada en la que un único núcleo o tipo o núcleo puede ejecutar todos los tipos de código de sombreado programable, incluyendo código de programa de sombreado para implementar sombreadores de vértices, sombreadores de fragmentos y/o sombreadores de cálculo. El número exacto de núcleos de sombreador presentes puede variar entre realizaciones e implementaciones. Adicionalmente, el procesador de gráficos 2610 incluye un gestor de tareas entre núcleos 2605, que actúa como un despachador de hilos para despachar hilos de ejecución a uno o más núcleos de sombreador 2615A-2615N y una unidad de teselado 2618 para acelerar operaciones de teselado para una representación basada en teselas, en la que las operaciones de representación para una escena se subdividen en el espacio de imágenes, por ejemplo, para aprovechar la coherencia espacial local dentro de una escena o para optimizar el uso de cachés internas.

Las cláusulas y/o ejemplos siguientes se refieren a realizaciones específicas o a ejemplos de las mismas. Detalles específicos en los ejemplos se pueden usar en cualquier lugar en una o más realizaciones. Las diversas características de las diferentes realizaciones o ejemplos se pueden combinar de manera diversa con algunas características incluidas y otras excluidas para adecuarse a una diversidad de aplicaciones diferentes. Los ejemplos pueden incluir materia objeto tal como un método, medios para realizar actos del método, al menos un medio legible por máquina que incluye instrucciones que, cuando son realizadas por una máquina, hacen que la máquina realice actos del método, o de un aparato o sistema de acuerdo con realizaciones y ejemplos descritos en el presente documento. Diversos componentes pueden ser un medio para realizar las operaciones o funciones descritas.

Una realización proporciona un procesador paralelo que comprende una matriz de procesamiento dentro del procesador paralelo, incluyendo la matriz de procesamiento múltiples bloques de cálculo, incluyendo cada bloque de cálculo múltiples agrupaciones de procesamiento configuradas para operación paralela, y cada uno de los múltiples bloques de cálculo es independiente de prioridad. En una realización, el procesador paralelo es una GPGPU configurada para ejecución SIMT. En una realización, el procesador paralelo incluye un módulo planificador para planificar una carga de trabajo para los múltiples bloques de cálculo. El módulo del planificador puede ser un microcontrolador incorporado. En una realización, los múltiples bloques de cálculo incluyen un primer bloque de cálculo y un segundo bloque de cálculo. El primer bloque de cálculo se puede configurar para dar prioridad a un primer grupo de trabajo de la carga de trabajo, mientras que el segundo bloque de cálculo es para ejecutar un segundo grupo de trabajo de la carga de trabajo. En una realización, la matriz de procesamiento está configurada para direccionar la memoria a través de un mapeo de direcciones virtuales y está configurada para soportar fallos de página para el mapeo de direcciones virtuales. El primer bloque de cálculo se puede configurar para detectar que un primer grupo de trabajo tiene una cantidad de fallos de página no controlados por encima de un umbral, detener la ejecución del primer grupo de trabajo y grabar un estado de contexto para el primer grupo de trabajo. En una realización, el procesador paralelo incluye adicionalmente una memoria de grabación de contexto para almacenar un estado de contexto para cada uno de los múltiples bloques de cálculo y el primer bloque de cálculo es para grabar el estado de contexto para el primer grupo de trabajo en la memoria de grabación de contexto. En una realización, la memoria de grabación de contexto está dedicada al primer bloque de cálculo.

En una realización, el primer bloque de cálculo y un segundo bloque de cálculo comparten un conjunto de recursos compartidos dentro de la matriz de procesamiento. El conjunto de recursos compartidos puede incluir una unidad de textura, un muestreador de textura y una memoria caché. El conjunto de recursos compartidos también puede incluir una unidad de generación de direcciones y una unidad de mapeo de direcciones. En una realización, el estado de contexto para el primer grupo de trabajo incluye el estado de contexto para el conjunto de recursos compartidos.

Una realización proporciona un método de gestión de carga de trabajo en un procesador paralelo, comprendiendo el método, en respuesta a la recepción de un aviso de que un número de fallos de página asociados con un primer grupo de trabajo en un primer bloque de cálculo dentro del procesador paralelo ha superado un umbral, colocar el primer bloque de cálculo en un estado de prioridad cuando la prioridad de fallo de página está habilitada para el contexto asociado con el primer grupo de trabajo. El método incluye adicionalmente determinar si un primer grupo de trabajo pendiente está disponible para ejecutarse en el primer bloque de cálculo, dar prioridad al primer grupo de trabajo en el primer bloque de cálculo cuando el primer grupo de trabajo pendiente está disponible para ejecutarse en el primer bloque de cálculo y ejecutar un segundo grupo de trabajo en un segundo bloque de cálculo dentro del procesador paralelo mientras se da prioridad al primer grupo de trabajo, en donde el primer bloque de cálculo y el segundo bloque de cálculo incluyen cada uno múltiples agrupaciones de procesamiento, cada una de las múltiples agrupaciones de procesamiento incluye múltiples unidades de procesamiento. En una realización, el método incluye adicionalmente habilitar la prioridad de fallo de página para el contexto asociado con el primer grupo de trabajo cuando una latencia de fallo de página promedio para el contexto está por encima de un umbral de marca de límite superior y deshabilitar la prioridad de fallo de página para el contexto cuando la latencia de fallo de página promedio para el contexto está por debajo de un umbral de marca de límite inferior. En una realización, colocar el primer bloque de cálculo en el estado de prioridad incluye grabar un estado de contexto de hardware asociado con el primer bloque de cálculo en una memoria de grabado de contexto y grabar el estado de contexto de hardware asociado con el primer bloque de cálculo en la memoria de grabado de contexto incluye grabar un estado de contexto asociado con al menos el primer grupo de trabajo.

Una realización proporciona un método de gestión de carga de trabajo en una unidad de procesamiento de gráficos de uso general (GPGPU), comprendiendo el método compilar código fuente para ejecutarlo en la GPGPU para generar código fuente compilado. Al compilar el código fuente, un compilador puede generar metadatos asociados con una o más instrucciones del código fuente compilado, donde los metadatos indican el tamaño de un estado de grabado de contexto al dar prioridad a la ejecución en una o más instrucciones. En una realización, los metadatos incluyen una sugerencia de prioridad que indica un uso del archivo de registro o un cambio pendiente en el uso del archivo de registro en el siguiente conjunto de instrucciones.

Las realizaciones descritas en el presente documento se refieren a configuraciones específicas de hardware, tales como circuitos integrados específicos de la aplicación (ASIC), configuradas para realizar ciertas operaciones o que tienen una funcionalidad predeterminada. Tales dispositivos electrónicos incluyen habitualmente un conjunto de uno o más procesadores acoplados a otros uno o más componentes, tales como uno o más dispositivos de almacenamiento (medios de almacenamiento legibles por máquina no transitorios), dispositivos de entrada/salida de usuario (por ejemplo, un teclado, una pantalla táctil y/o una pantalla) y conexiones de red. El acoplamiento del conjunto de procesadores y otros componentes se produce habitualmente a través de uno o más buses y puentes (también denominados controladores de bus). El dispositivo de almacenamiento y las señales que portan el tráfico de red representan, respectivamente, uno o más medios de almacenamiento legibles por máquina y medios de comunicación legibles por máquina. Por lo tanto, los dispositivos de almacenamiento de un dispositivo electrónico dado almacenan habitualmente código y/o datos para su ejecución en el conjunto de uno o más procesadores de ese dispositivo electrónico.

Por supuesto, una o más partes de una realización se pueden implementar usando diferentes combinaciones de software, firmware y/o hardware. A lo largo de toda esta descripción detallada, con fines de explicación, se expusieron numerosos detalles específicos para proporcionar un entendimiento completo de la presente invención. Sin embargo, será evidente para un experto en la materia que las realizaciones se pueden poner en práctica sin algunos de estos detalles específicos. En ciertas instancias, estructuras y funciones bien conocidas no se describieron con todo lujo de detalles para evitar complicar la materia objeto inventiva de las realizaciones. En consecuencia, el alcance de la invención debería evaluarse en términos de las reivindicaciones que se dan a continuación.

Claims

REIVINDICACIONES

1. Un subsistema de ejecución (700) dentro de una matriz de procesamiento de una unidad de procesamiento de gráficos de propósito general, GPGPU, incluyendo el subsistema de ejecución (700):

múltiples bloques de cálculo (620A-620B, 1220A-1220N), incluyendo cada bloque de cálculo múltiples agrupaciones de procesamiento (214A-214N, 614A-614H) configuradas para operación paralela, en donde cada uno de los múltiples bloques de cálculo (620A-620B, 1220A-1220N) es independiente de prioridad,

un microcontrolador integrado (710) configurado para planificar una carga de trabajo para los múltiples bloques de cálculo (620A-620B, 1220A-1220N); y

recursos compartidos (618) que incluyen recursos de hardware, en donde diversos recursos de ejecución dentro de cada bloque de cálculo (620A-620B, 1220A-1220N) hacen uso de los recursos compartidos (618), caracterizado por que

el microcontrolador incorporado (710) está configurado para ejecutar la lógica de firmware para realizar operaciones de planificación para los múltiples bloques de cálculo (620A-620B, 1220A-1220N),

y el microcontrolador incorporado (710) está configurado para evitar una prioridad excesivamente agresiva monitorizando la latencia de fallo de página promedio en una base por contexto, en donde la latencia de fallo de página promedio para un contexto se compara con un umbral de marca de límite inferior y un umbral de marca de límite superior y, cuando el microcontrolador incorporado (710) detecta que la latencia de fallo de página promedio para el contexto está por debajo del umbral de marca de límite inferior, el microcontrolador incorporado (710) está configurado para deshabilitar la prioridad de grupo de trabajo basada en fallo de página o la prioridad de hilo basada en fallo de página para ese contexto, y cuando el microcontrolador incorporado (710) detecta que la latencia de fallo de página promedio para el contexto está por encima del umbral de marca de límite superior, el microcontrolador incorporado (710) está configurado para habilitar la prioridad de grupo de trabajo basada en fallo de página o prioridad de hilo basada en fallo de página para ese contexto,

en donde un bloque de cálculo de los múltiples bloques de cálculo (620A-620B, 1220A-1220N) pasa a un estado listo para prioridad una vez que el número de fallos de página dentro del bloque de cálculo supera un umbral.

2. El subsistema de ejecución (700) de acuerdo con la reivindicación 1, en donde los múltiples bloques de cálculo (620A-620B, 1220A-1220N) incluyen un primer bloque de cálculo y un segundo bloque de cálculo, y el primer bloque de cálculo está configurado para dar prioridad a un primer grupo de trabajo de la carga de trabajo mientras que el segundo bloque de cálculo está configurado para ejecutar un segundo grupo de trabajo de la carga de trabajo.

3. El subsistema de ejecución (700) de acuerdo con la reivindicación 1, en donde la matriz de procesamiento (212, 612) está configurada para direccionar la memoria a través de un mapeo de direcciones virtuales y para admitir fallos de página para el mapeo de direcciones virtuales.

4. El subsistema de ejecución (700) de acuerdo con la reivindicación 3, en donde un primer bloque de cálculo de los múltiples bloques de cálculo (620A-620B, 1220A-1220N) está configurado para detectar que un primer grupo de trabajo tiene una cantidad de fallos de página no manejados por encima de un umbral, detener la ejecución del primer grupo de trabajo y grabar un estado de contexto para el primer grupo de trabajo.

5. El subsistema de ejecución (700) de acuerdo con la reivindicación 3, que incluye adicionalmente una memoria de grabado de contexto para almacenar un estado de contexto para cada uno de los múltiples bloques de cálculo (620A-620B, 1220A-1220N), en donde un primer bloque de cálculo está configurado para grabar el estado de contexto para un primer grupo de trabajo a la memoria de grabado de contexto.

6. El subsistema de ejecución (700) de acuerdo con la reivindicación 5, en donde el primer bloque de cálculo está configurado para grabar el estado de contexto para el primer grupo de trabajo en una región de la memoria de grabado de contexto que está dedicada al primer bloque de cálculo.

7. Un método realizado por un subsistema de ejecución (700) dentro de una matriz de procesamiento de una unidad de procesamiento de gráficos de propósito general de procesador paralelo, GPGPU, incluyendo la GPGPU un microcontrolador incorporado (710) y recursos compartidos (618) que incluyen recursos de hardware, en donde el método comprende:

proporcionar múltiples bloques de cálculo (620A-620B, 1220A-1220N), incluyendo cada bloque de cálculo múltiples agrupaciones de procesamiento (214A-214N, 614A-614H) configuradas para operación paralela, en donde cada uno de los múltiples bloques de cálculo (620A-620B, 1220A-1220N) es independiente de prioridad y diversos recursos de ejecución dentro de cada bloque de cálculo (620A-620B, 1220A-1220N) hacen uso de los recursos compartidos (618); y

planificar, por el microcontrolador integrado (710), una carga de trabajo para los múltiples bloques de cálculo (620A-620B, 1220A-1220N);

caracterizado por:

ejecutar, por el microcontrolador integrado (710), lógica de firmware para realizar operaciones de planificación para los múltiples bloques de cálculo (620A-620B, 1220A-1220N);

evitar, por el microcontrolador integrado (710), una prioridad excesivamente agresiva monitorizando la latencia de fallo de página promedio en una base por contexto, en donde la latencia de fallo de página promedio para un contexto se compara con un umbral de marca de límite inferior y un umbral de marca de límite superior, deshabilitar, por el microcontrolador integrado (710), la prioridad de grupo de trabajo basada en fallo de página o la prioridad de hilo basada en fallo de página para el contexto cuando el microcontrolador integrado (710) detecta que la latencia de fallo de página promedio para el contexto está por debajo del umbral de marca de límite inferior;

habilitar, por el microcontrolador integrado (710), la prioridad de grupo de trabajo basada en fallo de página o la prioridad de hilo basada en fallo de página para el contexto cuando el microcontrolador integrado (710) detecta que la latencia de fallo de página promedio para el contexto está por encima del umbral de marca de agua superior; y hacer la transición a un bloque de cálculo de los múltiples bloques de cálculo (620A-620B, 1220A-1220N) a un estado listo para prioridad una vez que el número de fallos de página dentro del bloque de cálculo supera un umbral.

8. El método de acuerdo con la reivindicación 7, en donde los múltiples bloques de cálculo (620A-620B, 1220A-1220N) incluyen un primer bloque de cálculo y un segundo bloque de cálculo, y el primer bloque de cálculo es para dar prioridad a un primer grupo de trabajo de la carga de trabajo mientras que el segundo bloque de cálculo es para ejecutar un segundo grupo de trabajo de la carga de trabajo.

9. El método de acuerdo con la reivindicación 7, comprendiendo el método, además:

direccionar, por la matriz de procesamiento (212, 612), la memoria a través de un mapeo de direcciones virtuales; y soportar, por la matriz de procesamiento (212, 612), fallos de página para el mapeo de direcciones virtuales.

10. El método de acuerdo con la reivindicación 9, comprendiendo el método, además:

detectar, por un primer bloque de cálculo de los múltiples bloques de cálculo (620A-620B, 1220A-1220N), que un primer grupo de trabajo tiene un número de fallos de página no manejados por encima de un umbral;

detener, por el primer bloque de cálculo de los múltiples bloques de cálculo (620A-620B, 1220A-1220N), la ejecución del primer grupo de trabajo; y

grabar, por el primer bloque de cálculo de los múltiples bloques de cálculo (620A-620B, 1220A-1220N), un estado de contexto para el primer grupo de trabajo.

11. El método de acuerdo con la reivindicación 9, comprendiendo el método, además:

almacenar, por una memoria de grabado de contexto, un estado de contexto para cada uno de los múltiples bloques de cálculo (620A-620B, 1220A-1220N); y

grabar, por el primer bloque de cálculo, el estado de contexto para un primer grupo de trabajo en la memoria de grabado de contexto.

12. El método de acuerdo con la reivindicación 11, comprendiendo el método, además:

grabar, por el primer bloque de cálculo, el estado de contexto para el primer grupo de trabajo en una región de la memoria de grabado de contexto que está dedicada al primer bloque de cálculo.