CN108693457A - 用于消除上电过冲的芯片测试方法及其系统 - Google Patents

用于消除上电过冲的芯片测试方法及其系统 Download PDF

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Abstract

本发明提供一种用于消除上电过冲的芯片测试方法，包括：提供用于供电的直流电源、待检测的芯片，和带有芯片测试插座的芯片测试板；提供负载开关，直流电源经过负载开关向芯片测试插座供电，负载开关输入端连接到直流电源；负载开关使能端和芯片接地端分别连接到芯片测试插座，当芯片测试插座紧合时，负载开关使能端和芯片接地端产生电气连接；将负载开关使能端通过上拉电阻连接到直流电源；芯片插入芯片测试插座，并紧合芯片测试插座，经过延时后进行测试。本发明还提供一种用于消除上电过冲的芯片测试系统。本发明能够使得芯片先接触芯片测试板再上电，可以有效降低芯片测试过程中的EOS损坏率。

Description

用于消除上电过冲的芯片测试方法及其系统
技术领域
本发明涉及电子器件技术领域，尤其涉及一种用于消除上电过冲的芯片测试方法及其系统。
背景技术
在芯片制造工艺中，芯片测试是较为重要的环节。芯片测试分为一般测试和特殊测试，集成电路芯片测试需要将封装后的芯片置于各种环境下测试芯片的电气特性，诸如消耗功率、运行速度、耐压度等。经测试后的芯片依其电气特性划分为不同等级：一般测试合格的产品经过标记、包装后即可出厂，未通过测试的芯片则成为降级品或废品；特殊测试则根据客户需求从符合技术参数规格、品种的芯片中取样进行针对性测试，定级符合客户需求的专用合格芯片。
目前，集成电路设计企业在对芯片进行系统级测试时，通常采用直流稳压电源给芯片测试系统供电，在更换测试芯片的过程中，通常不会断开供电，导致在芯片引脚压合到测试插座的瞬间会有过冲电流或电压的存在，造成芯片因承受过度电性应力(ElectricalOver Stress，EOS)而损坏。这类EOS导致的芯片损坏不仅会降低芯片的测试效率，并且还会影响对测试芯片的可靠性判断。
因此，亟需设计一种芯片测试方法及其系统，能够消除芯片测试过程中的上电过冲所造成的过度电性压力(EOS)，提高芯片的测试效率，并且提高对测试芯片性能判断的准确性。
发明内容
本发明提供的用于消除上电过冲的芯片测试方法及其系统，能够针对现有技术的不足，消除芯片测试过程中上电过冲对芯片造成的EOS损伤，提高芯片的测试效率，提高芯片性能判断的可靠性。
第一方面，本发明提供一种用于消除上电过冲的芯片测试方法，其中包括：
步骤一：提供用于供电的直流电源、待检测的芯片，和带有芯片测试插座的芯片测试板；
步骤二：提供负载开关，所述直流电源经过负载开关向所述芯片测试插座供电，所述负载开关的输入端连接到所述直流电源；
步骤三：将所述负载开关的使能端和所述芯片的接地端分别连接到所述芯片测试插座，当所述芯片测试插座紧合时，所述负载开关的使能端和所述芯片的接地端产生电气连接；
步骤四：将所述负载开关的使能端通过上拉电阻连接到所述直流电源；
步骤五：将所述芯片插入所述芯片测试插座，并紧合所述芯片测试插座，经过延时后进行测试。
可选地，上述负载开关的使能端连接到所述芯片测试插座的第一探针，所述芯片的接地端连接到所述芯片测试插座的第二探针，当所述芯片测试插座紧合时，所述第一探针和第二探针相连产生电气连接。
可选地，上述芯片的接地端通过球形触点连接到所述芯片测试插座的第二探针。
可选地，上述芯片测试插座的第一探针还连接到所述芯片测试板位于芯片测试插座下方的焊盘。
可选地，上述直流电源包括电源变压器、整流电路、滤波电路和稳压电路。
可选地，上述芯片测试插座通过旋紧、压紧或扣紧进行紧合。
另一方面，本发明提供一种用于消除上电过冲的芯片测试方法，其中包括：
直流电源，用于供电；
带有芯片测试插座的芯片测试板；
待检测的芯片，所述芯片的接地端连接到所述芯片测试插座；
负载开关，所述负载开关的输入端连接到所述直流电源，所述负载开关的输出端用于向所述芯片供电，所述负载开关的使能端连接到所述芯片测试插座；
上拉电阻，所述负载开关的使能端通过所述上拉电阻连接到所述直流电源；
其中，当所述芯片测试插座紧合时，所述负载开关的使能端和所述芯片的接地端产生电气连接。
可选地，上述负载开关的使能端连接到所述芯片测试插座的第一探针，所述芯片的接地端连接到所述芯片测试插座的第二探针，当所述芯片测试插座紧合时，所述第一探针和第二探针相连产生电气连接。
可选地，上述芯片的接地端通过球形触点连接到所述芯片测试插座的第二探针。
可选地，上述芯片测试插座的第一探针还连接到所述芯片测试板位于芯片测试插座下方的焊盘。
可选地，上述直流电源包括电源变压器、整流电路、滤波电路和稳压电路。
本发明实施例提供的用于消除上电过冲的芯片测试方法及其系统，改进了现有技术中芯片测试板的原理图和PCB，能够使得芯片先接触PCB再上电，可以有效降低芯片测试过程中的EOS损坏率。
附图说明
图1为现有技术中芯片测试系统的结构示意图；
图2为本发明一实施例的芯片测试系统的结构示意图；
图3为本发明一实施例的负载开关引脚排布示意图；
图4为本发明一实施例的负载开关内部结构电路示意图；
图5为本发明一实施例的电源管理芯片与测试插座的结构示意图；
图6为本发明一实施例的负载开关使能端EN连接到电源管理芯片GND引脚的电路图；
图7为本发明一实施例的负载开关的输入端、使能端、输出端的上电时序图；
图8为本发明一实施例的用于消除上电过冲的芯片测试方法流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在芯片测试的现有技术中，通常采用直流稳压电源上电，直接向芯片测试板供电。图1示出了现有技术中芯片测试系统的结构示意图。如图所示，使用直流电源向芯片测试板供电，芯片测试板上具有测试插座，电源管理芯片插入测试插座中进行测试，测试插座用于固定待测试的电源管理芯片并将芯片连接到芯片测试印制电路板(Printed CircuitBoard，PCB)。
具体地，直流稳压电源主要由电源变压器、整流电路、滤波电路和稳压电路四个部分组成。典型地，电源变压器用于将220V电网交流电压降至实际使用所需交流电压；整流电路用于把交流电压转换成脉动的直流电压，脉动直流电压的范围可以是但不限于0-36V；滤波电路用于减小脉动，使直流电压输出更加平稳；由于电源质量的参差不齐，当电网电压波动或者负载变化时，有可能使得输出电压发生改变，稳压电路用于在电网电压波动或者负载电流变化时保持输出电压不变，特别的，稳压电源的主要参数包括电压调整率、电流调整率和纹波电压。
具体地，本发明的实施例包括但不限于使用电源管理芯片(Power ManagementIntegrated Circuits，PMIC)作为被测芯片。
具体地，测试插座(Socket)安装在芯片测试板的PCB板上，用于放置和固定待测试的芯片，测试插座内部通过探针实现芯片球形触点(Ball)与测试板PCB焊盘的电气连接，当测试插座Socket被合上且旋紧后，芯片引脚与芯片测试板的PCB能够电气地连接在一起。
在现有技术的芯片测试过程中，芯片测试的操作过程主要通过人工控制，在测试过程不下电的情况下，如果使用测试插座Socket时，需要人为地在取芯片前关闭电源，在放芯片后再打开电源，才能保证芯片不带电操作。如果在系统带电的情况下放入芯片，就会出现带电操作的情况，极大可能导致芯片被上电过冲损坏。测试插座(Socket)在旋紧的过程中，探针和芯片的球形触点(Ball)会抖动性接触，同时电压也会出现抖动，同样可能会导致芯片损坏。此种缺陷难以判断是芯片自身缺陷还是由于EOS导致。
本发明的一个实施例提供一种用于消除上电过冲的芯片测试方法及其系统，通过在电路上增加负载开关，利用待测芯片的一个GND引脚的球形触点(Ball)来控制负载开关的通断，达到利用测试插座(Socket)的通断来控制电源通断的技术效果。此实施例提供的消除上电过冲的芯片测试方法及其系统，可以有效降低测试插座(Socket)上电瞬间的过冲对芯片的冲击，且可以简化人工操作流程，便于把控。
图2示出了本发明的一个实施例的芯片测试系统的结构示意图。如图所示，使用直流电源连接到负载开关，通过负载开关控制向芯片测试板供电，芯片测试板上具有测试插座，电源管理芯片PMIC插入测试插座中进行测试，测试插座用于固定待测试的电源管理芯片PMIC并将芯片连接到芯片测试印制电路板(Printed Circuit Board，PCB)。
可选地，在本发明的另一个实施例中，负载开关也可以设置在芯片测试板上，即直流电源向芯片测试板供电，而位于芯片测试板上的负载开关控制向测试插座供电。
具体地，本发明的直流稳压电源主要由电源变压器、整流电路、滤波电路和稳压电路四个部分组成。典型地，电源变压器用于将220V电网交流电压降至实际使用所需交流电压；整流电路用于把交流电压转换成脉动的直流电压，脉动直流电压的范围可以是但不限于0-36V；滤波电路用于减小脉动，使直流电压输出更加平稳；由于电源质量的参差不齐，当电网电压波动或者负载变化时，有可能使得输出电压发生改变，稳压电路用于在电网电压波动或者负载电流变化时保持输出电压不变，特别的，稳压电源的主要参数包括电压调整率、电流调整率和纹波电压。
具体地，本发明的负载开关可以是集成负载开关。如图3所示，典型地，负载开关包含四类引脚：输入电压引脚IN、输出电压引脚OUT、使能引脚EN和接地引脚GND。当使能器件时，负载开关内部的导通FET接通，使得电流从输入引脚IN流向输出引脚OUT。负载开关常见的参数包括输入电压范围、最大导通电流和导通电阻等。通常用于配电、上电排序和电源状态转换、减小待机模式下的漏电流和浪涌电流的控制。在没有任何转换效率的情况下开启子系统，可能会由于负载电容快速充电产生浪涌电流而导致输入电压下陷，负载开关可以通过控制输出电压的上升时间来消除此问题。
特别地，负载开关可以配合机械开关进行使用，从而控制直流电源向芯片测试板的供电。
图4示出了本发明负载开关的内部结构电路示意图。如图所示，401为导通FET，导通FET是负载开关的重要元件，决定了负载开关可处理的最大输入电压和最大负载电流。负载开关的导通电阻是导通FET的特性，用于计算负载开关的功耗。典型地，导通FET可以是N沟道FET，也可以是P沟道FET。402为栅极驱动器，优选以控制方式对FET的栅极进行充放电，控制FET器件的上升时间。403为控制逻辑模块，由外部逻辑信号驱动，控制逻辑模块控制了导通FET401和其它模块，典型地，如快速输出放电模块405、电荷泵404和带有保护功能的模块诸如反向电流保护模块408、限流模块407和热关断406的接通和关断。特别的，在另一个实施例中，负载开关中可以不包含电荷泵404。典型地，电荷泵404可以用于带有N沟道FET的负载开关，因为栅极和源极(连接VOUT)间需要有正差分电压才能接通FET。快速输出放电模块405是一个连接VOUT到GND的片上电阻，当禁用器件时，该电阻导通。这将对输出节点进行放电，从而防止输出浮空。特别地，对于带有快速输出放电模块405的器件，仅当VIN引脚处于工作范围内时有效。不同的负载开关中还包括其它功能。这些功能包括但不限于热关断406、限流407和反向电流保护408。
具体地，测试插座(Socket)安装在芯片测试板的PCB板上，用于放置和固定待测试的芯片，测试插座内部通过探针实现芯片球形触点(Ball)与测试板PCB焊盘的电气连接，当测试插座Socket被合上且旋紧后，芯片引脚与芯片测试板的PCB能够电气地连接在一起。
进一步地，图5示出了本发明的一个实施例中的电源管理芯片与测试插座的结构示意图。如图所示，测试插座的一个探针B与负载开关的使能端(Enable Pin)连接，探针A与电源管理芯片(PMIC)的接地引脚球形触点(GND Ball)连接。当测试插座(Socket)未压合并旋紧时，探针A和探针B是分离的，在测试插座(Socket)旋紧的瞬间，负载开关的使能端Enable被拉低，负载开关打开，经过一段延时后直流稳压电源经过负载开关给电源管理芯片(PMIC)供电。
进一步地，图6示出了负载开关的使能端EN连接到电源管理芯片的GND引脚的电路图。如图所示，上拉电阻R1使得电源管理芯片的使能端EN为高电平，此时负载开关为关断的状态，当测试插座(Socket)压合并旋紧时，负载开关的使能端EN被拉低到电源管理芯片的接地引脚GND，此时负载开关经过一段延时后开始给电源管理芯片(PMIC)供电。
进一步地，图7示出了本发明的一个实施例的负载开关的输入端、使能端、输出端的上电时序图。如图所示，当负载开关连接到直流电源时，输入端引脚为高电平，同时，负载开关的使能端由于上拉电阻R1的存在而呈现高电平。当测试插座Socket旋紧的瞬间，输入端引脚由于连接到直流电源仍然为高电平，而由于负载开关的使能端EN连接到探针B、电源管理芯片的GND探针A，探针A、B产生电气连接，负载开关的使能端由高电平变为低电平。经过Tdelay时间的延迟后，负载开关打开，其输出端OUTPUT开始输出电压，给后端的电源管理芯片(PMIC)供电。当测试插座(Socket)松开时，探针A和探针B分离，负载开关的使能端脱离电源管理芯片(PMIC)的GND引脚，由于上拉电阻R1的存在而重新呈高电平，负载开关的输出端(OUTPUT)缓慢下电。
另一方面，本发明还提供一种用于消除上电过冲的芯片测试方法，如图8所示，S81：提供用于供电的直流电源、待检测的芯片，和带有芯片测试插座的芯片测试板；S82：提供负载开关，所述直流电源经过负载开关向所述芯片测试插座供电，所述负载开关的输入端连接到所述直流电源；S83：将所述负载开关的使能端和所述芯片的接地端分别连接到所述芯片测试插座，当所述芯片测试插座紧合时，所述负载开关的使能端和所述芯片的接地端产生电气连接；S84：将所述负载开关的使能端通过上拉电阻连接到所述直流电源；S85：将所述芯片插入所述芯片测试插座，并紧合所述芯片测试插座，经过延时后进行测试。
在本发明的一个实施例中，负载开关的使能端EN连接到芯片测试插座Socket的探针B，电源管理芯片的接地端GND通过球形触点连接到芯片测试插座的探针A，当芯片测试插座旋紧时，探针B和探针A相连并电气连接。进一步地，探针B还连通芯片测试板位于芯片测试插座Socket下方的焊盘。
本发明实施例提供的用于消除上电过冲的芯片测试方法及其系统，能够简化芯片测试的操作流程，在不下电的情况下实现先旋紧测试插座再上电，有效消除芯片压合瞬间的上电过冲，降低因带电操作产生的电性过冲导致的芯片损坏概率。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (11)

1.一种用于消除上电过冲的芯片测试方法，其特征在于，包括：
步骤一：提供用于供电的直流电源、待检测的芯片，和带有芯片测试插座的芯片测试板；
步骤二：提供负载开关，所述直流电源经过负载开关向所述芯片测试插座供电，所述负载开关的输入端连接到所述直流电源；
步骤三：将所述负载开关的使能端和所述芯片的接地端分别连接到所述芯片测试插座，当所述芯片测试插座紧合时，所述负载开关的使能端和所述芯片的接地端产生电气连接；
步骤四：将所述负载开关的使能端通过上拉电阻连接到所述直流电源；
步骤五：将所述芯片插入所述芯片测试插座，并紧合所述芯片测试插座，经过延时后进行测试。
2.根据权利要求1所述的方法，其特征在于，所述负载开关的使能端连接到所述芯片测试插座的第一探针，所述芯片的接地端连接到所述芯片测试插座的第二探针，当所述芯片测试插座紧合时，所述第一探针和第二探针相连产生电气连接。
3.根据权利要求2所述的方法，其特征在于，所述芯片的接地端通过球形触点连接到所述芯片测试插座的第二探针。
4.根据权利要求2所述的方法，其特征在于，所述芯片测试插座的第一探针还连接到所述芯片测试板位于芯片测试插座下方的焊盘。
5.根据权利要求1所述的方法，其特征在于，所述直流电源包括电源变压器、整流电路、滤波电路和稳压电路。
6.根据权利要求1所述的方法，其特征在于，所述芯片测试插座通过旋紧、压紧或扣紧进行紧合。
7.一种用于消除上电过冲的芯片测试系统，其特征在于，包括：
直流电源，用于供电；
带有芯片测试插座的芯片测试板；
待检测的芯片，所述芯片的接地端连接到所述芯片测试插座；
负载开关，所述负载开关的输入端连接到所述直流电源，所述负载开关的输出端用于向所述芯片供电，所述负载开关的使能端连接到所述芯片测试插座；
上拉电阻，所述负载开关的使能端通过所述上拉电阻连接到所述直流电源；
其中，当所述芯片测试插座紧合时，所述负载开关的使能端和所述芯片的接地端产生电气连接。
8.根据权利要求7所述的系统，其特征在于，所述负载开关的使能端连接到所述芯片测试插座的第一探针，所述芯片的接地端连接到所述芯片测试插座的第二探针，当所述芯片测试插座紧合时，所述第一探针和第二探针相连产生电气连接。
9.根据权利要求8所述的系统，其特征在于，所述芯片的接地端通过球形触点连接到所述芯片测试插座的第二探针。
10.根据权利要求8所述的系统，其特征在于，所述芯片测试插座的第一探针还连接到所述芯片测试板位于芯片测试插座下方的焊盘。
11.根据权利要求7所述的系统，其特征在于，所述直流电源包括电源变压器、整流电路、滤波电路和稳压电路。
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