CN205484701U - 一种ic pmu上电时间及反复上下电稳定性测试电路 - Google Patents
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Abstract
本实用新型涉及一种IC PMU上电时间及反复上下电稳定性测试电路，包括DC‑DC、CPLD、第一负载开关、第二负载开关、第三负载开关、第一缓启电路、第二缓启电路、第一二极管、第二二极管、第三二极管、待测试IC和辅助测试PC，本实用新型通过CPLD对待测试IC的PMU模块的上电、上下电间隔和上下电次数进行设置，进而控制待测试IC上电和下电；采用辅助测试PC对待测试IC的上电延迟和上下电结果进行监测，并通过与CPLD中设置的上下电次数进行对比判断测试是否成功，从而实现待测试IC的PMU模块上电时间及系统反复上下电稳定性测试，本新型电路设计简单、成本低、应用面较广和简单易用的特点，可取代常规程控电源供电的测试方法。
Description
技术领域
本实用新型涉及IC技术领域，特别涉及一种IC PMU上电时间及反复上下电稳定性测试电路。
背景技术
IC电源及系统上下电稳定性测试是IC验证中必不可少的一个环节，常用验证方法为使用程控电源或专用的上下电设备进行控制，程控电源价格昂贵，且因其内部电路比较复杂、容性负载较大，上电时间固定且变化缓慢，导致验证测试受限。
实用新型内容
本实用新型目的是提供一种IC PMU上电时间及反复上下电稳定性测试电路，解决现有技术中存在的上述问题。
本实用新型解决上述技术问题的技术方案如下：
一种IC PMU(电源管理单元)上电时间及反复上下电稳定性测试电路，包括DC-DC、CPLD(复杂可编程逻辑器件)、第一负载开关、第二负载开关、第三负载开关、第一缓启电路、第二缓启电路、第一二极管、第二二极管、第三二极管、待测试IC和辅助测试PC，所述DC-DC的输出端分别与所述CPLD、第一负载开关、第二负载开关和第三负载开关的VDD端电连接，所述CPLD的IO1端、IO2端和IO3端分别与所述第一负载开关、第二负载开关和第三负载开关的PWR_EN端电连接，所述第一负载开关的输出端与所述第一二极管的阳极电连接，所述第二负载开关的输出端串联第一缓启电路后与所述第 二二极管的阳极电连接，所述第三负载开关的输出端串联第二缓启电路后与所述第三二极管的阳极电连接，所述第一二极管、第二二极管、第三二极管的阴极均与所述待测试IC的PMU模块的VDD_LDO_IN端电连接，所述待测试IC与所述辅助测试PC电连接。
本实用新型的有益效果是：通过CPLD对待测试IC的PMU模块的上电、上下电间隔和上下电次数进行设置，进而控制待测试IC上电和下电；采用辅助测试PC对待测试IC的上电延迟和上下电结果进行监测，并通过与CPLD中设置的上下电次数进行对比判断测试是否成功，从而实现待测试IC的PMU模块上电时间及系统反复上下电稳定性测试，本新型电路设计简单、成本低、应用面较广和简单易用的特点，可取代常规程控电源供电的测试方法。
在上述技术方案的基础上，本实用新型还可以做如下改进。
进一步，所述第一缓启电路和第二缓启电路均包括NMOS管、PMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第一电容、第二电容、第三电容和第四电容；所述第一电阻的一端与所述NMOS管的源极电连接，另一端与所述PMOS管的栅极；所述PMOS管的栅极和所述第一电阻的公共端分别电连接第二电阻的一端和第二电容的一端，所述第二电阻的另一端、所述第二电容的另一端和所述PMOS管的源极均接地；所述NMOS管的栅极与所述NMOS管的漏极间依次串联所述第三电阻、第五电阻和第三电容；所述第四电阻的一端与所述PMOS管的漏极电连接，另一端与所述第三电阻和所述第五电阻的公共端电连接；所述第一电容的一端与所述第一电阻和所述NMOS管的源极的公共端电连接，另一端接地；所述第四电容的一端与所述第三电容和所述NMOS管的漏极的公共端电连接，另一端接地；所述第一电阻和所述第一电容的公共端为所述缓启电路的VDD_IN端，所述第三电容和所述第四电容的公共端为所述缓启电路的VDD_OUT端。
采用上述进一步方案的有益效果是，缓启电路采用MOS管加外围器件来 实现控制，MOS管具有低导通电阻及电压驱动特性，使得控制电路简单，只需加几个外部无源器件即可工作。
进一步，所述DC-DC为Buck电路(降压式变换电路)。
进一步，所述待测试IC与所述辅助测试PC采用RS-232接口电连接。
进一步，还包括第六电阻，所述第六电阻的一端与所述PMU模块的VDD_LDO_IN端电连接，另一端接地。
采用上述进一步方案的有益效果是，为下电过程中提供快速泄放通路，加速电源下电。
附图说明
图1为本实用新型一种IC PMU上电时间及反复上下电稳定性测试电路原理框图；
图2为本实用新型一种IC PMU上电时间及反复上下电稳定性测试电路的缓启电路电路图。
附图中，各标号所代表的部件列表如下：
1、第一二极管，2、第二二极管，3、第三二极管，4、NMOS管，5、PMOS管，6、第一电阻，7、第二电阻，8、第三电阻，9第四电阻，10、第五电阻，11、第一电容，12、第二电容，13、第三电容，14、第四电容，15、第六电阻。
具体实施方式
以下结合附图对本实用新型的原理和特征进行描述，所举实例只用于解释本实用新型，并非用于限定本实用新型的范围。
如图1所示，一种IC PMU上电时间及反复上下电稳定性测试电路，包括DC-DC、CPLD、第一负载开关、第二负载开关、第三负载开关、第一缓启 电路、第二缓启电路、第一二极管1、第二二极管2、第三二极管3、待测试IC和辅助测试PC，所述DC-DC的输出端分别与所述CPLD、第一负载开关、第二负载开关和第三负载开关的VDD端电连接，所述CPLD的IO1端、IO2端和IO3端分别与所述第一负载开关、第二负载开关和第三负载开关的PWR_EN端电连接，所述第一负载开关的输出端与所述第一二极管1的阳极电连接，所述第二负载开关的输出端串联第一缓启电路后与所述第二二极管2的阳极电连接，所述第三负载开关的输出端串联第二缓启电路后与所述第三二极管3的阳极电连接，所述第一二极管1、第二二极管2、第三二极管3的阴极均与所述待测试IC的PMU模块的VDD_LDO_IN端电连接，所述待测试IC与所述辅助测试PC电连接。
通过所述CPLD对待测试IC的PMU模块的上电、上下电间隔和上下电次数进行设置，进而控制待测试IC上电和下电。
所述第一负载开关、第二负载开关和第三负载开关分别为各支路上电控制电路，若该待测试IC使能信号拉高，则打开支路电源，若该芯片使能信号为低，则关闭支路电源。
所述第一二极管1、第二二极管2和第三二极管3为兼容设计器件，可防止某一支路上电其它支路未上电的情况下倒灌到其它支路电源上。
所述第一缓启电路和第二缓启电路为相同缓启电路，主要实现防抖动延时上电及缓启功能。如图2所示，所述第一缓启电路和第二缓启电路均包括NMOS管4、PMOS管5、第一电阻6、第二电阻7、第三电阻8、第四电阻9、第五电阻10、第一电容11、第二电容12、第三电容13和第四电容14；所述第一电阻6的一端与所述NMOS管4的源极电连接，另一端与所述PMOS管5的栅极；所述PMOS管5的栅极和所述第一电阻6的公共端分别电连接第二电阻7的一端和第二电容12的一端，所述第二电阻7的另一端、所述第二电容12的另一端和所述PMOS管5的源极均接地；所述NMOS管4的栅极与 所述NMOS管4的漏极间依次串联所述第三电阻8、第五电阻10和第三电容13；所述第四电阻9的一端与所述PMOS管5的漏极电连接，另一端与所述第三电阻8和所述第五电阻10的公共端电连接；所述第一电容11的一端与所述第一电阻6和所述NMOS管4的源极的公共端电连接，另一端接地，为去耦电容；所述第四电容14的一端与所述第三电容13和所述NMOS管4的漏极的公共端电连接，另一端接地，也为去耦电容；所述第一电阻6和所述第一电容11的公共端为所述缓启电路的VDD_IN端，所述第三电容13和所述第四电容14的公共端为所述缓启电路的VDD_OUT端。
所述缓启电路主要用于调节支路电源上电时间，通过调节内部电路阻容参数以及根据Vgs导通电压门限的不同，选择相应的MOSFET器件，可调整支路电源上电时间，以测试待测试IC的PMU模块的上电时间健壮性及系统稳定性。
所述第一电阻6、第二电阻7和第二电容12组成防抖延时电路，且所述第一电阻6可为第一电容11提供一个快速放电通道，第一电阻6和第二电阻7的分压值需要大于所述PMOS管5的导通门限电压，用于控制所述PMOS管5的开启，PMOS管5的导通门限电压和其自身参数相关。适当改变所述第一电阻6、第二电阻7和第二电容12的值可改变电路的防抖动延时以满足电路设计要求。
所述第四电阻9和第三电容13组成充电回路，用于控制上电电流上升斜率，并控制PMOS管5的开启过程，延长平台电压的时间达到缓启的目的。
所述第三电阻8和第五电阻10用于防止NMOS管4自激振荡，一般第三电阻8和第五电阻10的阻值远小于第四电阻9的阻值。
所述NMOS管4为功率器件，需结合电路进行选型，需要考虑NMOS管4自身耐电压和耐冲击电流的大小，栅源间的开启电压、直流导通电阻、热阻和最大结温等参数。此电路中主要利用的NMOS管4开关特性，通过栅源极 的电压来控制漏源间的导通速度，从而控制上电时输出电压的上升时间实现缓启功能，通过调整外围阻容器件值并考虑NMOS管4的寄生参数的影响，可对上升时间进行适当调整。
所述DC-DC为Buck电路，输入为直流输入DC_IN，完成从高电压到低电压变换功能，如5V直流电源转换为3.3V电源。
所述待测试IC与所述辅助测试PC采用RS-232接口电连接。采用辅助测试PC对待测试IC的上电延迟和上下电结果进行监测，并通过与CPLD中设置的上下电次数进行对比判断测试是否成功，从而实现待测试IC的PMU模块上电时间及系统反复上下电稳定性测试。
所示测试电路还包括第六电阻15，所述第六电阻15的一端与所述PMU模块的VDD_LDO_IN端电连接，另一端接地，为下电过程中提供快速泄放通路，加速电源下电。
以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (5)
1.一种IC PMU上电时间及反复上下电稳定性测试电路，其特征在于，包括DC-DC、CPLD、第一负载开关、第二负载开关、第三负载开关、第一缓启电路、第二缓启电路、第一二极管(1)、第二二极管(2)、第三二极管(3)、待测试IC和辅助测试PC，
所述DC-DC的输出端分别与所述CPLD、第一负载开关、第二负载开关和第三负载开关的VDD端电连接，所述CPLD的IO1端、IO2端和IO3端分别与所述第一负载开关、第二负载开关和第三负载开关的PWR_EN端电连接，所述第一负载开关的输出端与所述第一二极管(1)的阳极电连接，所述第二负载开关的输出端串联第一缓启电路后与所述第二二极管(2)的阳极电连接，所述第三负载开关的输出端串联第二缓启电路后与所述第三二极管(3)的阳极电连接，所述第一二极管(1)、第二二极管(2)、第三二极管(3)的阴极均与所述待测试IC的PMU模块的VDD_LDO_IN端电连接，所述待测试IC与所述辅助测试PC电连接。
2.根据权利要求1所述一种IC PMU上电时间及反复上下电稳定性测试电路，其特征在于，所述第一缓启电路和第二缓启电路均包括NMOS管(4)、PMOS管(5)、第一电阻(6)、第二电阻(7)、第三电阻(8)、第四电阻(9)、第五电阻(10)、第一电容(11)、第二电容(12)、第三电容(13)和第四电容(14)；
所述第一电阻(6)的一端与所述NMOS管(4)的源极电连接，另一端与所述PMOS管(5)的栅极；所述PMOS管(5)的栅极和所述第一电阻(6)的公共端分别电连接第二电阻(7)的一端和第二电容(12)的一端，所述第二电阻(7)的另一端、所述第二电容(12)的另一端和所述PMOS管(5)的源极均接地；所述NMOS管(4)的栅极与所述NMOS管(4)的漏极间依次 串联所述第三电阻(8)、第五电阻(10)和第三电容(13)；所述第四电阻(9)的一端与所述PMOS管(5)的漏极电连接，另一端与所述第三电阻(8)和所述第五电阻(10)的公共端电连接；所述第一电容(11)的一端与所述第一电阻(6)和所述NMOS管(4)的源极的公共端电连接，另一端接地；所述第四电容(14)的一端与所述第三电容(13)和所述NMOS管(4)的漏极的公共端电连接，另一端接地；所述第一电阻(6)和所述第一电容(11)的公共端为所述缓启电路的VDD_IN端，所述第三电容(13)和所述第四电容(14)的公共端为所述缓启电路的VDD_OUT端。
3.根据权利要求1所述一种IC PMU上电时间及反复上下电稳定性测试电路，其特征在于，所述DC-DC为Buck电路。
4.根据权利要求1所述一种IC PMU上电时间及反复上下电稳定性测试电路，其特征在于，所述待测试IC与所述辅助测试PC采用RS-232接口电连接。
5.根据权利要求1至4任一所述一种IC PMU上电时间及反复上下电稳定性测试电路，其特征在于，还包括第六电阻(15)，所述第六电阻(15)的一端与所述PMU模块的VDD_LDO_IN端电连接，另一端接地。
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