CN109142821B - 一种降低上下电对硬件测试干扰的电路及方法 - Google Patents

一种降低上下电对硬件测试干扰的电路及方法 Download PDF

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Abstract

本发明提供了一种降低上下电对硬件测试干扰的电路及方法，保留原有机械开关控制上电、断电的功能，在操作上兼容原有方案，只需在电路中增加简单的元器件，结构简单，易于实现，无需增加新的操作方法，可直接导入现有测试流程。该电路采用隔离电源模块、RC延时电路，以及MOSFET反串联连接的方式，在开关闭合上电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢上升，MOSFET逐渐打开；在开关闭合下电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢下降，MOSFET逐渐断开。消除了因机械开关闭合上电，断开下电时的临界状态造成的电火花对硬件测试工作的干扰，示波器不会捕捉到板卡未稳定上下电时的电火花信号，提高了测试效率。

Description

一种降低上下电对硬件测试干扰的电路及方法
技术领域
本发明涉及服务器硬件测试领域，尤其涉及一种降低上下电对硬件测试干扰的电路及方法。
背景技术
为保证服务器各个板卡的长期稳定工作，减少因硬件信号质量问题而导致的隐患，板卡回收后，使用示波器进行全面测试的工作必不可少。在对服务器板卡进行测试时，服务器各个板卡会在上电初期进行必要的初始化工作，板卡能按照预订设计进行初始化，是板卡后续正常工作的保证。在一般情况下，对板卡测试的步骤为，首先，将示波器探头连接到测试点上，将示波器设置为边沿触发模式。其次，为板卡上电，示波器自动捕捉到所测信号的跳变波形，测试工程师分析并保存波形，然后，板卡断电。但是在实际操作中，为板卡上电，实际使用的是机械开关将电源投切到板卡上，此时板卡作为负载，已经接入电路。在机械开关从关断到开通的临界状态，容易产生电火花，临界状态时，板卡还未稳定上电，但是电火花造成的干扰会使示波器误触发。示波器捕捉到的是板卡未稳定上电时的电火花干扰信号，并非所需的板卡稳定上电后初始化过程的各个信号。同样，为板卡断电，大负载突然断开造成脉冲电流，产生电火花，电火花造成的干扰会使示波器误触发。示波器捕捉到的是板卡未稳定下电时的电火花干扰信号。由于电火花的的干扰，为捕捉测量一个信号的有效跳变，常常需要反复重复操作，浪费大量时间，造成测试效率低下。
发明内容
针对现有技术中存在的缺陷，本发明提出了一种降低上下电对硬件测试干扰的电路及方法，能有效的降低上下电对硬件测试的干扰。
一种降低上下电对硬件测试干扰的电路，包括：电源单元、电压处理单元、PSU和待测硬件；
所述电压处理单元的输入端与电源单元连接；所述电压处理单元的输出端与PSU输入端相连；所述PSU的输出端与待测硬件相连；
所述电源单元，用于提供工作电源电压；所述电压处理单元，用于在上下电瞬间消除工作电源电压不稳定产生的电火花；所述PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电；所述待测硬件：用于接收PSU处理过的直流电。
进一步的，所述电源单元采用220V交流电。
进一步的，所述电压处理单元包括机械开关、隔离电源模块1、第一延时电路、MOSFET1、隔离电源模块2、第二延时电路和MOSFET2；
所述机械开关靠近电源单元的一端连接电源单元的零线和火线，所述机械开关远离电源单元的一端的零线和火线连接隔离电源模块1的交流电输入端，所述机械开关远离电源单元的一端的零线和火线还连接隔离电源模块2的交流电输入端，所述隔离电源模块1的直流电输出端的正极连接第一延时电路中电阻R1的一端，所述电阻R1的另一端与第一电容C1的一端、N沟道MOSFET1的栅极相连，所述第一电容C1的另外一端与隔离电源模块1的直流电输出端的负极、N沟道MOSFET1的的源极相连，所述N沟道MOSFET1内寄生二极管D1，所述二极管D1的阳极连接MOSFET1的源极、阴极连接MOSFET1的漏极；所述MOSFET1的漏极还与电源单元火线相连，所述隔离电源模块2的直流电输出端的正极连接第二延时电路中电阻R2的一端，所述电阻R2的另一端与第二电容C2的一端、N沟道MOSFET2的栅极相连，所述第二电容C2的另外一端与隔离电源模块2的直流电输出端的负极、N沟道MOSFET2的的源极、N沟道MOSFET1的的源极相连，所述所述N沟道MOSFET2内寄生二极管D2，所述二极管D2的阳极连接MOSFET2的源极、阴极连接MOSFET2的漏极，所述MOSFET2的漏极连接PSU，所述PSU还与电源单元的零线、待测硬件相连。
所述第一延时电路由电阻R1和第一电容C1组成；
所述第二延时电路由电阻R2和第二电容C2组成。
进一步的，所述隔离电源模块1的AC和DC采用电气隔离；所述隔离电源模块2的AC和DC采用电气隔离。
进一步的，按下机械开关，电路从断开到连通为上电；断开机械开关，电路从连通到断开为下电。
进一步的，所述PSU将电压处理单元处理过的稳定工作电压转换成12V直流电。
一种降低上下电对硬件测试干扰的方法，是基于一种降低上下电对硬件测试干扰的电路实现，包括以下步骤：
S1：连接一种降低上下电对硬件测试干扰的电路；
S2：将示波器连接到待测硬件，设置为边沿触发模式；
S3：按下机械开关，为待测硬件上电；
S4：示波器捕捉并保存波形。
进一步的，一种降低上下电对硬件测试干扰的方法，还包括断开机械开关，为待测硬件下电。
进一步的，所述波形为硬件测试过程中所需的有效波形。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明提供了一种降低上下电对硬件测试干扰的电路及方法，在保留原有机械开关控制上电、断电的功能，在操作上兼容原有方案，只需在电路中增加简单的元器件，结构简单，易于实现，无需增加新的操作方法，可直接导入现有测试流程。该电路采用隔离电源模块、RC延时电路，以及MOSFET反串联连接的方式，在开关闭合上电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢上升，MOSFET逐渐打开；在开关闭合下电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢下降，MOSFET逐渐断开。消除了因机械开关闭合上电，断开下电时的临界状态造成的电火花对硬件测试工作的干扰，示波器不会捕捉到板卡未稳定上下电时的电火花信号，提高了测试效率。
附图说明
图1是本发明实施例1提供的一种降低上下电对硬件测试干扰的电路的总体原理图；
图2是本发明实施例1的一种降低上下电对硬件测试干扰的电路；
图3是基于本发明实施例1的一种降低上下电对硬件测试干扰的方法流程图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
实施例1
如图1所示是本发明实施例1提供的一种降低上下电对硬件测试干扰的电路的总体原理图。该电路图包括电源单元、电压处理单元、PSU和待测硬件。
电压处理单元的输入端与电源单元连接，电压处理单元的输出端与PSU输入端相连，PSU的输出端与待测硬件相连。
电源单元，用于提供工作电源电压，在本实施例中，电源单元采用220V交流电。电压处理单元，用于在上下电瞬间消除工作电源电压不稳定产生的电火花。PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电，在本实施例中硬件测试所需的直流电为12V。待测硬件，用于接收PSU处理过的直流电。
如图2所示为本发明实施例1的一种降低上下电对硬件测试干扰的具体电路图，根据图2所述，在电压处理单元中开关靠近电源单元的一端连接电源单元的零线和火线，开关远离电源单元的一端的零线和火线连接隔离电源模块1的交流电输入端，开关远离电源单元的一端的零线和火线还连接隔离电源模块2的交流电输入端，隔离电源模块1的直流电输出端的正极连接第一延时电路中电阻R1的一端，电阻R1的另一端与第一电容C1的一端、N沟道MOSFET1的栅极相连，第一电容C1的另外一端与隔离电源模块1的直流电输出端的负极、N沟道MOSFET1的的源极相连，N沟道MOSFET1内寄生二极管D1，二极管D1的阳极连接MOSFET1的源极、阴极连接MOSFET1的漏极，MOSFET1的漏极还与电源单元火线相连，隔离电源模块2的直流电输出端的正极连接第二延时电路电阻R2的一端，电阻R2的另一端与第二电容C2的一端、N沟道MOSFET2的栅极相连，第二电容C2的另外一端与隔离电源模块2的直流电输出端的负极、N沟道MOSFET2的的源极、N沟道MOSFET1的的源极相连，所述N沟道MOSFET2内寄生二极管D2，二极管D2的阳极连接MOSFET2的源极、阴极连接MOSFET2的漏极，MOSFET2的漏极连接PSU，PSU还与电源单元的零线、待测硬件相连。
第一延时电路由电阻R1和第一电容C1组成；
第二延时电路由电阻R2和第二电容C2组成。
电压处理单元在机械开关闭合上电瞬间降低电火花的工作原理是：按下机械开关，机械开关稳定闭合，隔离电源模块1和隔离电源模块2稳定输出，隔离电源模块1输出经过电阻R1和第一电容C1组成的第一延时电路，驱动MOSFET1,此时MOSFET1栅极电压逐渐上升，当MOSFET1栅极电压超过MOSFET1的开启电压之后，MOSFET1导通，产生漏极电流I1。同样隔离电源模块2输出经过电阻R2和第二电容C2组成的第二延时电路，驱动MOSFET2,此时MOSFET2栅极电压逐渐上升，当MOSFET2栅极电压超过MOSFET2的开启电压之后，MOSFET2导通，产生漏极电流I2。
在交流电一个周期中，由于交流电的电流方向会发生变化，我们假定MOSFET1导通，产生漏极电流I1的方向为正方向，在交流电一个正弦波周期中，I1表示正弦波的上半周期；则MOSFET2导通，产生漏极电流I2的方向则为反方向，在交流电一个正弦波周期中，I2表示正弦波的下半周期。漏极电流I1流经MOSFET2时，由于MOSFET2内部寄生有一个二极管D2,二极管D2的阳极连接MOSFET2的源极、阴极连接MOSFET2的漏极，则此时MOSFET2电压控制不起作用，上半周期的电流I1经过二极管D2，直接到PSU。漏极电流I2流经MOSFET1时，由于MOSFET1内部寄生有一个二极管D1,二极管D1的阳极连接MOSFET1的源极、阴极连接MOSFET1的漏极，则此时MOSFET1电压控制不起作用，上半周期的电流I2经过二极管D1，直接到PSU。
所以通过机械开关控制后端隔离电源模块1和隔离电源模块2的上电，MOSFET1和MOSFET2反串联使用，只有当MOSFET1和MOSFET2都导通时，后端的待测板卡才能上电。隔离电源模块1输出经过电阻R1和第一电容C1组成的第一延时电路，控制MOSFET1通断，即只有当隔离电源模块1输出稳定并延时一段时间后，MOSFET1才会打开。隔离电源模块2输出经过电阻R2和第一电容C2组成的第二延时电路，控制MOSFET2通断，即只有当隔离电源模块2输出稳定并延时一段时间后，MOSFET2才会打开。机械开关打开后，220V市电为隔离电源模块1和隔离电源模块2供电，当机械开关处于临界状态，机械触点还未稳定接触闭合时，隔离电源模块1和隔离电源模块2供电不稳定，无输出，MOSFET1和MOSFET2处于关断状态。机械开关稳定闭合，隔离电源模块1和隔离电源模块2稳定输出，MOSFET1和MOSFET2打开，待测板卡上电。由于RC延时电路的作用，MOSFET1和MOSFET2的栅极电压会呈斜坡状缓慢上升，MOSFET1和MOSFET2逐渐打开。不会出现按下机械开关突然接入而造成出现脉冲电流的情况，减小了电磁干扰。
电压处理单元在机械开关断开下电瞬间降低电火花的工作原理是：断开机械开关，机械开关稳定断开，隔离电源模块1和隔离电源模块2的输出为0V，第一延时电路与隔离电源模块1内部电路形成放电回路，第一电容C1放电，MOSFET1的栅极电压会呈斜坡状缓慢下降,当MOSFET1的栅极电压低于MOSFET1开启电压时，M0SFET1截止。同时第二延时电路与隔离电源模块2内部电路形成放电回路，第二电容C2放电，MOSFET2的栅极电压会呈斜坡状缓慢下降,当MOSFET2的栅极电压低于MOSFET2开启电压时，M0SFET2截止。不会出现断开机械开关突然断开而造成出现脉冲电流的情况，减小了电磁干扰。
PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电，在本实施例1中待测板卡所需的直流电是12V，本发明不局限于本实施例中的电压数值，还适用于别的实施例。
待测硬件，用于接收PSU处理过的直流电。示波器抓取到板卡上电初始化的波形，示波器还抓取到板卡下电的波形。
如图3所示，基于本发明实施例1的一种降低上下电对硬件测试干扰的方法流程步骤为：
在步骤S301中，开始处理该流程。
在步骤S302中，按照一种降低上下电对硬件测试干扰的电路连接方式，连接电路。
在步骤S303中，将示波器连接到待测硬件。
在步骤S304中，将示波器设置为边沿触发模式。
在步骤S305中，按下机械开关，为板卡上电。
在步骤S306中，示波器捕捉并保存波形。
在步骤S307中，判断是否还需要继续检测。如果还需要继续检测，则继续执行步骤S306。如果不需要继续检测，则执行步骤S308。
在步骤S308中，断开机械开关，为板卡下电。
在步骤S309中，流程结束。
尽管说明书及附图和实施例对本发明创造已进行了详细的说明，但是，本领域技术人员应当理解，仍然可以对本发明创造进行修改或者等同替换；而一切不脱离本发明创造的精神和范围的技术方案及其改进，其均涵盖在本发明创造专利的保护范围当中。

Claims (4)

1.一种降低上下电对硬件测试干扰的电路，其特征在于，包括：电源单元、电压处理单元、PSU和待测硬件；
所述电压处理单元的输入端与电源单元连接；所述电压处理单元的输出端与PSU输入端相连；所述PSU的输出端与待测硬件相连；
所述电源单元，用于提供工作电源电压；所述电压处理单元，用于在上下电瞬间消除工作电源电压不稳定产生的电火花；所述PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电；所述待测硬件：用于接收PSU处理过的直流电；
所述电压处理单元包括机械开关、隔离电源模块1、第一延时电路、MOSFET1、隔离电源模块2、第二延时电路和MOSFET2；
所述机械开关靠近电源单元的一端连接电源单元的零线和火线，所述机械开关远离电源单元的一端的零线和火线连接隔离电源模块1的交流电输入端，所述机械开关远离电源单元的一端的零线和火线还连接隔离电源模块2的交流电输入端，所述隔离电源模块1的直流电输出端的正极连接第一延时电路中电阻R1的一端，所述电阻R1的另一端与第一电容C1的一端、N沟道MOSFET1的栅极相连，所述第一电容C1的另外一端与隔离电源模块1的直流电输出端的负极、N沟道MOSFET1的的源极相连，所述N沟道MOSFET1内寄生二极管D1，所述二极管D1的阳极连接MOSFET1的源极、阴极连接MOSFET1的漏极；所述MOSFET1的漏极还与电源单元火线相连，所述隔离电源模块2的直流电输出端的正极连接第二延时电路中电阻R2的一端，所述电阻R2的另一端与第二电容C2的一端、N沟道MOSFET2的栅极相连，所述第二电容C2的另外一端与隔离电源模块2的直流电输出端的负极、N沟道MOSFET2的的源极、N沟道MOSFET1的的源极相连，所述所述N沟道MOSFET2内寄生二极管D2，所述二极管D2的阳极连接MOSFET2的源极、阴极连接MOSFET2的漏极，所述MOSFET2的漏极连接PSU，所述PSU还与电源单元的零线、待测硬件相连；所述电源单元采用220V交流电。
2.根据权利要求1所述的一种降低上下电对硬件测试干扰的电路，其特征在于，所述隔离电源模块1的AC和DC采用电气隔离；所述隔离电源模块2的AC和DC采用电气隔离。
3.根据权利要求1所述的一种降低上下电对硬件测试干扰的电路，其特征在于，接通机械开关，电路从断开到连通为上电；断开机械开关，电路从连通到断开为下电。
4.根据权利要求1所述的一种降低上下电对硬件测试干扰的电路，所述PSU将电压处理单元处理过的稳定工作电压转换成12V直流电。
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