CN108683488A - 一种基于仿真转台的软同步方法 - Google Patents

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Abstract

一种基于仿真转台的软同步方法，属于高精度仿真转台控制技术领域，通过合理配置转台实时控制计算机和FPGA伺服运算单元的运行周期，并在运行过程中动态调节，使两者相互同步运行，且与仿真计算机保持同步的方法、以解决仿真过程中的丢帧问题，从而极大地提高了仿真转台的实时控制性能。

Description

一种基于仿真转台的软同步方法
技术领域
本发明涉及一种基于仿真转台的软同步方法。
背景技术
仿真转台是一种重要的半实物仿真试验设备，其可以按照在线给定的仿真轨迹曲线快速运动，为安装在其上的被测产品提供实时变化的空间物理姿态激励，从而到达模拟飞行弹道试验的目的。仿真转台的控制计算机和仿真机(上位机)之间通过固定的仿真周期进行通讯，仿真机将仿真位置指令发送到转台控制计算机。转台控制计算机同时和FPGA模块也按照固定的仿真周期进行通讯。当转台控制计算机接收到仿真位置指令后，将指令进行插补计算后，发送给FPGA模块进行伺服运算，从而控制转台转动。
由于仿真计算机、转台控制计算机、FPGA三者之间没用共同的硬件时钟基准，都是采用各自的硬件时钟基准，在运行过程中，会出现不同步的情况，从而导致丢帧，影响仿真转台的实时控制性能。
因此，在不改变硬件资源的情况下，需要通过软同步的方法，使仿真计算机、转台控制计算机、FPGA三者之间达到同步运行，从而保证系统的实时性。
发明内容
本发明的技术解决问题是：克服现有技术的不足之处，提供一种基于仿真转台的软同步方法。
本发明的方法的技术解决方案是：一种基于仿真转台的软同步方法，所述的仿真转台包括转台实时控制计算机和FPGA伺服运算单元，以及与仿真转台通讯的仿真计算机；转台实时控制计算机、FPGA伺服运算单元、仿真计算机各自采用独立的硬件时钟基准；通过下述方式实现：
在转台实时控制计算机和FPGA伺服运算单元各自的运行环境中分别设计仿真指令通讯定时循环M1和伺服指令接收定时循环M2；仿真指令通讯定时循环M1通过光纤反射内存接口读取仿真计算机的仿真位置指令，将接收到的位置指令发送给伺服指令接收定时循环M2；伺服指令接收定时循环M2接收仿真位置指令；伺服指令接收定时循环M2的运行时钟数T2小于仿真指令通讯定时循环M1的运行周期T1；仿真指令通讯定时循环M1的运行周期T1小于仿真计算机的仿真周期T0；
仿真计算机与转台实时控制计算机之间、转台实时控制计算机与FPGA伺服运算单元之间分别通过设置中断标志作为二者通讯的同步信号；转台实时控制计算机、FPGA伺服运算单元，以及仿真计算机按照各自的周期开始运行，在同步信号的控制下，实现整个仿真的通讯同步。
进一步的，所述的T1等于仿真周期T0减去一个转台实时控制计算机最小可设时钟单位t。
进一步的，所述的T2＝(T1–t)×FPGA伺服运算单元的时钟频率。
进一步的，仿真指令通讯定时循环M1、伺服指令接收定时循环M2通过寄存器存储接收到的当前帧的仿真位置指令。
进一步的，仿真计算机与转台实时控制计算机之间通讯的实现方式如下：
仿真计算机通过光纤反射内存接口按照固定的仿真周期T0定时向转台实时控制计算机发送仿真位置指令和中断标志；每帧仿真位置指令先写入反射内存接口对应的地址后，再在中断标志地址中写入1，表示本帧数据已经更新；当中断标志地址中值为0时，仿真计算机写入下一帧仿真位置指令数据；
仿真指令通讯定时循环M1在每个运行周期T1开始后，先从光纤反射内存接口中读取中断标志地址中的数据，判断其值是否为1，如果为1，表示新的仿真位置指令帧数据已经写入，立即读取新的仿真位置指令，并在中断标志地址中写入0；若中断标志地址中值不为1，则循环延时等待；若等待超过一个运行周期T1后仍然没有等待到中断标志地址中的数据为1，则退出等待，直接将上一次仿真位置指令进行发送。
进一步的，所述的转台实时控制计算机与FPGA伺服运算单元之间利用FPGA伺服运算单元的中断标志IRQ0作为二者之间的同步信号。
进一步的，所述的转台实时控制计算机与FPGA伺服运算单元之间的通讯实现方式如下：
在FPGA伺服运算单元初始化时，先将中断信标志IRQ0置位，表示RT控制计算机可以向FPGA写入指令；
仿真指令通讯定时循环M1接收到新的仿真位置指令后，将仿真位置指令发送至伺服指令接收定时循环M2，再将中断标志IRQ0复位，表示新的指令已经写入；
伺服指令接收定时循环M2在每个循环开始后先查询中断标志IRQ0是否复位，当已复位时，读出新的仿真位置指令后交由FPGA伺服运算单元进行伺服运算，并将中断标志IRQ0重新置位；当没有复位时，则循环延时等待，直到中断标志IRQ0复位；若等待超过一个运行时钟数T2对应的周期后仍然没有等待到中断标志IRQ0复位，则退出等待，直接按上一次仿真位置指令执行伺服运算。
进一步的，仿真指令通讯定时循环M1接收到仿真位置指令后，先将仿真位置指令进行插补计算，然后发送至伺服指令接收定时循环M2。
进一步的，所述的插补计算为将当前仿真位置指令与上一次仿真位置指令进行等间隔线性差值，插值后得到一组N个仿真位置指令，将该N个仿真位置指令按照从小到大的顺序一次写入FIFO，然后依次发送至伺服指令接收定时循环M2；所述的N为大于2的正整数。
进一步的，FPGA伺服运算单元的伺服运算周期为T0/N。
本发明与现有技术相比的有益效果是：
本发明通过软同步的方法，在不需要使仿真计算机、转台实时控制计算机、以及FPGA伺服运算单元三者采用同一硬件时钟基准的情况下，就能达到同步运行的效果。
本发明解决了利用仿真转台做半实物仿真试验时仿真机与转台实时控制计算机之间由于采用不同的硬件时钟基准而导致的不同步，从而引起的丢帧问题。使仿真试验过程中的数据传输更准确可靠，从而更好地满足仿真试验对实时性的要求。
本发明解决了由于仿真指令数据丢帧导致的转台实时控制计算机接收到的仿真指令不平滑，从而误产生阶跃响应导致转台控制品质变差的问题。
本发明解决了由于仿真指令数据丢帧导致转台实时控制计算机接收到的仿真指令出现突变，从而导致仿真指令速度或指令加速度超限，从而导致转台无法响应，从而导致仿真试验失败的问题。
本发明解决了转台实时控制计算机和FPGA伺服运算单元直接由于采用不同的硬件时钟基准而导致的不同步，从而引起转台实际接收到的仿真指令产生相移，导致转台控制实时性变差，进而影响整个仿真试验实时性的问题。
本发明通过软同步的方法，方便通过灵活的参数设置，调整转台实时控制计算机和FPGA伺服运算单元仿真指令通讯定时循环的周期，使其与仿真机保持一致，便于适应不同仿真周期的仿真试验要求。
附图说明
图1为本发明方法示意图。
具体实施方式
下面结合实例对本发明做进一步详细的说明。为了更加透彻的了解本发明首先对相关技术进行解释。
如图1所示，本发明软同步的对象为仿真转台和仿真计算机，其中仿真转台包括转台实时控制计算机和FPGA伺服运算单元；其中仿真计算机和转台实时控制计算机之间通过光纤反射内存接口进行数据通讯，转台实时控制计算机和FPGA伺服运算单元之间通过DMA通道以FIFO的方式进行数据通讯。转台实时控制计算机、FPGA伺服运算单元、仿真计算机采用各自独立的硬件时钟基准；仿真计算机负责定时发送转台目标位置指令即仿真位置指令。转台实时控制计算机中负责接收仿真计算机的目标位置指令，并发送给FPGA伺服运算单元。FPGA伺服运算单元负责接收转台实时控制计算机发送来的目标位置指令，并进行伺服运算后控制转台运动。由于这三部分的硬件时钟基准存在差异，在仿真过程中会出现通讯周期不同步，从而发生丢帧问题。
为避免在仿真过程中出现丢帧，通过软同步的方法使转台实时控制计算机中与仿真计算机的仿真周期保持同步运行，又使FPGA伺服运算单元与转台实时控制计算机保持同步运行，从而使整个系统仿真的通讯同步且不出现丢帧。
具体的，本发明基于仿真转台的软同步方法，包括下列步骤：
(1)采用RT(实时)操作系统作为转台实时控制计算机的运行环境，在仿真转台控制软件中，设计一个仿真指令通讯定时循环M1，先通过光纤反射内存接口读取仿真机的仿真位置指令，再将接收到的位置指令进行轨迹插补后，发送给FPGA伺服运算单元进行伺服控制运算。
M1的运行周期设定为在与仿真机约定的仿真周期值T0上减去一个转台实时控制计算机最小可设时钟单位(一般为1us)，即让M1运行的周期T1略快于仿真计算机发送仿真指令的仿真周期T0。
例如，本例中转台实时控制计算机最小可设时钟单位为1us。则M1运行周期设置为：
T1＝T0-最小可设时钟单位＝1000us-1us＝999us。
在FPGA伺服运算单元的运行环境中设计伺服指令接收定时循环M2，M2的运行时钟数T2设定为在仿真指令通讯定时循环M1运行的周期T1所对应的时钟数基础上减去1us所对应的时钟数，即让FPGA伺服运算模块M2的运行时钟数T2对应的周期略快于仿真指令通讯定时循环M1的运行周期T1。具体为T2＝T1×FPGA时钟周期-1us×FPGA时钟周期。
本例中，T2＝(T1-1us)×FPGA时钟周期＝(999us-1us)×40M＝39920。
(2)仿真计算机与转台控制计算机之间、转台实时控制计算机与FPGA伺服运算单元之间分别通过设置中断标志作为二者通讯的同步信号；
具体的，仿真初始时，仿真计算机与转台实时控制计算机之间的中断标志地址写入0，表示仿真计算机可以写入仿真位置指令；FPGA伺服运算单元的中断标志IRQ0置位，表示转台实时控制计算机可以向FPGA伺服运算单元写入指令；
仿真计算机通过光纤反射内存接口按照固定的仿真周期T0(一般取1ms)定时向实时控制控制计算机发送仿真位置指令和中断标志。每帧位置指令先写入反射内存接口固定的地址后，再在中断标志地址中写入1，表示本帧数据已经更新。
(3)仿真指令通讯定时循环M1以周期T1循环从光纤反射内存接口读取仿真位置指令。每个运行周期开始后先从光纤反射内存接口中读取中断标志地址中值是否为1。如果为1，表示新的仿真位置指令帧数据已经写入，立即读取新的仿真位置指令，并在中断标志地址中写入0，表示数据已读走并转步骤(4)，若中断标志地址中值不为1，则循环延时等待；若等待超过一个运行周期T1后仍然没有等待到中断标志地址中的数据为1，则退出等待，直接将上一次仿真位置指令进行发送。
(4)仿真指令通讯定时循环M1将位置指令进行插补计算，然后将结果发送至伺服指令接收定时循环M2，再将中断标志IRQ0复位，表示新的指令已经写入。
上述插补计算为将当前仿真位置指令与上一次仿真位置指令进行等间隔线性差值，插值后得到一组N个仿真位置指令，将该N个仿真位置指令按照从小到大的顺序一次写入FIFO，然后依次发送至伺服指令接收定时循环M2；所述的N为大于2的正整数。
(5)伺服指令接收定时循环M2中，先查询中断标志IRQ0是否复位。当已复位时，读出新的仿真位置指令后进行后续的伺服运算，并将中断标志IRQ0重新置位；当没有复位时，则循环延时等待，直到中断标志IRQ0复位。若等待超过一个运行时钟数T2对应的周期后仍然没有等待到中断标志IRQ0复位，则退出等待，直接按上一次仿真位置指令执行伺服运算。
本发明未详细说明部分属于本领域技术人员的公知常识。

Claims (10)

1.一种基于仿真转台的软同步方法，所述的仿真转台包括转台实时控制计算机和FPGA伺服运算单元，以及与仿真转台通讯的仿真计算机；转台实时控制计算机、FPGA伺服运算单元、仿真计算机各自采用独立的硬件时钟基准；其特征在于通过下述方式实现：
在转台实时控制计算机和FPGA伺服运算单元各自的运行环境中分别设计仿真指令通讯定时循环M1和伺服指令接收定时循环M2；仿真指令通讯定时循环M1通过光纤反射内存接口读取仿真计算机的仿真位置指令，将接收到的位置指令发送给伺服指令接收定时循环M2；伺服指令接收定时循环M2接收仿真位置指令；伺服指令接收定时循环M2的运行时钟数T2小于仿真指令通讯定时循环M1的运行周期T1；仿真指令通讯定时循环M1的运行周期T1小于仿真计算机的仿真周期T0；
仿真计算机与转台实时控制计算机之间、转台实时控制计算机与FPGA伺服运算单元之间分别通过设置中断标志作为二者通讯的同步信号；转台实时控制计算机、FPGA伺服运算单元，以及仿真计算机按照各自的周期开始运行，在同步信号的控制下，实现整个仿真的通讯同步。
2.根据权利要求1所述的方法，其特征在于：所述的T1等于仿真周期T0减去一个转台实时控制计算机最小可设时钟单位t。
3.根据权利要求1所述的方法，其特征在于：所述的T2＝(T1–t)×FPGA伺服运算单元的时钟频率。
4.根据权利要求1所述的方法，其特征在于：仿真指令通讯定时循环M1、伺服指令接收定时循环M2通过寄存器存储接收到的当前帧的仿真位置指令。
5.根据权利要求1所述的方法，其特征在于：仿真计算机与转台实时控制计算机之间通讯的实现方式如下：
仿真计算机通过光纤反射内存接口按照固定的仿真周期T0定时向转台实时控制计算机发送仿真位置指令和中断标志；每帧仿真位置指令先写入反射内存接口对应的地址后，再在中断标志地址中写入1，表示本帧数据已经更新；当中断标志地址中值为0时，仿真计算机写入下一帧仿真位置指令数据；
仿真指令通讯定时循环M1在每个运行周期T1开始后，先从光纤反射内存接口中读取中断标志地址中的数据，判断其值是否为1，如果为1，表示新的仿真位置指令帧数据已经写入，立即读取新的仿真位置指令，并在中断标志地址中写入0；若中断标志地址中值不为1，则循环延时等待；若等待超过一个运行周期T1后仍然没有等待到中断标志地址中的数据为1，则退出等待，直接将上一次仿真位置指令进行发送。
6.根据权利要求1所述的方法，其特征在于：所述的转台实时控制计算机与FPGA伺服运算单元之间利用FPGA伺服运算单元的中断标志IRQ0作为二者之间的同步信号。
7.根据权利要求6所述的方法，其特征在于：所述的转台实时控制计算机与FPGA伺服运算单元之间的通讯实现方式如下：
在FPGA伺服运算单元初始化时，先将中断信标志IRQ0置位，表示RT控制计算机可以向FPGA写入指令；
仿真指令通讯定时循环M1接收到新的仿真位置指令后，将仿真位置指令发送至伺服指令接收定时循环M2，再将中断标志IRQ0复位，表示新的指令已经写入；
伺服指令接收定时循环M2在每个循环开始后先查询中断标志IRQ0是否复位，当已复位时，读出新的仿真位置指令后交由FPGA伺服运算单元进行伺服运算，并将中断标志IRQ0重新置位；当没有复位时，则循环延时等待，直到中断标志IRQ0复位；若等待超过一个运行时钟数T2对应的周期后仍然没有等待到中断标志IRQ0复位，则退出等待，直接按上一次仿真位置指令执行伺服运算。
8.根据权利要求1或7所述的方法，其特征在于：仿真指令通讯定时循环M1接收到仿真位置指令后，先将仿真位置指令进行插补计算，然后发送至伺服指令接收定时循环M2。
9.根据权利要求8所述的方法，其特征在于：所述的插补计算为将当前仿真位置指令与上一次仿真位置指令进行等间隔线性差值，插值后得到一组N个仿真位置指令，将该N个仿真位置指令按照从小到大的顺序一次写入FIFO，然后依次发送至伺服指令接收定时循环M2；所述的N为大于2的正整数。
10.根据权利要求9所述的方法，其特征在于：FPGA伺服运算单元的伺服运算周期为T0/N。
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