CN108682650B - 表面平坦化方法及半导体多层互连结构 - Google Patents

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Abstract

一种表面平坦化方法，用于半导体多层互连结构中的化学机械抛光，包括：第一化学机械抛光工序，对半导体多层互连结构中沉积于深孔的金属进行化学机械抛光；第二介质层形成工序，在半导体多层互连结构中阻挡层的表面形成第二介质层；以及第二化学机械抛光工序，对第二介质层及阻挡层进行化学机械抛光。通过使用本发明的该表面平坦化方法，能够修复形成半导体多层互连结构的工艺中铜制程的化学机械抛光工序产生的碟形凹陷，进而为后续工艺提供足够大的工艺窗口，确保后续制程的稳定性。

Description

表面平坦化方法及半导体多层互连结构
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种用于半导体多层互连结构中的化学机械抛光的表面平坦化方法及根据该表面平坦化方法形成的半导体多层互连结构。
背景技术
随着集成电路高集成化、特征尺寸微细化发展，多层互连结构中因高密度金属互连线带来的电阻和寄生电容而引起的互连延迟(RC：resistance capacitance)在总延迟中所占比例不断增大，并发展为主要的延迟因素。当特征线宽为0.5微米时，互连延迟约占总延迟的20％，而当特征线宽减小至0.25微米时，互连延迟将占到总延迟的50％以上。
降低互连延迟的主要手段包括：(1)降低互连金属的电阻率；(2)降低介质材料的介电常数；(3)采用金属布线多层化。尤其是当特征线宽小至0.13微米及以下后，解决上述RC延迟的迫切性日益明显。
为解决RC延迟引起的器件可靠性方面的问题，由于与铝布线相比，铜具有低电阻率及高抗电迁移性等优点，因此，铜互连工艺应运而生。但由于铜难以刻蚀，于是引入了大马士革(也称“嵌入式”)工艺来实现多层互连结构。在该工艺中，利用铜制程的化学机械抛光来进行相应的多余铜互连材料的去除和平坦化是形成铜互连线的关键工艺。
图1是表示半导体多层互连结构中现有的铜制程的化学机械抛光的流程图。图 2是表示与图1所示的流程图的各工序相对应的半导体多层互连接结构的剖视图。
以半导体多层互连结构中两层互连结构为例，图2(a)示出图1的步骤S11 中形成的半导体多层互连结构的剖视图，步骤S11中采用双大马士革工艺来形成半导体多层互连结构，该半导体多层互连结构包括第一层互连结构1和第二层互连结构2。
第一层互连结构1和第二层互连结构2中形成有深孔21，利用深孔21使第一层互连结构1和第二层互连结构2相连通。
此外，第一层互连结构1中从下到上还依次形成有：介质层11，该介质层11 形成于第二层互连结构2上方；阻挡层12，该阻挡层12形成于介质层11的表面及深孔21的表面；以及铜，该铜沉积于深孔21并覆盖阻挡层12。第二层互连结构2中从下到上依次形成有介质层22、23。
图2(b)示出进行图1所示的步骤S12后得到的该半导体多层互连结构的剖视图，在步骤S12中，对沉积于深孔21的铜进行化学机械抛光，使阻挡层12露出。由于在对铜进行化学机械抛光时，研磨液对阻挡层12不起作用，并且，为了防止晶圆表面的铜去除量不足，通常会进行过度研磨，因此，当阻挡层12露出时，深孔21中沉积的铜会出现凹陷，这就是所谓的碟形凹陷(Dishing)。
图2(c)示出进行图1所示的步骤S13后得到的该半导体多层互连结构的剖视图，在步骤S13中，使用阻挡层研磨液对阻挡层12进行化学机械抛光。由于阻挡层研磨液对铜具有一定的腐蚀性，因此，深孔21内的铜凹陷进一步加深。
图2(d)示出进行图1所示的步骤S14后得到的该半导体多层互连结构的剖视图，在步骤S13后形成的第一层互连结构1上方进一步形成介质层24、例如SiN (氮化硅)等。显而易见，如图2(d)所示，由于严重的铜凹陷的影响，从而导致所形成的介质层24也相应地出现凹陷。
在上述半导体多层互连结构中，具有严重的碟形凹陷的不平坦的硅片表面将会产生一系列问题，其中最为严重的就是无法在硅片表面进行图形制作，从而导致后续制程的稳定性降低，影响多层互连结构中金属铜化学机械抛光的工艺窗口。
另一方面，对铜进行化学机械抛光时进行的过度研磨所产生的碟形凹陷还会导致铜互连线的电阻过大，造成半导体器件的处理速度变慢，甚至由于发热过大而将铜互连线熔断，从而发生半导体器件的断路。
发明内容
为了解决上述技术问题，本发明提供一种表面平坦化方法。
所述表面平坦化方法用于半导体多层互连结构中的化学机械抛光，所述半导体多层互连结构包括至少两层互连结构，即第一层互连结构和第二层互连结构，所述第一层互连结构和所述第二层互连结构中形成有深孔，且通过深孔相连通，所述第一层互连结构中从下到上依次形成有第一介质层、阻挡层，所述表面平坦化方法的特征在于，包括：
第一化学机械抛光工序，对隔着所述阻挡层形成于所述深孔且覆盖所述阻挡层的金属进行化学机械抛光以露出所述阻挡层的至少一部分；
第二介质层形成工序，在所述阻挡层的表面形成第二介质层；
第二化学机械抛光工序，对所述第二介质层及所述阻挡层进行化学机械抛光，以露出形成在所述第二层互连结构上方的所述第一介质层。
在上述表面平坦化方法中，采用大马士革工艺来形成半导体多层互连结构。
在上述表面平坦化方法中，基于所述第一化学机械抛光工序中所形成的所述金属的凹陷深度，来决定所述第二介质层的厚度。
优选地，所述第二介质层的厚度设置为所述金属的凹陷深度的1.5倍。
在上述表面平坦化方法中，在所述第二化学机械抛光工序之后，所述第二介质层的表面与所述第一介质层的表面齐平或高于所述第一介质层的表面。
在上述表面平坦化方法中，还包括第三介质层形成工序，在所述第二化学机械抛光工序之后，在所述第一介质层和所述第二介质层构成的整个表面进一步形成第三介质层。
在上述表面平坦化方法中，在第三介质层形成工序之后，所形成的所述第三介质层的表面是平坦的。
优选为，所述第三介质层是氮化硅。
在上述表面平坦化方法中，采用终点检测技术对所述第二化学机械抛光工序进行控制，以使对所述第二介质层及所述阻挡层进行的化学机械抛光最终停止于所述第一介质层。
在上述表面平坦化方法中，所述终点检测技术是光学方式、力学方式、电磁学方式、电化学方式、热成像方式的终点检测技术中的任一种。
在上述表面平坦化方法的所述第二化学机械抛光工序中，使用阻挡层研磨液来去除所述第二介质层及所述阻挡层。
优选为，所述金属为铜。
优选为，所述第二介质层使用TEOS。
优选为，所述阻挡层使用氮化钽。
此外，为了解决上述技术问题，本发明还提供一种半导体多层互连结构，其特征在于，包括在垂直方向叠置的至少两层互连结构，即第一层互连结构和第二层互连结构，
所述第一层互连结构和所述第二层互连结构中形成有深孔，且通过深孔相连通，
所述深孔的表面形成有阻挡层，且隔着所述阻挡层填充有金属，
所述第一层互连结构包括第一介质层、第二介质层、第三介质层，
所述第一介质层形成在所述第二层互连结构上方，
所述第二介质层填充于所述深孔，且形成在所述金属的表面，
所述第三介质层形成在由所述第一介质层和所述第二介质层构成的整个表面。
优选为，在该半导体多层互连结构中，所述第二介质层形成在所述金属与所述第三介质层之间。
优选为，在该半导体多层互连结构中，所述第二介质层的表面与所述第一介质层的表面齐平或高于所述第一介质层的表面。
优选为，在该半导体多层互连结构中，所述第二介质层的材料与所述第一介质层相同。
优选为，在该半导体多层互连结构中，所述第二介质层使用TEOS，所述第三介质层是氮化硅。
发明效果
根据本发明所述的表面平坦化方法及根据该表面平坦化方法形成的半导体多层互连结构，能够改善形成半导体多层互连结构的工艺中铜制程的化学机械抛光工序产生的碟形凹陷，进而为后续工艺提供足够大的工艺窗口，确保后续制程的稳定性。
附图说明
图1是表示半导体多层互连结构中现有的化学机械抛光的流程图。
图2是表示本发明所涉及的与图1所示的流程图的各工序相对应的半导体多层互连接结构的剖视图。图2(a)是表示图1的步骤S11中形成的半导体多层互连结构的剖视图，图2(b)是表示图1所示的步骤S12后得到的半导体多层互连结构的剖视图，图2(c)是表示图1所示的步骤S13后得到的半导体多层互连结构的剖视图，图2(d)是表示图1所示的步骤S14后得到的半导体多层互连结构的剖视图。
图3是表示本发明的所涉及的半导体多层互连结构中化学机械抛光的流程图。
图4是表示本发明所涉及的与图3所示的流程图的各工序相对应的半导体多层互连结构的剖视图。图4(a)是表示图3的步骤S11中形成的半导体多层互连结构的剖视图，图4(b)是表示图3所示的步骤S12后得到的半导体多层互连结构的剖视图，图4(c)是表示图3所示的步骤S21后得到的半导体多层互连结构的剖视图，图4(d)是表示图3所示的步骤S22后得到的半导体多层互连结构的剖视图。图4(e)是表示图3所示的步骤S14后得到的半导体多层互连结构的剖视图。
具体实施方式
以下，参照附图，对本发明所涉及的用于半导体多层互连结构中的化学机械抛光的表面平坦化方法及根据该表面平坦化方法形成的半导体多层互连结构进行说明。在各图中，对同一要素标注相同标号，并省略重复说明。
另外，在详述本发明的实施方式时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图3是表示本发明的所涉及的半导体多层互连结构中的化学机械抛光的流程图。图4是表示与图3所示的流程图的各工序相对应的半导体多层互连结构的剖视图。
以半导体多层互连结构中的任意两层互连结构为例，首先，在图3所示的步骤 S11中，采用双大马士革工艺来形成图4(a)所示的半导体多层互连结构。如图4 (a)所示，与现有技术同样地，该两层互连结构由第一层互连结构1和第二层互连结构2构成，在该第一层互连结构1和第二层互连结构2中形成有深孔21，利用该深孔21使第一层互连结构1与第二层互连结构2相连通。
第一层互连结构1中从下到上还依次形成有：介质层11，该介质层11形成于第二层互连结构2上方；阻挡层12，该阻挡层12形成于介质层11的表面及深孔 21的表面；以及铜，该铜沉积于深孔21并覆盖阻挡层12。
第二层互连结构2中从下到上依次形成有介质层22、23。
本实施方式中，介质层11使用TEOS工艺(将在下文中具体阐述)来形成，阻挡层12使用氮化钽。
接着，在图3所示的步骤S12中，使用铜研磨液对沉积于深孔21的铜进行化学机械抛光，使阻挡层12露出。此时，为了防止晶圆表面的铜去除量不足，通常会进行过度研磨，从而如图4(b)所示，在步骤S12中，经过化学机械抛光，阻挡层12露出至表面，同时，沉积于深孔21的铜出现凹陷a。
接着，在图3所示的步骤S21中，在阻挡层12的表面形成一定厚度的新的介质层13。
从而如图4(c)所示，由于沉积于深孔21的铜出现凹陷a，因此在形成新的介质层13之后，介质层13也相应地出现凹陷a’。并且，在步骤S21中对所形成的新的介质层13的厚度进行设置，以使得介质层13中出现的凹陷a’的最低处高于阻挡层12的表面所处的平面，即图4(c)中用虚线示出的平面A。
即，在步骤S21中，基于步骤S12中形成的凹陷a的深度，来决定所要形成的新的介质层13的厚度。若将凹陷a的深度设为d，将所要形成的介质层13的厚度设为D，则将它们的厚度设置为满足D≥d即可。
优选为将介质层13的厚度D设为凹陷a的深度d的1.5倍。例如，若形成的凹陷a的深度是那么只要将此处新形成的介质层13的厚度设为即可。
此外，在步骤S21中，使用TEOS工艺来形成新的介质层13，即与介质层11 同样地，介质层13也使用TEOS。TEOS是指SI(OC2H5)4和O2在等离子体(Plasma) 和适当温度条件下反应生成SIO2，以此来作为本实施方式中的介质层13。
接着，在步骤S22中，对新形成的介质层13和阻挡层12进行化学机械抛光，使介质层11露出。
如图4(d)所示，在该步骤S22中，使用作为阻挡层研磨液的安集微电子公司生产的H6S研磨液，先去除位于上层的介质层13，然后继续多磨一定的时间，进一步去除位于介质层13下方的阻挡层12。
在该步骤中，可以采用终点检测(Endpoint)技术来控制该步骤S22中进行的化学机械抛光的研磨深度。本实施方式中，利用光学方式的终点检测来确认研磨深度，控制研磨时间，即通过侦测反射回来的光学信号强度来进行终点检测。
通常情况下，由于阻挡层12不透光而介质层13透明，因此，能够通过该光学终点检测来确定位于上层的介质层13即TEOS研磨干净并到达阻挡层12，接着再多磨一定时间来去除表面的阻挡层12，最终使得介质层11露出至表面。
根据图4(d)所示的该半导体多层互连结构的剖视图可知，经过步骤S22中的化学机械抛光工序之后，步骤S12中形成的铜的凹陷a被介质层13修复，填充于该凹陷a的介质层13的表面与介质层11的表面齐平，也可以高于该表面(未图示)。
接着，在步骤S14中，在通过步骤S22形成的由介质层11和介质层13构成的整个表面进一步形成介质层24。该介质层24可以是氮化硅，也可以是ND薄膜等。
于是，如图4(e)所示，由于前述工序中形成的铜的凹陷a被修复平坦，因此，在步骤S14中形成的介质层24的表面也相应地形成得平坦，从而给后续工艺带来很大的工艺窗口。
根据图4(e)，本发明还提供一种半导体多层互连结构，该半导体多层互连结构包括在垂直方向叠置的至少两层互连结构，即第一层互连结构1和第二层互连结构2。第一层互连结构1和第二层互连结构2中形成有深孔21，且通过深孔21相连通。深孔21的表面形成有阻挡层12，且隔着所述阻挡层12填充有铜，
第一层互连结构1包括介质层11、13、24。介质层11形成在第二层互连结构 2上方，介质层13填充于深孔21，且形成在沉积于深孔21的铜的表面，介质层 24形成在由介质层11和介质层13构成的整个表面。
更详细而言，介质层13形成在沉积于深孔21的铜与介质层24之间，且介质层13的表面与介质层11的表面齐平，也可以高于介质层11的表面(未图示)。
如上所述，在现有的铜制程的化学机械抛光工序中，为了防止晶圆表面的铜去除量不足，通常会进行过度研磨，从而发生严重的碟形凹陷问题。该碟形凹陷问题不仅会导致后续制程的稳定性降低，影响多层互连结构中金属铜化学机械抛光的工艺窗口。另一方面，过度研磨还会导致铜互连线的电阻过大，造成半导体器件的处理速度变慢，甚至由于发热过大而将铜互连线熔断，从而发生半导体器件的断路。
与此相对，根据本发明上述表面平坦化方法，通过采用抛光－沉积－抛光(Polish-Deposition-Polish)的方式，在对沉积于深孔的铜进行化学机械抛光之后，进一步在阻挡层表面形成新的介质层，即区别于作为第一介质层的多层互连结构中原介质层的第二介质层，然后对该第二介质层以及阻挡层进行化学机械抛光。由此，能够修复过度研磨产生的碟形凹陷，改善阻挡层研磨液的腐蚀问题，从而为后续工艺提供足够大的工艺窗口，确保后续制程的稳定性。
此外，通过在对上述第二介质层以及阻挡层进行化学机械抛光的工序中使用终点检测方式来进行控制，从而能够精确地控制剩余铜和介质层的高度，进而更好地控制铜的片电阻(RS：Sheet Resistance)性能。
在本发明的上述实施方式中，示出了采用双大马士革工艺来形成半导体多层互连结构的示例，但半导体多层互连结构的形成工艺不限于双大马士革工艺，也可以采用单大马士革工艺。
在本发明的上述实施方式中，关于对铜进行化学机械抛光所使用的研磨液和研磨设备，均没有特别的限制，使用本领域通用的研磨液和研磨设备即可。例如，研磨液可使用HNO3、HN4OH、KMnO4等酸性研磨液、或者以有机碱作为介质的碱性研磨液等。研磨设备可以采用多片式或单片式设备等。
在本发明的上述实施方式中，示出了所形成的新的介质层13使用TEOS的示例，但介质层13并不限于此，也可以使用氮化硅SiN或者通过其他方式形成的SiO2等。
在本发明的上述实施方式中，示出了使用安集微电子公司生产的H6S研磨液作为阻挡层研磨液来去除所形成的新的介质层13和阻挡层12的示例，但所使用的阻挡层研磨液并不限于此，使用本领域通用的阻挡层研磨液即可。
在本发明的上述实施方式中，示出了采用光学方式的终点检测来确认研磨深度，控制研磨时间的示例，但终点检测的方式并不限于此，也可以采用力学、电磁学、电化学、热成像等方式来进行终点检测。
此外，在本发明的上述实施方式中，以沉积于深孔的金属为铜的情况作为示例进行了说明，但并不限于此，本发明也可以应用于沉积于深孔的金属是铜以外的金属的情况。
此外，在本发明的上述实施方式中，为了简化说明，以两层互连结构为例进行了说明，但并不限于此，本发明也可以应用于更多层的互连结构。
另外，本申请发明本技术领域中的普通技术人员应当认识到，以上的实施方式仅用来说明本发明，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换，即，可以在其发明的范围内对各实施方式进行自由组合，或对各实施方式的任意构成要素进行变形、或省略各实施方式中的任意的构成要素。因此，只要是在本发明的实质精神范围内对上述实施方式的变化、变形都将落在本申请的权利要求书的范围内。
标号说明
11介质层(第一介质层)
12阻挡层
13介质层(第二介质层)
21深孔
22、23介质层
24介质层(第三介质层) 。

Claims (21)

1.一种表面平坦化方法，用于半导体多层互连结构中的化学机械抛光，所述半导体多层互连结构包括至少两层互连结构，即第一层互连结构和第二层互连结构，所述第一层互连结构和所述第二层互连结构中形成有深孔，且通过深孔相连通，所述第一层互连结构中从下到上依次形成有第一介质层、阻挡层，所述表面平坦化方法的特征在于，包括：
第一化学机械抛光工序，对隔着所述阻挡层形成于所述深孔且覆盖所述阻挡层的金属进行化学机械抛光以露出所述阻挡层的至少一部分；
第二介质层形成工序，在所述阻挡层的表面形成第二介质层；
第二化学机械抛光工序，对所述第二介质层及所述阻挡层进行化学机械抛光，以露出形成在所述第二层互连结构上方的所述第一介质层。
2.如权利要求1所述的表面平坦化方法，其特征在于，
采用大马士革工艺来形成所述半导体多层互连结构。
3.如权利要求1或2所述的表面平坦化方法，其特征在于，
基于所述第一化学机械抛光工序中所形成的所述金属的凹陷深度，来决定所述第二介质层的厚度。
4.如权利要求1或2所述的表面平坦化方法，其特征在于，
所述第二介质层的厚度设置为所述金属的凹陷深度的1.5倍。
5.如权利要求1或2所述的表面平坦化方法，其特征在于，
在所述第二化学机械抛光工序之后，所述第二介质层的表面与所述第一介质层的表面齐平或高于所述第一介质层的表面。
6.如权利要求1或2所述的表面平坦化方法，其特征在于，
还包括第三介质层形成工序，在所述第二化学机械抛光工序之后，在所述第一介质层和所述第二介质层构成的整个表面进一步形成第三介质层。
7.如权利要求6所述的表面平坦化方法，其特征在于，
在第三介质层形成工序之后，所形成的所述第三介质层的表面是平坦的。
8.如权利要求6所述的表面平坦化方法，其特征在于，
所述第三介质层是氮化硅。
9.如权利要求1或2所述的表面平坦化方法，其特征在于，
采用终点检测技术对所述第二化学机械抛光工序进行控制，以使对所述第二介质层及所述阻挡层进行的化学机械抛光最终停止于所述第一介质层。
10.如权利要求9所述的表面平坦化方法，其特征在于，
所述终点检测技术是光学方式、力学方式、电磁学方式、电化学方式、热成像方式的终点检测技术中的任一种。
11.如权利要求1或2所述的表面平坦化方法，其特征在于，
在所述第二化学机械抛光工序中，使用阻挡层研磨液来去除所述第二介质层及所述阻挡层。
12.如权利要求1或2所述的表面平坦化方法，其特征在于，
所述金属为铜。
13.如权利要求1或2所述的表面平坦化方法，其特征在于，
所述第二介质层使用TEOS。
14.如权利要求1或2所述的表面平坦化方法，其特征在于，
所述阻挡层使用氮化钽。
15.一种半导体多层互连结构，其特征在于，
包括在垂直方向叠置的至少两层互连结构，即第一层互连结构和第二层互连结构，
所述第一层互连结构和所述第二层互连结构中形成有深孔，且通过深孔相连通，
所述深孔的表面形成有阻挡层，且隔着所述阻挡层填充有金属，
所述第一层互连结构还包括第一介质层、第二介质层、第三介质层，
所述第一介质层形成在所述第二层互连结构上方，
所述第二介质层填充于所述深孔，且形成在所述金属的表面，
所述第三介质层形成在由所述第一介质层和所述第二介质层构成的整个表面。
16.如权利要求15所述的半导体多层互连结构，其特征在于，
所述第二介质层形成在所述金属与所述第三介质层之间。
17.如权利要求15所述的半导体多层互连结构，其特征在于，
所述第二介质层的表面与所述第一介质层的表面齐平或高于所述第一介质层的表面。
18.如权利要求15所述的半导体多层互连结构，其特征在于，
所述第二介质层的材料与所述第一介质层相同。
19.如权利要求15所述的半导体多层互连结构，其特征在于，
所述第二介质层使用TEOS。
20.如权利要求15所述的半导体多层互连结构，其特征在于，
所述第三介质层的表面是平坦的。
21.如权利要求15所述的半导体多层互连结构，其特征在于，
所述第三介质层是氮化硅。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611663A (zh) * 2021-08-23 2021-11-05 上海芯物科技有限公司 一种半导体表面平坦化的方法及制得的半导体和用途

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861054A (en) * 1995-11-13 1999-01-19 Kabushiki Kaisha Toshiba Polishing slurry
US7344987B2 (en) * 2006-06-02 2008-03-18 Texas Instruments Incorporated Method for CMP with variable down-force adjustment

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040124438A1 (en) * 2001-05-01 2004-07-01 Shyama Mukherjee Planarizers for spin etch planarization of electronic components and methods of use thereof
US6800218B2 (en) * 2001-08-23 2004-10-05 Advanced Technology Materials, Inc. Abrasive free formulations for chemical mechanical polishing of copper and associated materials and method of using same
WO2007026931A1 (ja) * 2005-09-02 2007-03-08 Ebara Corporation 電解加工方法及び電解加工装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861054A (en) * 1995-11-13 1999-01-19 Kabushiki Kaisha Toshiba Polishing slurry
US7344987B2 (en) * 2006-06-02 2008-03-18 Texas Instruments Incorporated Method for CMP with variable down-force adjustment

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