CN108646848B - 一种基于bcd工艺的高压浮动轨ldo - Google Patents

一种基于bcd工艺的高压浮动轨ldo Download PDF

Info

Publication number
CN108646848B
CN108646848B CN201810477301.1A CN201810477301A CN108646848B CN 108646848 B CN108646848 B CN 108646848B CN 201810477301 A CN201810477301 A CN 201810477301A CN 108646848 B CN108646848 B CN 108646848B
Authority
CN
China
Prior art keywords
buried layer
grid
nmos tube
tube
error amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201810477301.1A
Other languages
English (en)
Other versions
CN108646848A (zh
Inventor
罗萍
张辽
王强
凌荣勋
甄少伟
周泽坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201810477301.1A priority Critical patent/CN108646848B/zh
Publication of CN108646848A publication Critical patent/CN108646848A/zh
Application granted granted Critical
Publication of CN108646848B publication Critical patent/CN108646848B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种基于BCD工艺的高压浮动轨LDO，属于集成电路技术领域。包括浮动轨电路、误差放大器、调整管、第一分压采样电阻和第二分压采样电阻，浮动轨电路为误差放大器提供低压电源，浮动轨电路包括电流源和多个栅漏短接的带埋层的MOS管构成的串联结构，多个MOS管构成的串联结构的一端连接输入电压，另一端作为浮动电压端连接误差放大器电源轨的低电压端和电流源的负向端；带埋层的MOS管的外延层连接浮动电压端。通过改变浮动轨电路中带埋层的MOS管的个数可以自由选择误差放大器的电源轨，增大了误差放大器设计的灵活度；同时利用BCD工艺中的埋层电位，选择带埋层的PMOS管设计误差放大器，在保证误差放大器高性能同时，进一步压缩了高压LDO芯片面积。

Description

一种基于BCD工艺的高压浮动轨LDO
技术领域
本发明涉及集成电路技术领域，特别涉及一种采用BCD工艺制造的高压浮动轨LDO。
背景技术
LDO(低压差线性稳压器)是模拟集成电路中应用十分广泛的一类电路，具有静态电流小、输出电压稳定、生产成本低等优良特性，在电源管理芯片中，LDO多用于对芯片内部的其他子模块供电，因而LDO性能的好坏关乎整颗芯片是否能够稳定工作。
LDO作为芯片内部电源，为其他模块提供电源轨，随着电源管理芯片对电压输入宽范围要求的日益提升，芯片内部LDO的输入电压上限也不断提高，因此，设计一种能够应用于高压输入同时尽可能地减小所占芯片面积的LDO很有必要，既能满足芯片对高输入电压的要求，又顺应了电源小型化的发展趋势。
采用P型调整管的LDO在建立过程及瞬态响应中，调整管可能因栅极电压过低导致损坏，因此，传统高压LDO通过在P型调整管的栅极串联一个齐纳二极管和电阻，用以箝位P型调整管栅极电压实现保护，但是由于齐纳管稳压值在6V左右，一方面导致LDO中误差放大器的电源轨被限制在稳压值附近，另一方面在，无法应用在某些对调整管栅源压差较大的LDO中。
发明内容
针对上述传统高压LDO在无法满足高输入电压和占据更小的芯片面积等不足之处，本发明提出一种基于BCD工艺的高压浮动轨LDO，增大了误差放大器设计的灵活度，并尽可能减小了高压LDO的芯片面积。
本发明的技术方案为：
一种基于BCD工艺的高压浮动轨LDO，包括误差放大器、调整管、第一分压采样电阻R1和第二分压采样电阻R2，
第一分压采样电阻R1和第二分压采样电阻R2串联，其串联点连接误差放大器的正向输入端，第一分压采样电阻R1的另一端连接调整管的漏极并作为所述高压浮动轨LDO的输出端，第二分压采样电阻R2的另一端接地VSS；
误差放大器的负向输入端连接基准电压VREF，其输出端连接调整管的栅极；
调整管的源极和误差放大器电源轨的高电压端连接输入电压VIN；
所述高压浮动轨LDO还包括浮动轨电路，
所述浮动轨电路包括电流源Ibias和多个栅漏短接的带埋层的MOS管构成的串联结构，所述串联结构的一端连接所述输入电压VIN，另一端作为浮动电压端Vfloating连接所述误差放大器电源轨的低电压端和电流源Ibias的负向端；电流源Ibias的正向端接地VSS；
所述串联结构中带埋层的MOS管的外延层连接所述浮动电压端Vfloating。
具体的，所述浮动轨电路中构成串联结构的带埋层的MOS管均为带埋层的第一PMOS管，其中每个带埋层的第一PMOS管的栅漏短接并连接下一个带埋层的第一PMOS管的源极，第一个带埋层的第一PMOS管的源极连接所述输入电压VIN，最后一个带埋层的第一PMOS管的漏极连接所述浮动电压端Vfloating。
具体的，所述浮动轨电路中构成串联结构的带埋层的MOS管均为带埋层的第一NMOS管，其中每个带埋层的第一NMOS管的栅漏短接，其源极连接下一个带埋层的第一NMOS管的漏极，第一个带埋层的第一NMOS管的漏极连接所述输入电压VIN，最后一个带埋层的第一NMOS管的源极连接所述浮动电压端Vfloating。
具体的，所述浮动轨电路中构成串联结构的带埋层的MOS管包括多个带埋层的第二NMOS管和多个带埋层的第二PMOS管，所述每个带埋层的第二PMOS管的栅漏短接并连接下一个带埋层的第二PMOS管的源极或下一个带埋层的第二NMOS管的栅极和漏极，每个带埋层的第二NMOS管的源极连接下一个带埋层的第二NMOS管的栅极和漏极或下一个带埋层的第二PMOS管的源极。
具体的，所述误差放大器包括第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第一N型LDMOS管NLD1、第二N型LDMOS管NLD2和第三N型LDMOS管NLD3，其中第五NMOS管NM5、第六NMOS管NM6、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5和第六PMOS管PM6为外延层连接所述浮动电压端Vfloating的带埋层的MOS管；
第三NMOS管NM3的栅极作为所述误差放大器的负向输入端，其源极连接第四NMOS管NM4的源极和第八NMOS管NM8的漏极，其漏极连接第一N型LDMOS管NLD1的源极；
第四NMOS管NM4的栅极作为所述误差放大器的正向输入端，其漏极连接第二N型LDMOS管NLD2的源极；
第一N型LDMOS管NLD1的栅极连接第二N型LDMOS管NLD2和第三N型LDMOS管NLD3的栅极并连接偏置信号VPRE，其漏极连接第三PMOS管PM3的栅极、第四PMOS管PM4的栅极和漏极；
第三PMOS管PM3的源极连接第四PMOS管PM4、第五PMOS管PM5和第六PMOS管PM6的源极并作为所述误差放大器电源轨的高电压端，其漏极连接第五NMOS管NM5的漏极；
第六PMOS管PM6的栅极连接第二N型LDMOS管NLD2的漏极、第五PMOS管PM5的栅极和漏极，其漏极连接第六NMOS管NM6的漏极并作为所述误差放大器的输出端；
第六NMOS管NM6的栅极连接第五NMOS管NM5的栅极，其源极连接第五NMOS管NM5的源极和第三N型LDMOS管NLD3的漏极并作为所述误差放大器电源轨的低电压端；
第九NMOS管NM9的漏极连接第三N型LDMOS管NLD3的源极，其栅极连接第八NMOS管NM8的栅极、第七NMOS管NM7的栅极和漏极以及基准电流Ib，其源极连接第七NMOS管NM7和第八NMOS管NM8的源极并接地VSS。
具体的，所述高压浮动轨LDO还包括栅压箝位电路，所述栅压箝位电路接在所述输入电压VIN和所述调整管的栅极之间。
具体的，所述调整管为P型LDMOS管PLD1。
本发明的有益效果为，通过改变浮动轨电路中带埋层的MOS管的个数可以自由选择误差放大器的电源轨，增大了误差放大器设计的灵活度；同时利用BCD工艺中的埋层电位，选择带埋层的PMOS管设计误差放大器，在保证误差放大器高性能同时，进一步压缩了高压LDO芯片面积。
附图说明
图1为本发明提出的一种基于BCD工艺的高压浮动轨LDO的一种电路实现示意图。
图2为本发明中误差放大器的一种电路实现原理图。
图3为本发明电路中外延电位浮动的带埋层的PMOS管的物理连接示意图。
具体实施方式
下面结合附图和具体实施例，对本发明进行详细的描述。
本发明提出一种基于BCD工艺的高压浮动轨LDO，包括浮动轨电路、误差放大器、调整管、第一分压采样电阻R1和第二分压采样电阻R2，误差放大器电源轨的高电压端连接输入电压VIN，低电压端连接浮动轨电路输出的浮动轨电位，通过调整浮动轨电路中带埋层的MOS管的个数可以灵活设定浮动轨电位的电压值，增大了误差放大器电源轨的灵活度；利用BCD工艺有埋层和外延层的特性，将带埋层的MOS管的外延层连接浮动电压端Vfloating，使得带埋层的MOS管外延浮动，可以防止阱击穿。
如图1所示是本发明提出的一种基于BCD工艺的高压浮动轨LDO的一种电路实现结构图，第一分压采样电阻R1和第二分压采样电阻R2串联，其串联点连接误差放大器的正向输入端，第一分压采样电阻R1的另一端连接调整管的漏极并作为高压浮动轨LDO的输出端，第二分压采样电阻R2的另一端接地VSS；误差放大器的负向输入端连接基准电压VREF，其输出端连接调整管的栅极；调整管的源极和误差放大器电源轨的高电压端连接输入电压VIN；浮动轨电路包括电流源Ibias和多个栅漏短接的MOS管构成的串联结构，多个MOS管构成的串联结构的一端连接输入电压VIN，另一端作为浮动电压端Vfloating连接误差放大器电源轨的低电压端和电流源Ibias的负向端；电流源Ibias的正向端接地VSS；浮动轨电路中构成串联结构的MOS管均为带埋层的MOS管，带埋层的MOS管的外延层连接浮动电压端Vfloating。
浮动轨电路中构成串联结构的带埋层的MOS管可以都为带埋层的第一PMOS管，其中每个带埋层的第一PMOS管的栅漏短接并连接下一个带埋层的第一PMOS管的源极，第一个带埋层的第一PMOS管的源极连接输入电压VIN，最后一个带埋层的第一PMOS管的漏极连接浮动电压端Vfloating。
浮动轨电路中构成串联结构的带埋层的MOS管可以都为带埋层的第一NMOS管，其中每个带埋层的第一NMOS管的栅漏短接，其源极连接下一个带埋层的第一NMOS管的漏极，第一个带埋层的第一NMOS管的漏极连接输入电压VIN，最后一个带埋层的第一NMOS管的源极连接浮动电压端Vfloating。
浮动轨电路中构成串联结构的带埋层的MOS管也可以既包括多个带埋层的第二NMOS管，也包括多个带埋层的第二PMOS管，每个带埋层的第二PMOS管的栅漏短接并连接下一个带埋层的第二PMOS管的源极或下一个带埋层的第二NMOS管的栅极和漏极，每个带埋层的第二NMOS管的源极连接下一个带埋层的第二NMOS管的栅极和漏极或下一个带埋层的第二PMOS管的源极，一般来说输入电压VIN连接带埋层的第二PMOS管的源极，浮动电压端Vfloating可以连接带埋层的第二PMOS管的栅极和漏极，也可以连接带埋层的第二NMOS管的源极。
由于普通PMOS管的N阱重掺杂与P衬底间寄生阱二极管反向耐压值较低，无法满足高压应用场合，本发明中浮动轨电路的MOS管都选用BCD工艺中带埋层的MOS管，如图3所示是一种带埋层的PMOS管的结构示意图，从下至上依次为P衬底、N埋层、P外延和N阱，其中N阱电位B端连接输入电压VIN，P外延电位连接浮动轨电位，N埋层电位连接输入电压VIN，P衬底电位连接地电位VSS。由于掩埋层的掺杂浓度较低，与衬底及外延形成的寄生二极管反向耐压高，因此将带埋层的PMOS管的P外延接入浮动电压端Vfloating，N阱和N埋层接输入电压VIN，P衬底接地VSS，既能满足所有寄生二极管反偏，又保证高掺杂N阱与P外延间寄生二极管反向电压等于误差放大器的电源轨压差，不至于被反向击穿。这样以来，避免浮动轨电路和误差放大器中PMOS管使用高压管，选择外延电位浮动的低压器件大大降低了芯片面积。
由于带埋层的NMOS管的外延电位即为衬底电位，因此浮动轨电路中的带埋层的NMOS管的外延层也都连接浮动轨电位。
如图2所示给出了误差放大器的一种电路实现结构，包括第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第一N型LDMOS管NLD1、第二N型LDMOS管NLD2和第三N型LDMOS管NLD3，其中第五NMOS管NM5、第六NMOS管NM6、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5和第六PMOS管PM6为带埋层的PMOS管，且第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5和第六PMOS管PM6的外延层连接浮动电压端Vfloating；第三NMOS管NM3的栅极作为误差放大器的负向输入端，其源极连接第四NMOS管NM4的源极和第八NMOS管NM8的漏极，其漏极连接第一N型LDMOS管NLD1的源极；第四NMOS管NM4的栅极作为误差放大器的正向输入端，其漏极连接第二N型LDMOS管NLD2的源极；第一N型LDMOS管NLD1的栅极连接第二N型LDMOS管NLD2和第三N型LDMOS管NLD3的栅极并连接偏置信号VPRE，其漏极连接第三PMOS管PM3的栅极、第四PMOS管PM4的栅极和漏极；第三PMOS管PM3的源极连接第四PMOS管PM4、第五PMOS管PM5和第六PMOS管PM6的源极并作为误差放大器电源轨的高电压端，其漏极连接第五NMOS管NM5的漏极；第六PMOS管PM6的栅极连接第二N型LDMOS管NLD2的漏极、第五PMOS管PM5的栅极和漏极，其漏极连接第六NMOS管NM6的漏极并作为误差放大器的输出端；第六NMOS管NM6的栅极连接第五NMOS管NM5的栅极，其源极连接第五NMOS管NM5的源极和第三N型LDMOS管NLD3的漏极并作为误差放大器电源轨的低电压端；第九NMOS管NM9的漏极连接第三N型LDMOS管NLD3的源极，其栅极连接第八NMOS管NM8的栅极、第七NMOS管NM7的栅极和漏极以及基准电流Ib，其源极连接第七NMOS管NM7和第八NMOS管NM8的源极并接地VSS。
误差放大器中采用带埋层的PMOS管替代传统高压LDO误差放大器中的高压PMOS管，带埋层的PMOS管的外延层连接浮动电压端Vfloating，其外延电位浮动，在保证误差放大器高性能的同时，进一步压缩了高压LDO的芯片面积。
浮动轨电路为误差放大器提供低压电源，误差放大器也会浮动轨电路提供合适的静态偏置，由于浮动轨电路中的带埋层的MOS管工作在饱和区，调整误差放大器中第八NMOS管NM8与第九NMOS管NM9的静态电流差即可为浮动轨电路提供合适的静态电流；同时根据误差放大器的电源轨需要，通过调整浮动轨电路中带埋层的MOS管的个数就可以得到合适的浮动轨电平即浮动电源端Vfloating的电压值。
第一N型LDMOS管NLD1、第二N型LDMOS管NLD2和第三N型LDMOS管NLD3选择高耐压管，避免误差放大器输入对管第三NMOS管NM3与第四NMOS管NM4的漏极与源极压差过大而损毁，第三NMOS管NM3与第四NMOS管NM4将输入电压转化为电流，通过第五NMOS管NM5、第六NMOS管NM6、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5和第六PMOS管PM6构成的电流镜镜像，再通过第六PMOS管PM6和第六NMOS管NM6进行比较，生成误差放大信号，调整管。
一些实施例中，高压浮动轨LDO还包括栅压箝位电路用于限制LDO调整管的栅极电位保护电路，栅压箝位电路接在输入电压VIN和调整管的栅极之间。
一些实施例中，调整管为P型LDMOS管PLD1，可以承受LDO较高的降压值，适用于高压输入的LDO。
综上，本发明提出的LDO，利用BCD工艺中的埋层，将带埋层的低压MOS管的外延电位设置为浮动轨电位，在浮动轨电路中将栅漏短接的带埋层的MOS管串联跨接在LDO误差放大器的电源轨上，通过调整浮动轨电路中带埋层的MOS管的个数，可灵活设定浮动轨电压值，与传统高压LDO相比，进一步拓展了LDO中误差放大器电源轨的灵活度，改善了传统高压LDO使用齐纳管箝位降低误差放大器电源轨设计灵活度的问题。
误差放大器中利用低压PMOS管(即带埋层的PMOS管PM3、PM4、PM5和PM6)替代传统高压LDO误差放大器中的高压PMOS管，在保证误差放大器高性能同时，进一步压缩了高压LDO芯片面积，解决了传统高压LDO的误差放大器使用较多高压管导致芯片面积骤增、性能下降的问题，
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其他各种具体变形和组合，这些变形和组合仍然在本发明的保护范围之内。

Claims (7)

1.一种基于BCD工艺的高压浮动轨LDO，包括误差放大器、调整管、第一分压采样电阻(R1)和第二分压采样电阻(R2)，
第一分压采样电阻(R1)和第二分压采样电阻(R2)串联，其串联点连接误差放大器的正向输入端，第一分压采样电阻(R1)的另一端连接调整管的漏极并作为所述高压浮动轨LDO的输出端，第二分压采样电阻(R2)的另一端接地(VSS)；
误差放大器的负向输入端连接基准电压(VREF)，其输出端连接调整管的栅极；
调整管的源极和误差放大器电源轨的高电压端连接输入电压(VIN)；
其特征在于，所述高压浮动轨LDO还包括浮动轨电路，
所述浮动轨电路包括电流源(Ibias)和多个栅漏短接的带埋层的MOS管构成的串联结构，所述串联结构的一端连接所述输入电压(VIN)，另一端作为浮动电压端(Vfloating)连接所述误差放大器电源轨的低电压端和电流源(Ibias)的负向端；电流源(Ibias)的正向端接地(VSS)；
所述串联结构中带埋层的MOS管的外延层连接所述浮动电压端(Vfloating)。
2.根据权利要求1所述的基于BCD工艺的高压浮动轨LDO，其特征在于，所述浮动轨电路中构成串联结构的带埋层的MOS管均为带埋层的第一PMOS管，其中每个带埋层的第一PMOS管的栅漏短接并连接下一个带埋层的第一PMOS管的源极，第一个带埋层的第一PMOS管的源极连接所述输入电压(VIN)，最后一个带埋层的第一PMOS管的漏极连接所述浮动电压端(Vfloating)。
3.根据权利要求1所述的基于BCD工艺的高压浮动轨LDO，其特征在于，所述浮动轨电路中构成串联结构的带埋层的MOS管均为带埋层的第一NMOS管，其中每个带埋层的第一NMOS管的栅漏短接，其源极连接下一个带埋层的第一NMOS管的漏极，第一个带埋层的第一NMOS管的漏极连接所述输入电压(VIN)，最后一个带埋层的第一NMOS管的源极连接所述浮动电压端(Vfloating)。
4.根据权利要求1所述的基于BCD工艺的高压浮动轨LDO，其特征在于，所述浮动轨电路中构成串联结构的带埋层的MOS管包括多个带埋层的第二NMOS管和多个带埋层的第二PMOS管，所述每个带埋层的第二PMOS管的栅漏短接并连接下一个带埋层的第二PMOS管的源极或下一个带埋层的第二NMOS管的栅极和漏极，每个带埋层的第二NMOS管的源极连接下一个带埋层的第二NMOS管的栅极和漏极或下一个带埋层的第二PMOS管的源极。
5.根据权利要求1-4中任一项所述的基于BCD工艺的高压浮动轨LDO，其特征在于，所述误差放大器包括第三PMOS管(PM3)、第四PMOS管(PM4)、第五PMOS管(PM5)、第六PMOS管(PM6)、第三NMOS管(NM3)、第四NMOS管(NM4)、第五NMOS管(NM5)、第六NMOS管(NM6)、第七NMOS管(NM7)、第八NMOS管(NM8)、第九NMOS管(NM9)、第一N型LDMOS管(NLD1)、第二N型LDMOS管(NLD2)和第三N型LDMOS管(NLD3)，其中第五NMOS管(NM5)、第六NMOS管(NM6)、第三PMOS管(PM3)、第四PMOS管(PM4)、第五PMOS管(PM5)和第六PMOS管(PM6)为外延层连接所述浮动电压端(Vfloating)的带埋层的MOS管；
第三NMOS管(NM3)的栅极作为所述误差放大器的负向输入端，其源极连接第四NMOS管(NM4)的源极和第八NMOS管(NM8)的漏极，其漏极连接第一N型LDMOS管(NLD1)的源极；
第四NMOS管(NM4)的栅极作为所述误差放大器的正向输入端，其漏极连接第二N型LDMOS管(NLD2)的源极；
第一N型LDMOS管(NLD1)的栅极连接第二N型LDMOS管(NLD2)和第三N型LDMOS管(NLD3)的栅极并连接偏置信号(VPRE)，其漏极连接第三PMOS管(PM3)的栅极、第四PMOS管(PM4)的栅极和漏极；
第三PMOS管(PM3)的源极连接第四PMOS管(PM4)、第五PMOS管(PM5)和第六PMOS管(PM6)的源极并作为所述误差放大器电源轨的高电压端，其漏极连接第五NMOS管(NM5)的漏极；
第六PMOS管(PM6)的栅极连接第二N型LDMOS管(NLD2)的漏极、第五PMOS管(PM5)的栅极和漏极，其漏极连接第六NMOS管(NM6)的漏极并作为所述误差放大器的输出端；
第六NMOS管(NM6)的栅极连接第五NMOS管(NM5)的栅极，其源极连接第五NMOS管(NM5)的源极和第三N型LDMOS管(NLD3)的漏极并作为所述误差放大器电源轨的低电压端；
第九NMOS管(NM9)的漏极连接第三N型LDMOS管(NLD3)的源极，其栅极连接第八NMOS管(NM8)的栅极、第七NMOS管(NM7)的栅极和漏极以及基准电流(Ib)，其源极连接第七NMOS管(NM7)和第八NMOS管(NM8)的源极并接地(VSS)。
6.根据权利要求1所述的基于BCD工艺的高压浮动轨LDO，其特征在于，所述高压浮动轨LDO还包括栅压箝位电路，所述栅压箝位电路接在所述输入电压(VIN)和所述调整管的栅极之间。
7.根据权利要求1所述的基于BCD工艺的高压浮动轨LDO，其特征在于，所述调整管为P型LDMOS管(PLD1)。
CN201810477301.1A 2018-05-18 2018-05-18 一种基于bcd工艺的高压浮动轨ldo Expired - Fee Related CN108646848B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810477301.1A CN108646848B (zh) 2018-05-18 2018-05-18 一种基于bcd工艺的高压浮动轨ldo

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810477301.1A CN108646848B (zh) 2018-05-18 2018-05-18 一种基于bcd工艺的高压浮动轨ldo

Publications (2)

Publication Number Publication Date
CN108646848A CN108646848A (zh) 2018-10-12
CN108646848B true CN108646848B (zh) 2019-10-18

Family

ID=63756563

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810477301.1A Expired - Fee Related CN108646848B (zh) 2018-05-18 2018-05-18 一种基于bcd工艺的高压浮动轨ldo

Country Status (1)

Country Link
CN (1) CN108646848B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113067474B (zh) * 2021-03-30 2023-12-26 华中科技大学 一种开关电源与浮动轨ldo级联的混合电源及其应用
CN114204805B (zh) * 2022-01-10 2023-04-28 电子科技大学 用于高压Buck变换器的电源轨电路
CN114489214B (zh) * 2022-03-28 2022-07-12 苏州贝克微电子股份有限公司 一种可降低输入输出电压差的电路结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0472281A2 (en) * 1990-07-23 1992-02-26 Philip Morris Products Inc. Scintillation tube dynamic calibration monitor and feedback regulator
CN201229513Y (zh) * 2008-05-30 2009-04-29 深圳艾科创新微电子有限公司 一种低压差线性稳压器
CN101763131A (zh) * 2008-12-24 2010-06-30 东部高科股份有限公司 低压差稳压器及其操作方法
CN102243504A (zh) * 2010-04-09 2011-11-16 特里奎恩特半导体公司 具有用于避免硬饱和的控制回路的电压调节器
CN103529893A (zh) * 2013-10-18 2014-01-22 苏州贝克微电子有限公司 一种减小静态工作电流的低压差稳压器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0472281A2 (en) * 1990-07-23 1992-02-26 Philip Morris Products Inc. Scintillation tube dynamic calibration monitor and feedback regulator
CN201229513Y (zh) * 2008-05-30 2009-04-29 深圳艾科创新微电子有限公司 一种低压差线性稳压器
CN101763131A (zh) * 2008-12-24 2010-06-30 东部高科股份有限公司 低压差稳压器及其操作方法
CN102243504A (zh) * 2010-04-09 2011-11-16 特里奎恩特半导体公司 具有用于避免硬饱和的控制回路的电压调节器
CN103529893A (zh) * 2013-10-18 2014-01-22 苏州贝克微电子有限公司 一种减小静态工作电流的低压差稳压器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
LDO线性降压变换器的设计及相关器件建模;帅柏林;《中国优秀硕士学位论文全文数据库 工程科技Ⅱ辑》;20080315;全文 *

Also Published As

Publication number Publication date
CN108646848A (zh) 2018-10-12

Similar Documents

Publication Publication Date Title
CN108646848B (zh) 一种基于bcd工艺的高压浮动轨ldo
CN116316507A (zh) 一种双向瞬态电压抑制保护电路
CN103091526B (zh) 电压检测电路
CN102832219B (zh) 一种集成可调热敏电阻的自反馈线性恒流器
CN101930974A (zh) 用于配置超低电压瞬态电压抑制器的底部源极n型金属氧化物半导体触发的齐纳箝位
CN102340243A (zh) 电压钳位电路和并入了电压钳位电路的集成电路
CN105375985A (zh) 光接收电路和光耦合装置
CN101751061B (zh) 高压电压稳定器
CN105871049B (zh) 电源切换电路及半导体装置
CN103955251B (zh) 一种高压线性稳压器
CN109841609B (zh) 瞬态电压抑制器
CN103809637A (zh) 电压调整电路
CN107395183B (zh) 一种脉冲大电流点火开关电路
US10444031B2 (en) Sensor device
CN103077946B (zh) 在同一半导体衬底内形成电力和电路元件的半导体装置
CN101847635B (zh) 结型晶体管与肖特基二极管的整合元件
US8258752B2 (en) Integrated PMOS transistor and Schottky diode and charging switch circuit employing the integrated device
CN109391258A (zh) 基于低压管的电平位移电路
CN109841608B (zh) 瞬态电压抑制器
US9088252B2 (en) Fixed voltage generating circuit
US20100253423A1 (en) Diffused integrated resistor
CN113031684A (zh) 一种适用于低压的电压钳位装置
CN104901660A (zh) 具有浮动偏置的电路
CN208226981U (zh) 一种nmos管保护电路及其芯片
CN110830017B (zh) 一种无功耗片内实现多端口过负压的模拟开关

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20191018