CN108631928A - 数据传输方法、发送设备及接收设备 - Google Patents
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Abstract
本申请公开了一种数据传输方法、发送设备及接收设备。该方法包括：根据第一参数和冗余版本序号确定第一比特序列在第二比特序列中的起始位置，第一比特序列为第二比特序列中的一部分，第二比特序列是使用第一编码器对信源比特序列进行编码得到的，第二比特序列包括信源比特序列和冗余校验比特序列，第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，第一参数包括信源比特序列的长度和冗余校验比特序列的长度，或者，第一参数为预设的每次待传输比特序列的长度；根据起始位置和第一比特序列的长度确定第一比特序列；发送第一比特序列。本申请实现了基于QC‑LDPC的冗余版本设计。
Description
技术领域
本发明实施例涉及无线通信技术领域，尤其涉及一种数据传输方法、发送设备及接收设备。
背景技术
长期演进(英文：Long Term Evolution，简称：LTE)系统中的上行数据和下行数据分别由物理上行共享信道(英文：Physical Uplink Shared Channel，简称：PUSCH)和物理下行共享信道(英文：Physical Downlink Shared Channel，简称：PDSCH)承载。为了数据的可靠传输，LTE系统引入了混合自动重传请求(英文：Hybrid Automatic Repeat reQuest，简称：HARQ)技术。HARQ是将前向纠错编码(英文：Forward Error Correction，简称：FEC)与自动重传请求(英文：Automatic Repeat reQuest，简称：ARQ)相结合的技术，接收设备通过FEC技术能够纠正一部分错误数据，对于不能纠正的错误数据包，接收设备向发送设备请求重传原传输块(英文：Transport Block，简称：TB)的数据。
发送设备对待传输的TB进行信道编码后，得到编码后的比特序列并将该比特序列缓存在HARQ缓存中。对于该TB的每一次传输，包括初传和重传，发送设备根据对应的初传和重传的冗余版本(英文：Redundancy Version，简称：RV)号确定本次传输的数据比特序列的起始位置，结合本次传输的传输资源所能传输的数据比特长度，从而确定本次传输的数据比特序列，该过程称之为速率匹配过程。更详细的速率匹配过程可以参考第三代合作伙伴计划(英文：3rd Generation Partnership Project，简称：3GPP)的协议36.212中的相关章节。
接收设备在接收到该TB的初传数据的比特序列后，根据发射设备通知的或预定义的初传RV序号(number)确定该初传数据的比特序列在HARQ缓存中的起始位置，并将该初传数据的比特序列缓存在HARQ缓存中，然后将该比特序列发送给译码器进行译码。如果初传译码错误，接收设备向发送设备反馈否定应答(英文：Negative Acknowledgement，简称：NACK)，请求发送设备对该TB进行重传。接收设备在接收到该TB的重传数据的比特序列后，根据发射设备通知的或预定义的重传的RV序号确定该重传数据的比特序列在HARQ缓存中的起始位置，并将接收到的比特序列缓存到HARQ缓存中。对于初传与重传中重复传输的数据比特，进行比特合并后缓存在HARQ缓存中。然后将HARQ缓存中的比特序列发送给译码器进行译码。如果译码还是失败，那么接收设备会继续请求发送设备对该TB进行重传。
现有的LTE系统中，采用母码码率为1/3的Turbo码作为数据信道的纠错码，编码后的完整码字形成一个虚拟的环，在环上取四个固定的等分点作为初传或重传数据的起始点。在第五代新空口(英文：5th Generation New Radio，简称：NR)中确定了采用类循环低密度奇偶校验码(英文：Quasi-Cyclic Low Density Parity Check，简称：QC-LDPC)作为数据信道的纠错码，而QC-LDPC在编码过程中并不需要像Turbo码一样在初传时生成完整的系统码字，而是根据初传码率生成编码后比特，从而避免花销资源去存储完整的码字。因为QC-LDPC不会生成并存储码率为1/3的系统码母码，因此无法延用Turbo码的冗余版本，如何针对QC-LDPC设计冗余版本是目前需要解决的技术问题。
发明内容
本发明实施例提供了一种数据传输方法、发送设备及接收设备，实现了基于QC-LDPC的冗余版本设计。
本发明实施例具体可以通过如下技术方案实现：
第一方面，本发明实施例提供了一种数据传输的方法，该方法包括：发送设备根据第一参数和冗余版本序号确定第一比特序列在第二比特序列中的起始位置，其中，所述第一比特序列为所述第二比特序列中的一部分，所述第二比特序列是使用第一编码器对信源比特序列进行编码得到的，所述第二比特序列包括所述信源比特序列和冗余校验比特序列，所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度，或者，所述第一参数为预设的每次待传输比特序列的长度；根据所述起始位置和所述第一比特序列的长度确定所述第一比特序列；发送所述第一比特序列。
本发明实施例实现了基于QC-LDPC的冗余版本设计。
在一个可能的设计中，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第一比特序列在所述第二比特序列中的起始位置还根据所述信源比特序列的初传码率的最大值决定，所述初传码率为首次传输所述信源比特序列时所述信源比特序列长度与所述第一比特序列长度的比值。
在一个可能的设计中，所述冗余校验比特序列包括第一类校验比特序列和第二类校验比特序列，所述第一类校验比特序列是利用所述信源比特序列和奇偶校验矩阵计算生成的，所述第二类校验比特序列是利用所述信源比特序列、所述第一类校验比特序列和所述奇偶校验矩阵计算生成的，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第一比特序列在所述第二比特序列中的起始位置还根据所述第一类校验比特序列的长度确定。
在一个可能的设计中，所述第一比特序列在所述第二比特序列中的起始位置还根据所述信源比特序列首部被打孔掉的比特序列的长度确定。
在一个可能的设计中，所述预设的每次待传输比特序列的长度为首次传输所述信源比特序列时传输的编码后的比特序列的长度。
第二方面，本发明实施例提供了另一种数据传输的方法，该方法是与第一方面的方法相对应的接收设备所执行的方法，因此也能实现第一方面的数据传输方法所具备的有益效果。该方法包括：接收第四比特序列；根据第一参数和冗余版本序号确定所述第四比特序列在HARQ缓存中的起始位置，其中，所述HARQ缓存包括信源比特序列和冗余校验比特序列，所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度，或者，所述第一参数为预设的每次待传输比特序列的长度；将所述第四比特序列与所述HARQ缓存中的比特序列进行HARQ合并，得到第五比特序列；使用第一译码器对所述第五比特序列进行译码，得到第六比特序列。
本发明实施例实现了基于QC-LDPC的冗余版本设计。
在一个可能的设计中，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第四比特序列在所述HARQ缓存中的起始位置还根据信源比特序列的初传码率的最大值决定，所述初传码率为首次传输所述信源比特序列时所述信源比特序列长度与所述第一比特序列长度的比值。
在一个可能的设计中，所述冗余校验比特序列包括第一类校验比特序列和第二类校验比特序列，所述第一类校验比特序列是利用所述信源比特序列和奇偶校验矩阵计算生成的，所述第二类校验比特序列是利用所述信源比特序列、所述第一类校验比特序列和所述奇偶校验矩阵计算生成的，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第四比特序列在所述HARQ缓存中的起始位置还根据所述第一类校验比特序列的长度确定。
在一个可能的设计中，所述第四比特序列在所述HARQ缓存中的起始位置还根据所述信源比特序列首部被打孔掉的比特序列的长度确定。
在一个可能的设计中，所述预设的每次待传输比特序列的长度为首次传输所述信源比特序列时传输的编码后的比特序列的长度。
第三方面，本发明实施例还提供了一种发送设备，该发送设备实现上述第一方面数据传输方法中发送设备的功能，因此也能实现第一方面数据传输方法所具备的有益效果。其中，该发送设备的功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括至少一个与上述功能相对应的模块。
在一个可能的设计中，该发送设备包括处理单元和通信单元。所述处理单元，用于根据第一参数和冗余版本序号确定第一比特序列在第二比特序列中的起始位置，其中，所述第一比特序列为所述第二比特序列中的一部分，所述第二比特序列是使用第一编码器对信源比特序列进行编码得到的，所述第二比特序列包括所述信源比特序列和冗余校验比特序列，所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度，或者，所述第一参数为预设的每次待传输比特序列的长度；所述处理单元，还用于根据所述起始位置和所述第一比特序列的长度确定所述第一比特序列；所述通信单元，用于发送所述第一比特序列。
在一个可能的设计中，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第一比特序列在所述第二比特序列中的起始位置还根据所述信源比特序列的初传码率的最大值决定，所述初传码率为首次传输所述信源比特序列时所述信源比特序列长度与所述第一比特序列长度的比值。
在一个可能的设计中，所述冗余校验比特序列包括第一类校验比特序列和第二类校验比特序列，所述第一类校验比特序列是利用所述信源比特序列和奇偶校验矩阵计算生成的，所述第二类校验比特序列是利用所述信源比特序列、所述第一类校验比特序列和所述奇偶校验矩阵计算生成的，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第一比特序列在所述第二比特序列中的起始位置还根据所述第一类校验比特序列的长度确定。
在一个可能的设计中，所述第一比特序列在所述第二比特序列中的起始位置还根据所述信源比特序列首部被打孔掉的比特序列的长度确定。
在一个可能的设计中，所述预设的每次待传输比特序列的长度为首次传输所述信源比特序列时传输的编码后的比特序列的长度。
第四方面，本发明实施例还提供了一种发送设备，该发送设备实现上述第一方面数据传输方法中发送设备的功能，因此也能实现第一方面数据传输方法所具备的有益效果。其中，该发送设备的功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括至少一个与上述功能相对应的模块。该发送设备包括处理器和收发器，分别实现上述第三方面的发送设备中的处理单元和通信单元对应的功能。
第五方面，本发明实施例还提供了一种接收设备，该接收设备实现上述第二方面数据传输方法中接收设备的功能，因此也能实现第二方面数据传输方法所具备的有益效果。其中，该接收设备的功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括至少一个与上述功能相对应的模块。
在一个可能的设计中，该接收设备包括通信单元和处理单元。所述通信单元，用于接收第四比特序列；所述处理单元，用于根据第一参数和冗余版本序号确定所述第四比特序列在HARQ缓存中的起始位置，其中，所述HARQ缓存包括信源比特序列和冗余校验比特序列，所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度，或者，所述第一参数为预设的每次待传输比特序列的长度；所述处理单元，还用于将所述第四比特序列与所述HARQ缓存中的比特序列进行HARQ合并，得到第五比特序列；所述处理单元，还用于使用第一译码器对所述第五比特序列进行译码，得到第六比特序列。
在一个可能的设计中，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第四比特序列在所述HARQ缓存中的起始位置还根据信源比特序列的初传码率的最大值决定，所述初传码率为首次传输所述信源比特序列时所述信源比特序列长度与所述第一比特序列长度的比值。
在一个可能的设计中，所述冗余校验比特序列包括第一类校验比特序列和第二类校验比特序列，所述第一类校验比特序列是利用所述信源比特序列和奇偶校验矩阵计算生成的，所述第二类校验比特序列是利用所述信源比特序列、所述第一类校验比特序列和所述奇偶校验矩阵计算生成的，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第四比特序列在所述HARQ缓存中的起始位置还根据所述第一类校验比特序列的长度确定。
在一个可能的设计中，所述第四比特序列在所述HARQ缓存中的起始位置还根据所述信源比特序列首部被打孔掉的比特序列的长度确定。
在一个可能的设计中，所述预设的每次待传输比特序列的长度为首次传输所述信源比特序列时传输的编码后的比特序列的长度。
第六方面，本发明实施例还提供了一种接收设备，该接收设备实现上述第二方面数据传输方法中接收设备的功能，因此也能实现第二方面数据传输方法所具备的有益效果。其中，该接收设备的功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括至少一个与上述功能相对应的模块。该接收设备包括收发器和处理器，分别实现上述第五方面的接收设备中的通信单元和处理单元对应的功能。
第七方面，本发明实施例还提供了一种通信系统，包括：发送设备和接收设备，其中：所述发送设备可以是第三方面或第四方面描述的发送设备，所述接收设备可以是第五方面或第六方面描述的接收设备。
第八方面，本发明实施例提供一种计算机存储介质，用于储存为上述发送设备所用的计算机软件指令，其包含用于执行上述第一方面为所述发送设备所设计的程序。
第九方面，本发明实施例提供一种计算机存储介质，用于储存为上述接收设备所用的计算机软件指令，其包含用于执行上述第二方面为所述接收设备所设计的程序。
本发明实施例针对QC-LDPC编码方案设计了冗余版本，可以在保证系统鲁棒性的前提下，获得如下有益效果：(1)所提出的QC-LDPC的冗余版本划分不需要生成完整的QC-LDPC编码，节省了存储空间和计算量。(2)所提出的QC-LDPC的冗余版本划分能保证第一类校验比特序列的完整传输，提升解码性能。(3)所提出的QC-LDPC的冗余版本划分能获得增量冗余(英文：Incremental Redundancy，简称：IR)合并增益，提升解码性能。
附图说明
图1是本发明实施例涉及的一种通信系统的架构示意图；
图2是LTE系统中的速率匹配过程示意图；
图3是LTE系统中不同的RV序号在HARQ缓存中的对应位置示意图；
图4是LTE系统中一种可能的数据传输过程示意图；
图5是本发明实施例提供的发送设备的数据处理流程示意图；
图6是本发明实施例提供的从信源比特序列到第一比特序列的处理流程示意图；
图7A是本发明实施例提供的QC-LDPC编码的校验矩阵示意图；
图7B是本发明实施例提供的QC-LDPC系统码的一种示意图；
图7C是本发明实施例提供的QC-LDPC系统码的另一种示意图；
图7D是本发明实施例提供的QC-LDPC系统码的另一种示意图；
图8是本发明实施例提供的RV位置的一种划分示意图；
图9是本发明实施例提供的RV位置的另一种划分示意图；
图10是本发明实施例提供的RV位置的另一种划分示意图；
图11是本发明实施例提供的RV位置的另一种划分示意图；
图12是本发明实施例提供的RV位置的另一种划分示意图；
图13是本发明实施例提供的RV位置的另一种划分示意图；
图14A是本发明实施例提供的接收设备的数据处理流程示意图；
图14B是本发明实施例提供的从第四比特序列到第六比特序列的处理流程示意图；
图15A是本发明实施例提供的一种通信设备的结构示意图；
图15B是本发明实施例提供的另一种通信设备的结构示意图。
具体实施方式
请参见图1，是本发明实施例涉及的一种通信系统的架构示意图，该通信系统包括发送设备101和接收设备102。其中发送设备与接收设备通过无线空口技术相互通信。本发明各实施例中的发送设备和接收设备可以为以无线方式进行数据传输的任意一种发送端的设备和接收端的设备。发送设备和接收设备可以是任意一种具有无线收发功能的设备，包括但不限于：基站NodeB、演进型基站eNodeB、第五代(英文：the fifth Generation，简称：5G)通信系统中的基站、未来通信系统中的基站或网络设备、无线局域网(英文：Wireless Fidelity，简称：WiFi)系统中的接入节点、无线中继节点、无线回传节点以及用户设备(英文：User Equipment，简称：UE)。其中，UE也可以称之为终端Terminal、移动台(英文：Mobile Station，简称：MS)、移动终端(英文：Mobile Terminal，简称：MT)等。UE可以经无线接入网(英文：Radio Access Network，简称：RAN)与一个或多个核心网进行通信，或者可以通过自组织或免授权的方式接入分布式网络，UE还可以通过其它方式接入无线网络进行通信，UE也可以与其它UE直接进行无线通信，本发明实施例对此不作限定。
本发明实施例所提供的数据传输方法可以适用于下行数据传输，也可以适用于上行数据传输，还可以适用于设备到设备(英文：Device to Device，简称：D2D)的数据传输。对于下行数据传输，发送设备是基站，对应的接收设备是UE。对于上行数据传输，发送设备是UE，对应的接收设备是基站。对于D2D的数据传输，发送设备是UE，对应的接收设备也是UE。本发明的实施例对应用场景不做限定。图1以发送设备为基站，接收设备为UE为例。
本发明实施例所提供的数据传输方法可以适用于采用了HARQ技术的通信系统，可以适用于频分双工(英文：Frequency Division Duplex，简称：FDD)系统，也可以适用于时分双工(英文：Time Division Duplex，简称：TDD)系统。本发明实施例所描述的提供的数据传输方法可以适用于任何采用了QC-LDPC作为数据信道编码方式的通信系统，可以适用于LTE系统，也可以适用于5G通信系统以及其它无线通信系统。本发明实施例对此不做限定。
为了便于进一步理解本发明的实施例，图2示出了LTE系统中的速率匹配过程。
发送设备将一个待传输的数据信道的传输块(英文：Transport Block，简称：TB)经过分段后，分为至少一个编码块(英文：Code Block，简称：CB)，对于每一个CB，进行母码码率为1/3的Turbo编码，输出三个编码后的比特序列和对编码后的比特序列进行速率匹配的过程可以分为三步：(1)对这三个编码后的比特序列分别进行子块交织，得到交织后的三个比特序列和(2)对这三个交织后的比特序列进行比特收集，得到比特序列wk，并将该比特序列wk缓存到HARQ缓存中；(3)根据RV序号进行比特选择，具体地，比特选择模块根据RV序号确定待传输的比特序列在HARQ缓存中的起始位置，再结合本次传输所能传输的比特长度，确定本次传输的比特序列。
具体地，假设编码后的三个比特序列和均包含D个比特，将每一个比特序列映射到的矩阵，其中列数从左到右排列行数取值为满足时的最小整数值，然后再进行子块交织。比特收集模块将经过子块交织的三个比特序列和中的比特汇总收集到一起，得到长度为Ncb的比特序列wk。比特选择模块根据k0确定待传输的比特序列在HARQ缓存中的起始位置，其中k0的计算公式如下：
其中rvidx为RV序号，取值为0、1、2和3，表示向上取整运算。
根据上述公式1-1，RV序号RV0、RV1、RV2和RV3在HARQ缓存中的对应位置可以参见图3，由图3可知，在环上的四个固定的等分点即作为初传或重传数据的起始点。其中图3左侧的HARQ缓存为循环缓存，将该循环缓存从起始位置展开，则变成图3右侧的HARQ缓存。在该HARQ缓存中，前1/3缓存的是信源比特序列，即编码之前的原始比特信息，后面2/3缓存的是校验比特。
一种可能的数据传输过程如图4所示，发送设备在进行数据传输时，初传的比特序列起始位置为RV0，第一次重传的比特序列起始位置为RV1，第二次重传的比特序列起始位置为RV2，第三次重传的比特序列起始位置为RV3。接收设备将经过初传、第一次重传、第二重传和第三次重传后的比特序列进行合并。
在LTE系统中，采用母码码率为1/3的Turbo码作为数据信道的纠错码，Turbo码需要通过编码器生成所有的编码比特存储，而实际传输大部分情况只能传输部分编码后比特，浪费了计算时间和存储空间。在5G NR系统中，已确定采用QC-LDPC码作为数据信道的纠错码，而QC-LDPC在编码过程中并不需要像Turbo码在初次传输中生成完整的系统码字，而是根据信源比特序列的初传码率生成编码后比特，从而避免花销资源去存储完整的码字。因为QC-LDPC不会生成并存储码率为1/3的系统码母码，因此需要针对QC-LDPC码来设计一套适用的冗余版本。
本发明实施例提出了一种数据传输方法，以针对QC-LDPC码来设计一套适用的冗余版本，在保证系统鲁棒性的前提下，提高IR合并增益。图5是本发明实施例提供的数据传输方法的示意性流程图，该方法包括：501，发送设备根据第一参数和冗余版本序号确定第一比特序列在第二比特序列中的起始位置；502，发送设备根据起始位置和第一比特序列的长度确定第一比特序列；503，发送设备发送第一比特序列。下面对该方法实施例的可能实现方式做进一步的描述。
501，发送设备根据第一参数和冗余版本序号确定第一比特序列在第二比特序列中的起始位置，其中，第一比特序列为第二比特序列中的一部分，第二比特序列是使用第一编码器对信源比特序列进行编码得到的。第一比特序列在第二比特序列中的起始位置也可以称为RV位置，第一参数包括奇偶校验矩阵(英文：Parity Check Matrix，简称：PCM)规定的信源比特序列的长度最大值和PCM矩阵规定的冗余校验比特序列的长度最大值，或者，第一参数包括信源比特序列的长度和冗余校验比特序列的长度，或者，第一参数为预设的每次待传输比特序列的长度。
图6给出了从信源比特序列到第一比特序列的处理流程示意图。
第一编码器所采用的编码方案可以是QC-LDPC编码，当然，第一编码器所采用的编码方案也可以是LDPC编码，或其它编码方案，本发明实施例对此不做限定。本发明实施例以第一编码器采用QC-LDPC编码方案为例进行说明。
本发明实施例中的冗余校验比特序列包括第一类校验比特序列和第二类校验比特序列。QC-LDPC的编解码是基于PCM完成的，信源比特序列通过PCM定义的奇偶校验式计算生成冗余校验比特序列，原始信源比特序列和冗余校验比特序列连接在一起组成QC-LDPC系统码编码后的码字。QC-LDPC的PCM矩阵如图7A所示，是由核心校验矩阵(Hcore)扩展延伸而来。通过Hcore可以生成第一类校验比特序列，为了匹配更低的码率和支持IR合并，原始信源比特序列和第一类校验比特序列通过延展的奇偶校验式生成第二类校验比特序列。图7A中的I表示大小为Z*Z的矩阵，Z为大于等于1的整数，不同的Z的大小用来适配不同的信源比特序列长度(比特数)。Z的取值限制在一个正整数子集{Zi}，最大值为Zmax。信源比特序列映射的节点数Knd限制在Knd,min≤Knd≤Knd,max范围内,因此信源比特序列的比特数最大值为Kmax＝Knd,max*Zmax。第一类校验比特序列映射的节点数为Nnd,p1。当QC-LDPC系统码信源比特序列的比特数为Kmax时,最低码率为则QC-LDPC编码后生成的系统码(即第二比特序列，包括信源比特序列、第一类校验比特序列和第二类校验比特序列)的最大比特数Nmax计算为:其中，Nsys,punct为信源比特序列被打孔处理掉的比特的数目，此时冗余校验比特序列映射的节点数为当信源比特序列映射的节点数小于Kmax时，所生成的系统码的比特数只需要小于等于Nmax，此时对应的最小码率为Rmin,K，冗余校验比特序列的节点数为Nnd,p,max。需要说明的是，节点数与比特数的关系为：
如图7B所示，根据PCM矩阵规定的信源比特序列的节点数以及PCM规定的冗余校验比特序列的节点数构成一个虚拟的环，构成了QC-LDPC系统码。在图7B中，Nnd,offset为信源比特序列被打孔处理掉的节点数，Knd,min为PCM允许的信源比特序列的节点数最小值，Knd,max为PCM允许的信源比特序列的节点数最大值，Nnd,p1为第一类校验比特序列的节点数，Nnd,p,max为PCM允许的冗余校验比特序列的节点数最大值。
在实际编码过程中生成的系统码的比特长度不能超过Nmax，因此对于QC-LDPC系统码存在不能生成Nnd,p,max个冗余校验节点数的情况，如图7C中粗色表示生成的QC-LDPC系统码，将此系统码抽取出来组成另一个完整的环，如图7D所示，在图7D中，Nnd,offset为信源比特序列被打孔处理掉的节点数，Knd为实际待传输的信源比特序列的节点数，Nnd,p1为第一类校验比特序列的节点数，Nnd,p为所有的冗余校验比特序列的节点数。
在第一种实现方式中，基于图7D所示的QC-LDPC系统码，发送设备根据实际待传输的信源比特序列的长度、冗余校验比特序列的长度和RV序号确定各个RV的位置，其中RV的位置是指第一比特序列在第二比特序列中的起始位置。可以按照如下设计RV的方法确定第一比特序列在第二比特序列中的起始位置：
(1)确定RV的个数Nrv。
其中，Nrv为大于等于1的整数。Nrv可以是通信系统预定义的值。
(2)第一比特序列在第二比特序列中的起始位置由k0确定，
其中，K表示信源比特序列的数目，表示比特长度为K的信源比特序列在系统码最大长度Nmax与生成冗余校验比特序列映射的节点数目最大值Nnd,p,max的限制条件下能生成的所有冗余校验比特序列映射的节点数。rvidx为冗余版本序号，取值为0,1,2,…Nrv-1，表示向上取整运算。Nnd,offset为系统码信源比特序列首部被打孔掉的节点数。冗余版本的传输顺序为0,1,2…Nrv-1按顺序传输。例如，Nrv为4，各个RV的位置可以参见图8所示。
可以理解的是，上述确定k0的过程只是示意性的，也可以将上述步骤(1)和(2)合并，也可以没有Nrv的确定过程。
可选地，发送设备还可以根据系统支持的最高码率确定第一比特序列在第二比特序列中的起始位置。当信源比特序列的初传码率的最大值不能保证第一类校验比特序列完整传输时，可以按照如下设计RV的方法确定第一比特序列在第二比特序列中的起始位置：
(1)确定RV的个数Nrv。
其中，Nrv为大于等于1的整数。
(2)第一比特序列在第二比特序列中的起始位置由k0确定，当rvidx＝0时，
k0＝Nnd,offset*Z 1-3
当1≤rvidx≤Nrv-1时，
其中，K表示信源比特序列的数目，表示比特长度为K的信源比特序列在系统码最大长度Nmax与生成冗余校验比特序列映射的节点数目最大值Nnd,p,max的限制条件下能生成的所有冗余校验比特序列映射的节点数。rvidx为冗余版本序号，取值为0,1,2,…Nrv-1，表示向上取整运算。Nnd,offset为系统码信源比特序列首部打孔掉的节点数。冗余版本的传输顺序为0,1,2…Nrv-1按顺序传输。RV冗余版本划分的基本规则为：RV0为数据发送的起始，QC-LDPC生成的系统码首部会打掉Nsys,punct个比特(或Nnd,offset个节点)，RV0的起点为系统码打孔后的第一个节点(即系统码打孔后的第一个比特)。RV1的起点为第一类校验比特的起始节点(即第一类校验比特的起始比特)。RV2、RV3…为RV1与RV0之间的以节点为单位的Nrv-1等分点。例如，Nrv为4，各个RV的位置可以参见图9所示。
其中，信源比特序列的初传码率的最大值指的是通信系统支持的最高码率，初传码率为首次传输信源比特序列时信源比特序列长度与第一比特序列长度的比值。例如，当初传码率的最大值时，可以确定出信源比特序列的初传码率最大值不能够保证第一类校验比特序列的完整传输，当然，还可以采用其他公式来确定信源比特序列的初传码率最大值是否能够保证第一类校验比特序列的完整传输。
可以理解的是，上述确定k0的过程只是示意性的，也可以将上述步骤(1)和(2)合并，也可以没有Nrv的确定过程。
可选地，发送设备还可以根据第一类校验比特的节点数确定第一比特序列在第二比特序列中的起始位置。当信源比特序列的初传码率最大值能够保证第一类校验比特序列完整传输时，可以按照如下设计RV的方法确定第一比特序列在第二比特序列中的起始位置：
(1)确定RV的个数Nrv。
其中，Nrv为大于等于1的整数。
(2)第一比特序列在第二比特序列中的起始位置由k0确定，当rvidx＝0时，
k0＝Nnd,offset*Z 1-5
当1≤rvidx≤Nrv-1时，
其中，K表示信源比特序列的数目，表示比特长度为K的信源比特序列在系统码最大长度Nmax与生成冗余校验比特序列映射的节点数目最大值Nnd,p,max的限制条件下能生成的所有冗余校验比特序列映射的节点数。rvidx为冗余版本序号，取值为0,1,2,…Nrv-1，表示向上取整运算。Nnd,offset为系统码信源比特序列首部打孔掉的节点数。冗余版本的传输顺序为0,1,2…Nrv-1按顺序传输。RV冗余版本划分的基本规则为：RV0为数据发送的起始，QC-LDPC生成的系统码首部会打掉Nsys,punct个比特(或Nnd,offset个节点)，RV0的起点为系统码打孔后的第一个节点(即系统码打孔后的第一个比特)。RV1的起点为第二类校验比特的起始节点(即第二类校验比特的起始比特)。RV2、RV3…为RV1与RV0之间的以节点为单位的Nrv-1等分点。例如，Nrv为4，各个RV的位置可以参见图10所示。
例如，当初传码率的最大值时，可以确定出信源比特序列的初传码率最大值能够保证第一类校验比特序列的完整传输，当然，还可以采用其他公式来确定信源比特序列的初传码率最大值是否能够保证第一类校验比特序列的完整传输。
可以理解的是，上述确定k0的过程只是示意性的，也可以将上述步骤(1)和(2)合并，也可以没有Nrv的确定过程。
作为第二种实现方式，基于图7C所示的QC-LDPC系统码，发送设备可以根据PCM矩阵规定的信源比特序列的长度最大值、PCM矩阵规定的冗余校验比特序列的长度最大值和RV序号确定各个RV的位置。当信源比特序列的初传码率的最大值不能保证第一类校验比特序列完整传输时，可以按照如下设计RV的方法确定第一比特序列在第二比特序列中的起始位置：
(1)确定RV的个数Nrv。
其中，Nrv为大于等于1的整数。
(2)第一比特序列在第二比特序列中的起始位置由k0确定，当rvidx＝0时，
k0＝Nnd,offset*Z 1-7
当1≤rvidx≤Nrv-1时，
其中，Knd,max为PCM矩阵规定的信源比特序列映射的节点的最大值。Nnd,p,max为PCM矩阵规定的最多冗余校验比特序列映射的节点数。rvidx为冗余版本序号，取值为0,1,2,…Nrv-1，表示向上取整运算。Nnd,offset为系统码信源比特序列首部打孔掉的节点数。冗余版本的传输顺序为0,1,2…Nrv-1按顺序传输。例如，Nrv为4，各个RV的位置可以参见图11所示。
可以理解的是，上述确定k0的过程只是示意性的，也可以将上述步骤(1)和(2)合并，也可以没有Nrv的确定过程。
可选的，发送设备还可以根据第一类校验比特的节点数确定第一比特序列在第二比特序列中的起始位置。当信源比特序列的初传码率的最大值能够保证第一类校验比特序列完整传输时，可以按照如下设计RV的方法确定第一比特序列在第二比特序列中的起始位置：
(1)确定RV的个数Nrv。
其中，Nrv为大于等于1的整数。
(2)第一比特序列在第二比特序列中的起始位置由k0确定，当rvidx＝0时，
k0＝Nnd,offset*Z 1-9
当1≤rvidx≤Nrv-1时，
其中，Nnd,p,max为PCM矩阵规定的最多冗余校验比特序列映射的节点数。Nnd,p1为PCM矩阵规定的第一类校验比特映射的节点数。Knd,max为PCM矩阵规定的信源节点的最大值。rvidx为冗余版本序号，取值为0,1,2,…Nrv-1，表示向上取整运算。Nnd,offset为系统码信源比特序列首部打孔掉的节点数。冗余版本的传输顺序为0,1,2…Nrv-1按顺序传输。RV冗余版本划分的基本规则为：RV0为数据发送的起始，QC-LDPC生成的系统码首部会打掉Nsys,punct个比特(或Nnd,offset个节点)，RV0的起点为系统码打孔后的第一个节点(即系统码打孔后的第一个比特)。RV1的起点为第二类校验比特的起始节点(即第二类校验比特的起始比特)。RV2、RV3…为RV1与RV0之间的以节点为单位的Nrv-1等分点。例如，Nrv为4，各个RV的位置可以参见图12所示。
可以理解的是，上述确定k0的过程只是示意性的，也可以将上述步骤(1)和(2)合并，也可以没有Nrv的确定过程。
作为第三种实现方式，基于图7D所示的QC-LDPC系统码，发送设备可以根据预设的每次待传输比特序列的长度和RV序号确定各个RV的位置。可以按照如下设计RV的方法确定第一比特序列在第二比特序列中的起始位置：
(1)确定RV的个数Nrv。
其中，Nrv为大于等于1的整数。
(2)第一比特序列在第二比特序列中的起始位置由k0确定，
k0＝(Lnd,0*rvidx+Nnd,offset)*Z 1-11
其中，Lnd,0为初传系统码的节点数，由信源比特序列的长度K和初传码率αinit决定，rvidx为冗余版本序号，取值为0,1,2,…Nrv-1，表示向上取整运算。Nnd,offset为系统码信源比特序列首部打孔掉的节点数。冗余版本的传输顺序为0,1,2…Nrv-1按顺序传输。例如，各个RV的位置可以参见图13所示。需要说明的是，本发明实施例是以初传系统码的节点数作为预设的每次待传输比特序列的长度为例进行的说明，预设的每次待传输比特序列的长度还可以是通信协议预先定义好的。
可以理解的是，上述确定k0的过程只是示意性的，也可以将上述步骤(1)和(2)合并，也可以没有Nrv的确定过程。
502，发送设备根据第一比特序列在第二比特序列中的起始位置和第一比特序列的长度确定第一比特序列。可以理解的是，第二比特序列可以保存在HARQ缓存中。
具体地，发送设备可以根据第一比特序列在第二比特序列中的起始位置以及第一比特序列的长度，确定从该起始位置开始的长度等于第一比特序列的长度的连续的比特序列为第一比特序列。需要说明的是，第一比特序列的长度可以为协议预定义的，也可以是接收设备设置并通知给发送设备的。
503，发送设备发送第一比特序列。
可以理解的是，发送设备在获得第一比特序列之后，在发送之前还会经过调制以及资源映射等处理，这些处理可以是现有技术，也可以是未来5G系统中的新技术，本发明实施例对此不做限定。
可以理解的是，上述各个实施例中所需要用到的第一参数、RV序号、信源比特序列的长度K和初传码率等，可以全部由发送设备通过信令消息通知给接收设备，也可以全部由系统预定义，还可以部分通过信令消息通知给接收设备部分通过系统预定义。这里的信令消息，可以是无线资源控制(英文：Radio Resource Control，简称：RRC)消息，也可以是媒体访问控制(英文：Media Access Control，简称：MAC)层的信令，还可以是物理层的信令。
与发送设备的处理流程相对应的接收设备的处理流程可以参考图14A。
1401，接收设备接收第四比特序列，该第四比特序列是发送设备发送的第一比特序列经过发送设备的调制等处理、无线信道传播以及接收设备的解调等处理之后得到的。
1402，接收设备根据第一参数和RV序号确定第四比特序列在HARQ缓存中的起始位置。该确定过程可以参考上述实施例中确定第一比特序列在第二比特序列中的起始位置的过程，第一比特序列与第四比特序列对应，第二比特序列与HARQ缓存对应。
具体地，接收设备可以根据信源比特序列的长度、冗余校验比特序列的长度和RV序号确定第四比特序列在HARQ缓存中的起始位置；或者，接收设备可以根据信源比特序列的长度、冗余校验比特序列的长度、RV序号和发送设备支持的最高码率确定第四比特序列在HARQ缓存中的起始位置；或者，接收设备可以根据信源比特序列的长度、冗余校验比特序列的长度、RV序号、发送设备支持的最高码率和第一校验比特序列的长度确定第四比特序列在HARQ缓存中的起始位置；或者，接收设备可以根据奇偶校验矩阵规定的信源比特序列的长度最大值、奇偶校验矩阵规定的冗余校验比特序列的长度最大值和RV序号确定第四比特序列在HARQ缓存中的起始位置；或者，接收设备可以根据奇偶校验矩阵规定的信源比特序列的长度最大值、奇偶校验矩阵规定的冗余校验比特序列的长度最大值、发送设备支持的最高码率和RV序号确定第四比特序列在HARQ缓存中的起始位置；或者，接收设备可以根据奇偶校验矩阵规定的信源比特序列的长度最大值、奇偶校验矩阵规定的冗余校验比特序列的长度最大值、发送设备支持的最高码率、第一校验比特序列的长度和RV序号确定第四比特序列在HARQ缓存中的起始位置；或者，接收设备可以根据预设的每次待传输比特序列的长度(例如，初传码字长度)和RV序号确定第四比特序列在HARQ缓存中的起始位置。上述确定过程可以根据发送设备对应的确定过程直接得到，在此不做赘述。
1403，将第四比特序列与HARQ缓存中的比特序列进行HARQ合并，得到第五比特序列，并将第五比特序列缓存在HARQ缓存中。HARQ合并的过程是现有技术，在此不做赘述。
1404，使用第一译码器对所述第五比特序列进行译码，得到第六比特序列。第一译码器与发送设备的第一编码器对应，采用与第一编码器的编码方案相对应的译码方案对第五比特序列进行译码。
可选地，接收设备在进行上述数据处理过程之前，还可以通过信令消息接收第一参数、RV序号、信源比特序列的长度K和初传码率中的至少一个。这里的信令消息，可以是RRC消息，也可以是MAC层的信令，还可以是物理层的信令。最高码率是通信系统支持的最高码率，第一类校验比特序列的节点数可以根据PCM矩阵确定。
图14B给出了从第四比特序列到第六比特序列的处理流程示意图。
第一译码器所采用的编码方案可以是QC-LDPC编码，当然，第一译码器所采用的编码方案也可以是LDPC编码，或其它编码方案，本发明实施例对此不做限定。本发明实施例以第一译码器采用QC-LDPC编码方案为例进行说明。
综上所述，本发明实施例针对QC-LDPC编码后的码字分为信源比特序列，第一类校验比特序列和第二类校验比特序列，并且第二类校验比特序列是由信源比特序列和第一类校验比特序列根据PCM矩阵产生的特点，以及因为QC-LDPC不会生成并存储码率为1/3的系统码母码，针对QC-LDPC编码方案设计了冗余版本，可以在保证系统鲁棒性的前提下，获得下面的有益效果：(1)所提出的QC-LDPC的冗余版本划分不需要生成完整的QC-LDPC编码，基于PCM矩阵确定冗余版本的起始点，节省了存储空间和计算量。(2)所提出的QC-LDPC的冗余版本划分能保证第一类校验比特序列的完整传输，提升解码性能。(3)所提出的QC-LDPC的冗余版本划分能获得IR合并增益，提升解码性能。
上述描述了本发明实施例提供的数据传输方法。可以理解的是，通信设备(例如本发明实施例中的发送设备和接收设备)为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。结合本发明实施例中所公开的各示例的单元及步骤，本发明实施例能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。本领域技术人员可以对每个特定的应用来使用不同的方法来实现所描述的功能，但是这种实现不应认为超出本发明实施例的技术方案的范围。
本发明实施例可以根据上述方法示例对发送设备和接收设备进行功能单元的划分，例如，可以对应各个功能划分各个功能单元，也可以将两个或两个以上的功能集成在一个处理单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。需要说明的是，本发明实施例中对单元的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
在采用集成的单元的情况下，图15A示出了上述实施例中所涉及的通信设备的一种可能的结构示意图。通信设备1500包括：处理单元1502和通信单元1501。处理单元1502用于对通信设备1500的动作进行控制管理，例如，处理单元1502用于支持通信设备1500执行图5中的步骤S501和S502，或者图14A中的步骤S1402、S1403和S1404，和/或用于执行本文所描述的技术的其它步骤。通信单元1501用于支持通信设备1500与其它通信设备的通信，例如，通信单元1501用于支持通信设备1500执行图5中的步骤503，或者图14A中的步骤S1401，和/或用于执行本文所描述的技术的其它步骤。通信设备1500还可以包括存储单元1503，用于存储通信设备1500的程序代码和数据。
其中，处理单元1502可以是处理器或控制器，例如可以是中央处理器(英文：Central Processing Unit，简称：CPU)，通用处理器，数字信号处理器(英文：DigitalSignal Processor，简称：DSP)，专用集成电路(英文：Application-Specific IntegratedCircuit，简称：ASIC)，现场可编程门阵列(英文：Field Programmable Gate Array，简称：FPGA)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本发明公开内容所描述的各种示例性的逻辑方框，模块和电路。所述处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，DSP和微处理器的组合等等。通信单元1501可以是通信接口、收发器、收发电路等，其中，通信接口是统称，可以包括一个或多个接口，例如发送设备与接收设备之间的接口。存储单元1503可以是存储器。
当处理单元1502为处理器，通信单元1501为收发器，存储单元1503为存储器时，本发明实施例所涉及的发送设备可以为图15B所示的发送设备。
参阅图15B所示，该通信设备1510包括：处理器1512、收发器1511、存储器1513。可选地，通信设备1510还可以包括总线1514。其中，收发器1511、处理器1512以及存储器1513可以通过总线1514相互连接；总线1514可以是外设部件互连标准(英文：PeripheralComponent Interconnect，简称：PCI)总线或扩展工业标准结构(英文：Extended IndustryStandard Architecture，简称：EISA)总线等。所述总线1514可以分为地址总线、数据总线、控制总线等。为便于表示，图15B中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
上述图15A或图15B所示的通信设备可以是发送设备或接收设备。发送设备和接收设备的处理流程可以参考上述方法实施例中的相关描述，此处不再赘述。
结合本发明实施例公开内容所描述的方法或者算法的步骤可以硬件的方式来实现，也可以是由处理器执行软件指令的方式来实现。软件指令可以由相应的软件模块组成，软件模块可以被存放于随机存取存储器(英文：Random Access Memory，简称：RAM)、闪存、只读存储器(英文：Read Only Memory，简称：ROM)、可擦除可编程只读存储器(英文：Erasable Programmable ROM，简称：EPROM)、电可擦可编程只读存储器(英文：Electrically EPROM，简称：EEPROM)、寄存器、硬盘、移动硬盘、只读光盘(CD-ROM)或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。另外，该ASIC可以位于网络设备中。当然，处理器和存储介质也可以作为分立组件存在于网络设备中。
本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明实施例所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。
以上所述的具体实施方式，对本发明实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明实施例的具体实施方式而已，并不用于限定本发明实施例的保护范围，凡在本发明实施例的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本发明实施例的保护范围之内。
Claims (20)
1.一种数据传输方法，其特征在于，包括：
发送设备根据第一参数和冗余版本序号确定第一比特序列在第二比特序列中的起始位置，其中，所述第一比特序列为所述第二比特序列中的一部分，所述第二比特序列是使用第一编码器对信源比特序列进行编码得到的，所述第二比特序列包括所述信源比特序列和冗余校验比特序列，所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度，或者，所述第一参数为预设的每次待传输比特序列的长度；
所述发送设备根据所述起始位置和所述第一比特序列的长度确定所述第一比特序列；
所述发送设备发送所述第一比特序列。
2.根据权利要求1所述的方法，其特征在于，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第一比特序列在所述第二比特序列中的起始位置还根据所述信源比特序列的初传码率的最大值决定，所述初传码率为首次传输所述信源比特序列时所述信源比特序列长度与所述第一比特序列长度的比值。
3.根据权利要求1或2所述的方法，其特征在于，所述冗余校验比特序列包括第一类校验比特序列和第二类校验比特序列，所述第一类校验比特序列是利用所述信源比特序列和奇偶校验矩阵计算生成的，所述第二类校验比特序列是利用所述信源比特序列、所述第一类校验比特序列和所述奇偶校验矩阵计算生成的，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第一比特序列在所述第二比特序列中的起始位置还根据所述第一类校验比特序列的长度确定。
4.根据权利要求1至3任一项所述的方法，其特征在于，所述第一比特序列在所述第二比特序列中的起始位置还根据所述信源比特序列首部被打孔掉的比特序列的长度确定。
5.根据权利要求1所述的方法，其特征在于，所述预设的每次待传输比特序列的长度为首次传输所述信源比特序列时传输的编码后的比特序列的长度。
6.一种数据传输方法，其特征在于，包括：
接收设备接收第四比特序列；
所述接收设备根据第一参数和冗余版本序号确定所述第四比特序列在混合自动重传请求HARQ缓存中的起始位置，其中，所述HARQ缓存包括信源比特序列和冗余校验比特序列，所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度，或者，所述第一参数为预设的每次待传输比特序列的长度；
所述接收设备将所述第四比特序列与所述HARQ缓存中的比特序列进行HARQ合并，得到第五比特序列；
所述接收设备使用第一译码器对所述第五比特序列进行译码，得到第六比特序列。
7.根据权利要求6所述的方法，其特征在于，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第四比特序列在所述HARQ缓存中的起始位置还根据信源比特序列的初传码率的最大值决定，所述初传码率为首次传输所述信源比特序列时所述信源比特序列长度与所述第一比特序列长度的比值。
8.根据权利要求6或7所述的方法，其特征在于，所述冗余校验比特序列包括第一类校验比特序列和第二类校验比特序列，所述第一类校验比特序列是利用所述信源比特序列和奇偶校验矩阵计算生成的，所述第二类校验比特序列是利用所述信源比特序列、所述第一类校验比特序列和所述奇偶校验矩阵计算生成的，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第四比特序列在所述HARQ缓存中的起始位置还根据所述第一类校验比特序列的长度确定。
9.根据权利要求6至8任一项所述的方法，其特征在于，所述第四比特序列在所述HARQ缓存中的起始位置还根据所述信源比特序列首部被打孔掉的比特序列的长度确定。
10.根据权利要求6所述的方法，其特征在于，所述预设的每次待传输比特序列的长度为首次传输所述信源比特序列时传输的编码后的比特序列的长度。
11.一种发送设备，其特征在于，所述发送设备包括：处理单元和通信单元；
所述处理单元，用于根据第一参数和冗余版本序号确定第一比特序列在第二比特序列中的起始位置，其中，所述第一比特序列为所述第二比特序列中的一部分，所述第二比特序列是使用第一编码器对信源比特序列进行编码得到的，所述第二比特序列包括所述信源比特序列和冗余校验比特序列，所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度，或者，所述第一参数为预设的每次待传输比特序列的长度；
所述处理单元，还用于根据所述起始位置和所述第一比特序列的长度确定所述第一比特序列；
所述通信单元，用于发送所述第一比特序列。
12.根据权利要求11所述的发送设备，其特征在于，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第一比特序列在所述第二比特序列中的起始位置还根据所述信源比特序列的初传码率的最大值决定，所述初传码率为首次传输所述信源比特序列时所述信源比特序列长度与所述第一比特序列长度的比值。
13.根据权利要求11或12所述的发送设备，其特征在于，所述冗余校验比特序列包括第一类校验比特序列和第二类校验比特序列，所述第一类校验比特序列是利用所述信源比特序列和奇偶校验矩阵计算生成的，所述第二类校验比特序列是利用所述信源比特序列、所述第一类校验比特序列和所述奇偶校验矩阵计算生成的，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第一比特序列在所述第二比特序列中的起始位置还根据所述第一类校验比特序列的长度确定。
14.根据权利要求11至13任一项所述的发送设备，其特征在于，所述第一比特序列在所述第二比特序列中的起始位置还根据所述信源比特序列首部被打孔掉的比特序列的长度确定。
15.根据权利要求11所述的发送设备，其特征在于，所述预设的每次待传输比特序列的长度为首次传输所述信源比特序列时传输的编码后的比特序列的长度。
16.一种接收设备，其特征在于，所述接收设备包括：处理单元和通信单元；
所述通信单元，用于接收第四比特序列；
所述处理单元，用于根据第一参数和冗余版本序号确定所述第四比特序列在混合自动重传请求HARQ缓存中的起始位置，其中，所述HARQ缓存包括信源比特序列和冗余校验比特序列，所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度，或者，所述第一参数为预设的每次待传输比特序列的长度；
所述处理单元，还用于将所述第四比特序列与所述HARQ缓存中的比特序列进行HARQ合并，得到第五比特序列；
所述处理单元，还用于使用第一译码器对所述第五比特序列进行译码，得到第六比特序列。
17.根据权利要求16所述的接收设备，其特征在于，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第四比特序列在所述HARQ缓存中的起始位置还根据信源比特序列的初传码率的最大值决定，所述初传码率为首次传输所述信源比特序列时所述信源比特序列长度与所述第一比特序列长度的比值。
18.根据权利要求16或17所述的接收设备，其特征在于，所述冗余校验比特序列包括第一类校验比特序列和第二类校验比特序列，所述第一类校验比特序列是利用所述信源比特序列和奇偶校验矩阵计算生成的，所述第二类校验比特序列是利用所述信源比特序列、所述第一类校验比特序列和所述奇偶校验矩阵计算生成的，当所述第一参数包括奇偶校验矩阵规定的信源比特序列的长度最大值和所述奇偶校验矩阵规定的冗余校验比特序列的长度最大值，或者，所述第一参数包括所述信源比特序列的长度和所述冗余校验比特序列的长度时，所述第四比特序列在所述HARQ缓存中的起始位置还根据所述第一类校验比特序列的长度确定。
19.根据权利要求16至18任一项所述的接收设备，其特征在于，所述第四比特序列在所述HARQ缓存中的起始位置还根据所述信源比特序列首部被打孔掉的比特序列的长度确定。
20.根据权利要求16所述的接收设备，其特征在于，所述预设的每次待传输比特序列的长度为首次传输所述信源比特序列时传输的编码后的比特序列的长度。
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- 2017-03-24 CN CN201710184906.7A patent/CN108631928B/zh active Active
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