CN108603914B - 测量集成电路的内部信号 - Google Patents

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Abstract

在所描述的示例中，集成电路(IC)(100)包括功能逻辑(105)和测试逻辑，该功能逻辑具有多个内部信号线。该测试逻辑具有耦合到多个内部信号线的多个输入(207)，以及具有耦合到IC(100)的第一外部引脚(102)的一个输出。测试逻辑包括缓冲器(223)，并且测试逻辑经配置以直接地或者经由缓冲器(223)将在多个信号线上接收的信号中的每一个选择性地耦合(221，222)到IC(100)的第一外部引脚(102)。测试逻辑可以经配置以经由缓冲器(223)将在IC(100)的第二外部引脚(101)上接收的信号选择性地耦合到IC(100)的第一外部引脚(102)以便校准缓冲器(223)。

Description

测量集成电路的内部信号
技术领域
本申请一般涉及集成电路测试，并且更具体地涉及测量内部模拟信号。
背景技术
在大型工厂(称为“晶圆厂(fabs)”)中，半导体产品通过在晶片上制造电路来大规模生产。电子电路是在由纯半导体材料制成的晶片上逐渐形成的。通常，晶片是硅基的，但其他类型的材料(诸如砷化镓、氮化镓、碳化硅等)也可以用于特殊用途。在半导体器件制造中，各种处理步骤通常可以分为四大类：沉积、移除、图案化和电学性能的改变。
沉积是生长、涂覆或者以其他方式将材料转移到晶片的任何过程。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及近期的原子层沉积(ALD)等。
移除是从晶片中移除材料的任何过程；例如，包括(湿法或者干法)刻蚀过程和化学机械平坦化(CMP)。
图案化是指沉积材料的成形或改变，并且一般指代光刻。例如，在传统光刻工艺中，用称为光刻胶的化学物质涂覆在晶片上；然后，称为光刻机(stepper)的机器调焦、对准和移动掩膜，将晶片的选择的部分暴露在短波长的光下；暴露的区域被显影液冲走。经过刻蚀或其他处理后，剩余的光刻胶被等离子刻蚀移除。
电性能的改变历来需要掺杂晶体管源极和漏极。这通常是通过扩散炉或者离子注入来完成。这些掺杂过程之后进行炉内退火；在先进器件中，可以执行快速热退火(RTA)。退火可以激活注入的掺杂。电性能的改变可以使用其他技术来执行，诸如通过经由在UV处理(UVP)中暴露于紫外线下减少材料在低k绝缘体中的介电常数
发明内容
在所描述的示例中，集成电路(IC)包括功能逻辑和测试逻辑，该功能逻辑具有多个内部信号线。该测试逻辑具有耦合到多个内部信号线的多个输入，以及具有耦合到IC的第一外部引脚的一个输出。测试逻辑包括缓冲器，并且测试逻辑经配置以直接地或者经由缓冲器将在多个信号线上接收的信号中的每一个选择性地耦合到IC的第一外部引脚。测试逻辑可以经配置以经由缓冲器将在IC的第二外部引脚上接收的信号选择性地耦合到IC的第一外部引脚以便校准缓冲器。
附图说明
图1是说明耦合到测试器的集成电路(IC)的块图。
图2和图3是图1的IC的更详细的块图，说明了用于访问内部信号的选择电路。
图4是说明根据一个实施例的IC测试的流程图。
具体实施方式
出于一致性，各个图中类似的元素通过类似的参考数字指代。在此更详细的描述中，大量的具体细节被阐明以提供对示例实施例更全面的理解。然而，示例实施例可以在没有这些具体细节的情况下进行实践。在其他情况下，已知的特征没有被详细的描述，以避免不必要地使描述复杂化。
在一批晶片完成并测试后，由该步骤产生的良好的器件通常被封装并且接着在封装过程后再一次测试。在某些情况下，多个探针测试步骤和/或多个封装测试步骤可能发生。用于生产晶片和封装器件的步骤是复杂的，并且随着半导体技术的后续每一代，其复杂性不断增加。制造过程中由于简单误差和复杂交互而存在许多机会，其会导致缺陷器件的产生。
实施例可以提供灵活性以允许测试器从一组内部信号中选择用于测试的信号，并且在将所选择的内部信号带到测试器可访问的外部引脚之前选择性地缓冲或者不缓冲所选择的内部信号。
由于几个因素，诸如：信号的总数量、驱动强度以及补偿原因，不可能在每种情况下在外部引脚上直接提取内部信号用于测试。可以使用多路复用器电路来允许大量信号的选择，该大量信号可以被提供到单个外部引脚用于测试。
由于许多原因，可能需要将所选择的内部信号直接耦合到外部引脚102。原因之一是精确测量和修整信号。例如，几个微伏的精度对于带隙电压可能是重要的，而通过缓冲器的测量的失真将是不合需要的。
使用直接连接来访问内部信号的另一个原因是，缓冲器实际上可能会扼杀所选择的信号上的小振荡(如果存在的话)。对于设计者或测试工程师需要测量内部信号的稳定性和振铃现象的情况，则可能需要直接信号连接。
使用直接连接来访问内部信号的另一个原因是，一些内部信号可能需要被测试用于评估内部驱动器的驱动强度。可能需要与信号的直接连接以执行驱动强度测试。
使用直接连接来访问内部信号的另一个原因是，确保测试路径不会被芯片的内部或者外部的环境修正或模糊。直接路径有助于验证路径的准确性。
然而，有些信号可以在将其带到外部引脚前需要被缓冲。例如，特定内部信号路径可能是缓慢的并且没有足够驱动强度来驱动内部信号到芯片外。因此，例如，一些信号可以经由多路复用器直接被路由到外部引脚，而其他信号可能需要通过第二多路复用器到单位增益缓冲器被带出。该缓冲器不应该将任何误差添加到被测量的信号，并且应该能够提供轨到轨摆动(swinging rail to rail)，使得任何共同模式的信号可以通过缓冲器被带出。
此放大器仅可以在一个部件的测试中使用一次，而不能在IC的正常操作中使用；因此，它可以被认为是芯片上的开销。在进行任何测量之前，通常该缓冲器被校准以消除VDD/2的偏移。虽然偏移被取消，但增益误差可能仍然存在。
目前，将信号为高阻抗或者低阻抗，以及其是否对输出寄生电容敏感的分类需要在半导体产品的设计阶段做出，使得可以做出决定，以经由第一多路复用器直接到外部测试引脚，来路由信号，或者到第二多路复用器，并且然后通过耦合到外部测试引脚的缓冲器，来路由信号。
一个实施例可以提供一种低区域解决方案，该低区域解决方案能够将处于任何共同模式的信号带出而不产生增益或偏置误差，并且足够灵活地将具有一定范围的阻抗和输出电容灵敏度的信号带出，如下文更详细描述的。
图1是说明耦合到测试器110的示例集成电路(IC)100的块图。IC 100是广泛的半导体器件的代表，其包括耦合到一个或更多个外部引脚106的逻辑电路105。数字集成电路可以在几平方毫米中包括从一到数百万个逻辑门、触发器、多路复用器以及其他电路。这些电路的小尺寸允许高速度、低功耗和与板级集成相比的降低的制造成本。数字IC(诸如微处理器、DSP和微控制器)使用二进制数学运算工作，以处理“一”和“零”信号。数字IC可以进一步细分为逻辑IC、存储器芯片、接口IC(电平移位器、串行器/解串器等)、电源管理IC以及可编程器件。
模拟IC(诸如传感器、电源管理电路和运算放大器)通过处理连续信号来工作。他们执行如放大、有源滤波、解调和混频等功能。模拟IC通过具有可用熟练设计的模拟电路，而不是从头开始设计一个困难模拟电路，来减轻电路设计者的负担。模拟IC可以进一步细分为线性IC和RF IC。
IC还可以将模拟电路和数字电路组合在单个芯片上，以创建诸如A/D转换器和D/A转换器之类的功能。这种混合信号电路提供更小的尺寸和更低的成本，但是必须仔细地考虑信号干扰。例如，混合信号集成电路可以进一步细分为数据采集IC(包括A/D转换器、D/A转换器、数字电位器)和时钟/时序IC。
这些各种类型的IC的设计和制造是已知的，因此本文不进一步详细描述。
如上文所述，引脚106提供各种信号的访问点，各种信号是输入或输出到IC逻辑105和/或从IC逻辑105输入或输出。然而，为了在生产之后对IC100进行适当地测试以确保它功能正确，可能需要访问保持在IC逻辑105内部的信号。为了提供更高水平的测试，IC设计者可以分配几个外部引脚用于测试器(诸如测试器110)访问。这些引脚可以是只用于测试的专用引脚。替代性地，例如，他们可以是双重用途的引脚，其中IC 100可以被置于测试模式中，该测试模式分配引脚用于测试，但是在正常操作期间，这些引脚被用于功能性的信号。
复杂的IC可分配几个外部引脚来支持由外部测试器(诸如测试器110)对内部逻辑电路的测试。一些测试接口已经标准化，并且现在被许多制造商使用。例如，典型的调试接口可以使用“JTAG”(联合测试行动组)接口，该接口是IEEE 1149.1标准测试访问端口和边界扫描体系结构的通用名称。JTAG广泛用于IC(集成电路)调试端口。在嵌入式处理器市场上，基本上所有现代处理器在其有足够的引脚时都会实施JTAG。
为了提供边界扫描能力，IC供应商将附加的逻辑添加到每个其器件中，包括用于每个外部迹线的扫描单元。然后这些单元被连接在一起以形成外部边界扫描移位寄存器(BSR)，并且与JTAG TAP(测试访问端口)控制器支持结合，该JTAG TAP控制器支持包括四个(或者有时更多个)附加的引脚加上控制电路。
一些TAP控制器支持使用JATG指令扫描片上逻辑设计块之间的链，该JATG指令在这些内部扫描链上而不是BSR上操作。这可以允许这些集成元件被测试，就好像他们是板上的独立芯片一样。片上调试解决方案是这种内部扫描连的重度使用者。
对于正常的操作，可以设置添加的边界扫描锁存单元，使得他们对电路没有影响，因此他们实际上是不可见的。然而，当电路被设置进入测试模式时，锁存器使数据流能够从一个锁存器被移位到下一个锁存器中。在完整的数据字已经被移位到在测试中的电路中之后，其可以被锁存到适当的位置，从而其驱动外部信号。移位该字通常也会从配置为输入的信号中返回输入值。
然而，JTAG不适合用于测试IC内部的模拟信号，因为模拟信号不接受通过扫描链转移。
仍然参考图1，IC100包括两个外部引脚101、102，这两个外部引脚可用于测试IC100内部的模拟信号。一个或更多个附加的引脚103可以被需要来提供接口，用于由测试器提供的测试命令，如下文更详细的描述。
测试器110是各种类型的测试器的代表，测试器可以在实验环境中或者在生产环境中使用，以在开发期间评估IC或者在生产期间测试IC。测试器110包括控制和分析逻辑115，该逻辑115可以由人工操作员或预定义的测试程序配置，以通过在命令总线113上发送控制命令，来请求访问IC 100内的各种内部信号，该控制总线113连接到IC接口引脚103。请求的信号可以经由耦合到IC 100的外部引脚2 102信号线112来访问。信号线111耦合到IC100的外部引脚1 101，并且可用于校准，如下文更详细的描述。
例如，测试器110可以包括一个或更多个模拟数字转换器116，以将从IC 100中获得的模拟信号转换为可由测试逻辑115分析的数字信号。类似地，测试器110可以包括一个或更多个数字模拟转换器117，其可以用于生成精确的模拟信号，用于测试装置的校准，如下文更详细的描述。
命令总线113可以包括一个或更多个信号线，该信号线可用于工业标准协议或者用于专有协议。例如，I2C(内置集成电路)是一种可用于该目的的多主(multi-master)、多从(multi-slave)、单端、串行计算机总线。它通常用于将低速度外围IC附接到处理器和微控制器。I2C只使用两条双向漏极开漏线、串行数据线(SDA)和串行时钟线(SCL)，使用电阻上拉。使用的典型的电压为+5V或者+3.3V，尽管允许有使用其他电压的系统。I2C参考设计具有7位或者10位(取决于使用的器件)地址空间。常见的I2C总线速度是100Kbit/s(千比特/秒)标准模式和10Kbit/s低速模式，但也允许任意低时钟频率。
图2和图3是IC 100的更详细的块图，说明用于访问内部信号的选择性电路。取决于IC逻辑105的复杂性，多路复用器220可以具有几个输入或几百个输入。在100的设计期间，设计团队可以识别信号207组，这些信号207组对于测试IC逻辑105可以是有用的。在该组中的所有信号可以被耦合到多路复用器220上的输入，而不考虑它们的信号强度或者阻抗水平。
在该示例中，多路复用器220是数字控制的模拟多路复用器。这种模拟多路复用器的设计是已知的，因此本文不详细描述。例如，德克萨斯仪器股份有限公司(TexasInstruments Incorporated)提供数字控制的模拟多路复用器，诸如CD4067B单端或者CD4097B差分器件。例如，这些器件提供约125欧姆的接通电阻。例如，类似的模拟多路复用器设计可以在IC设计库中被提供。
图2说明了从多路复用器220的输出到外部引脚102的直接路径可通过开关221启用的一个实施例。替代性地，多路复用器220的输出可以通过启用开关222和禁用开关221通过缓冲器223被路由。例如，缓冲器223可以是单位增益缓冲器；然而，在一些实施例中，缓冲器223可以具有大于1的增益，以放大低幅度信号用于测试器，或者具有小于1的增益，以减少高电压信号的幅度。
图3说明了从多路复用器220的输出到外部引脚102的直接路径可以由开关321启动的另一个实施例。替代性地，对于参考Vdd电源的信号，多路复用器220的输出可以通过启用开关322和禁用开关321通过NMOS缓冲器324被路由。替代性地，对于参考接地电源的信号，多路复用器220的输出可以通过启用开关323和禁用开关322通过PMOS缓冲器325被路由。例如，NMOS缓冲器324可以被选择以缓冲信号，该信号具有范围从近似电源参考(Vdd)到第一阈值(诸如Vdd/2)的幅度。另外，例如，PMOS缓冲器325可以被选择以缓冲信号，该信号具有范围从近似接地参考(Vss)到第二阈值(诸如Vdd/2)的幅度。具有高于第三阈值和低于Vdd阈值的幅度的信号可以由PMOS缓冲器325或NMOS缓冲器324来缓冲。例如，第三阈值可以近似Vdd/4。例如，阈值可以基于给定的IC的设计参数由测试工程师来选择。
例如，缓冲器324、324可以是简单的单位增益源跟随器缓冲器；然而，在一些实施例中，缓冲器224和/或325可具有大于1的增益，以放大低幅度信号用于测试器，或者具有小于1的增益，以减少高电压信号的幅度。
例如，在另一个实施例中，可以提供附加的缓冲器以提供单位增益选项和非单位增益选项。例如，在这种情况下，外部测试器可以发送命令来指定启用哪些缓冲器用于给定的选择的内部信号。
在已经制造IC后，可以将其耦合到测试器(诸如测试器110)。测试器逻辑115可以执行测试程序，该测试程序将命令发送到IC测试逻辑226以选择信号207组中的特定的一个。IC测试逻辑226控制多路复用器220以将请求的信号转移到外部信号引脚102。如上文所描述的，某些模拟信号可能需要缓冲，而其他信号可能不需要缓冲。
测试器可以经配置以将命令发送到IC测试逻辑226，来经由开关221启用从多路复用器220的输出到外部引脚102的直接路径，或者经由开关222启用通过缓冲器223的路径。测试器可以知道信号不需要缓冲；在这种情况下，测试器可以发送命令以启用到外部引脚102的直接路径221。替代性地，测试器可以知道信号确实需要缓冲；在这种情况下，测试器可以发送命令以启用到外部引脚102的缓冲路径222。例如，测试工程师可能已经对给定类型IC进行了评估，并且对测试器进行编程以知道哪些信号需要缓冲和哪些信号不需要缓冲。
在测试器不知道选择的内部信号的情况的情况下，测试器可以首先使用直接路径监视选择的信号。如果没有由于寄生电容负载引起的振荡，并且测试器具有高阻抗输入，使得没有电流负载存在，那么可以直接测量选择的信号。如果由测试器检测到不期望的振荡，那么选择的信号可能需要通过启用缓冲器路径测试引脚2 102来缓冲。
参考图3，取决于测量的信号，测试器可以决定继续在NMOS路径324上进行测量或者切换到PMOS路径325。
在测试序列之前或者在测试序列期间，测试器110可以执行测试缓冲器223或者324/325的校准。校准可通过以下操作来执行：经由DAC 117从测试器110将已知校准信号发送到外部引脚101，命令多路复用器220以选择该校准信号，启用缓冲器，以及然后将在测试器110处接收的结果信号与由测试器110提供的已知校准信号进行比较。
为了提高准确度，测试器220可以首先选择和测量特定的内部信号以确定其幅度，并且然后对已知校准信号使用大约相同的幅度来执行校准。例如，这可以执行一次，或者其可以针对每一个被选择用于缓冲的内部信号来执行。以这种方式，因为放大器在信号的测量的值附近被校准，因此在基于校准值补偿测量的信号之后，不会出现增益或者偏移误差，并且不需要为了准确度而使用大的放大器的区域。通常，运算放大器是不必要的；诸如在图3的324、325处所说明的简单的源跟随器是足够的。
在另一个实施例中，校准可通过以下操作来执行：经由DAC 117从测试器110将已知校准信号的序列发送到外部引脚101，命令多路复用器220以选择该校准信号，启用缓冲器，以及然后将在测试器110处接收的结果信号与由测试器110提供的已知校准信号进行比较。在这种情况下，校准信号的序列可以具有范围从一个供电轨的值(诸如Vss)到另一个供电轨的值(诸如Vdd)的幅度。
通过这种方式，可以为设计库提供测试模块，该测试模块可扩展以适应新的信号，因为不管信号的共同模式、驱动强度和稳定性如何，测试模块对任何信号都是灵活的。这使得独立地并且在芯片的设计之前、不需要将被带出信号的知识，在新芯片中开发测试模式路径成为可能。
在一些实施例中，可将模拟和数字信号二者都提供给多路复用器220。在其他实施例中，例如，可仅将模拟信号提供给多路复用器220，而数字信号被包括在扫描路径中。例如，扫描路径输出可以利用测试引脚1和测试引脚2被共享，或者可以提供在单独引脚组上。
图4说明根据一个实施例的IC的测试的流程图。再次参考图2和图3，多个内部信号可以在集成电路100的功能逻辑105的内部生成402。可以将这些内部信号全部都提供给多路复用器220。在测试阶段，测试器110可以耦合到IC以访问输入测试引脚101、输出测试引脚102和(一个或更多个)接口引脚103。
测试器110可以将命令发送到接口引脚103，以配置多路复用器220来选择404内部信号并且致使其耦合到输出引脚102。测试器110可以监视输出引脚102以确定选择的内部信号是否是稳定的408。如果信号是稳定的，那么测试器可以通过监视输出引脚测量410信号。
如果选择的内部信号是不稳定的408，那么测试器可以将另一个命令发送到接口引脚103，以使412选择的内部信号能够通过缓冲器223或者324/325被路由到外部引脚102。
然后，测试器可以通过监视输出引脚102来测量414内部信号。
测试器110可以选择通过以下操作来校准418缓冲器：测量414目前在输出引脚102上的选择的内部信号的幅度，然后将在幅度上近似相等的已知校准信号发送到输入引脚101，然后将命令发送到接口103以使多路复用器220选择已知校准信号并且将其经由缓冲器223或者324/325耦合到输出引脚102。测试器然后可以测量在输出引脚102上的结果校准信号，并且使用该校准的幅度来校正在步骤414中测量的幅度。
校准步骤可以针对每个选择的内部信号来执行，或者其可以执行一次并且该结果供其他选择的内部信号使用。
再次参考图3，在一些实施例中，可以存在多于一个缓冲器选项，诸如PMOS缓冲器324和NMOS缓冲器325。在这种情况下，测试器可首先测量414选择的第一内部信号，确定它的共同模式是什么，然后选择416最适合用于该共用模式的缓冲器。
可以重复该过程，以选择和测量提供给多路复用器220的所有的内部信号。典型地，这些信号将是模拟的，但是也可以以这种方式监视数字信号。替代性地，扫描链协议(诸如JTAG)可以共享测试引脚，并且用来访问数字信号。
其他的实施例
本文讨论了各种类型的标准化测试和通信协议(诸如JTAG和I2C)，但是实施例可以使用其他已知或者后来开发的标准协议或者使用供应商特定的专有协议。
本文说明了单个缓冲器或者单位增益缓冲器对，但是其他实施例可以使用其他类型的已知缓冲器或者后来开发的缓冲器、运算放大器或者其他类型的缓冲电路来在将内部信号耦合到外部引脚用于测试之前决定内部信号的情况。
本文所描述的技术可在硬件、软件、固件或者其任何组合中来实施。如果在软件中实施，该软件可以在一个或更多个处理器(诸如微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者数字信号处理器(DSP))中被执行。执行这些技术的软件可以是最初存储在计算机可读介质(诸如光盘(CD)、磁盘、磁带、文件、处理器或任何其他计算机可读存储器件)中，并且在处理器中被加载或者被执行。在某些情况下，软件还可以在计算机程序产品中销售，该计算机程序产品包括计算机可读介质和用于计算机可读介质的封装材料。在某些情况下，软件指令可以经由计算机可读介质(例如，软盘、光盘、闪存、USB钥匙)、经由来自另一个系统上的计算机可读介质的传输路径等分布
整个说明书和权利要求书所使用的某些术语指代特定的系统元件。数字系统中的元件可以通过不同的名称来指代和/或以本文未示出的、不偏离所描述的功能的方式来组合。在此说明书中，术语“耦合”以及其衍生词指的是间接、直接、光学和/或无线电连接。因此，如果第一器件耦合到第二器件，连接可以通过直接电连接、通过经由其他器件的间接电连接，以及通过光学电连接和/或通过无线电连接的连接。
尽管本文以顺序地方式呈现以及描述了方法步骤，但所示出的以及所描述的步骤中的一个或更多个可以被忽略、重复、同时执行和/或以不同于附图中所示出的和/或本文所描述的顺序来执行。相应地，实施例不限定于在附图中示出和/或本文中描述的具体步骤顺序。
在权利要求的范围内，在所描述的实施例中，修改是可能的，并且其他实施例是可能的。

Claims (21)

1.一种电路器件，其包含：
一个或更多个电路块；
多路复用器，其具有多个输入和一个输出；
多个内部信号线，其从所述一个或更多个电路块耦合到所述多路复用器上的所述多个输入；
缓冲器，其具有耦合到所述多路复用器的所述输出的输入和选择性地耦合到所述器件的第一外部引脚的输出；以及
开关，其经配置以将所述多路复用器的所述输出直接选择性地连接到所述器件的所述第一外部引脚，使得所述缓冲器被绕过。
2.根据权利要求1所述的电路器件，其进一步包括：所述器件上的第二外部引脚，所述第二外部引脚耦合到所述多路复用器的所述多个输入中的一个。
3.根据权利要求1所述的电路器件，其中所述缓冲器为单位增益缓冲器。
4.根据权利要求1所述的电路器件，其中一个或更多个附加的缓冲器具有耦合到所述多路复用器的所述输出的输入，并且每个缓冲器具有选择性地耦合到所述第一外部引脚的输出。
5.根据权利要求4所述的电路器件，其中所述缓冲器中的第一缓冲器是PMOS源跟随器，并且其中所述缓冲器中的第二缓冲器是NMOS源跟随器，以及其中所述PMOS源跟随器经配置用于缓冲具有范围从近似阈值到接地参考值的幅度的信号，以及其中所述NMOS源跟随器经配置用于缓冲具有范围从近似阈值到电源参考值的幅度的信号。
6.根据权利要求1所述的电路器件，其中仅连接到所述多路复用器的内部信号耦合到所述第一外部引脚。
7.根据权利要求1所述的电路器件，进一步包括所述器件上的第三外部引脚，其经耦合以控制所述多路复用器和所述开关。
8.一种集成电路即IC，其包含：
功能逻辑，其具有多个内部信号线；以及
测试逻辑，其具有耦合到所述多个内部信号线的多个输入并且具有耦合到所述集成电路的第一外部引脚的一个输出，其中所述测试逻辑包括缓冲器，并且其中所述测试逻辑经配置以将所述多个内部信号线的每个直接选择性地耦合到所述IC的所述第一外部引脚或者经由所述缓冲器选择性地耦合到所述IC的所述第一外部引脚。
9.根据权利要求8所述的集成电路，其进一步包括耦合到所述测试逻辑的输入的第二外部引脚，其中所述测试逻辑经配置以将在所述IC的所述第二外部引脚上接收的信号经由所述缓冲器选择性地耦合到所述IC的所述第一外部引脚。
10.根据权利要求8所述的集成电路，其中所述缓冲器为单位增益缓冲器。
11.根据权利要求8所述的集成电路，其中所述测试逻辑包括一个或更多个附加的缓冲器，每个附加的缓冲器具有连接到所述缓冲器的输入的输入，并且其中所述测试逻辑经配置以将所述多个内部信号线的每个直接选择性地耦合到所述IC的所述第一外部引脚或者经由所述一个或更多个附加的缓冲器选择性地耦合到所述IC的所述第一外部引脚。
12.根据权利要求11所述的集成电路，其中所述缓冲器中的第一缓冲器是PMOS源跟随器，并且其中所述缓冲器中的第二缓冲器是NMOS源跟随器。
13.根据权利要求12所述的集成电路，其中所述PMOS源跟随器经配置用于缓冲具有范围从近似阈值到接地参考值的幅度的信号，以及其中所述NMOS源跟随器经配置用于缓冲具有范围从近似阈值到电源参考值的幅度的信号。
14.根据权利要求8所述的集成电路，进一步包括所述IC上的第三外部引脚，其经耦合以控制所述测试逻辑。
15.一种用于测试集成电路的方法，所述方法包含：
在所述集成电路即IC内生成多个内部信号；
响应于来自外部测试台的命令，从所述多个内部信号中选择第一内部信号；
响应于来自所述外部测试台的命令，直接或者经由定位在所述IC内的缓冲器电路，将所述第一内部信号耦合到所述IC的第一外部引脚；以及
通过由所述外部测试台监视所述IC的所述第一外部引脚测量所述第一内部信号，以产生测量的值；
进一步包括通过以下操作校准所述缓冲器电路：
将已知校准信号提供到所述IC的第二外部引脚；
响应于来自所述外部测试台的命令，经由所述缓冲器电路将所述已知校准信号耦合到所述IC的所述第一外部引脚；以及
在缓冲所述已知校准信号之后，通过由所述外部测试台监视所述IC的所述第一外部引脚来测量所述已知校准信号以产生校准值。
16.根据权利要求15所述的方法，其进一步包括使用所述校准值调节所述第一内部信号的所述测量的值。
17.根据权利要求15所述的方法，其中多个校准信号被提供到所述第二外部引脚。
18.根据权利要求17所述的方法，其中所述多个校准信号具有范围从所述IC的第一电源电压电平值到所述IC的第二电源电压电平值的幅度。
19.一种用于测试集成电路的方法，所述方法包含：
在所述集成电路即IC内生成多个内部信号；
响应于来自外部测试台的命令，从所述多个内部信号中选择第一内部信号；
响应于来自所述外部测试台的命令，直接或者经由定位在所述IC内的缓冲器电路，将所述第一内部信号耦合到所述IC的第一外部引脚；以及
通过由所述外部测试台监视所述IC的所述第一外部引脚测量所述第一内部信号，以产生测量的值；
进一步包括：
确定所述第一内部信号的共同模式；以及
根据所述第一内部信号的所述共同模式，从多于一个缓冲器之中选择，以将所述第一内部信号耦合到所述第一外部引脚。
20.根据权利要求19所述的方法，其中所述缓冲器中的第一缓冲器为PMOS源跟随器，并且其中所述缓冲器中的第二缓冲器为NMOS源跟随器。
21.根据权利要求20所述的方法，其中所述PMOS源跟随器经选择用于缓冲具有范围从近似阈值到接地参考值的幅度的信号，以及其中所述NMOS源跟随器经选择用于缓冲具有范围从近似阈值到电源参考值的幅度的信号。
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