CN108540112B - 控制电路、电路控制方法以及电路系统 - Google Patents

Abstract

本发明提供一种控制电路、电路控制方法以及电路系统，所述控制电路包括：第一电平输入端、第二电平输入端、第一导通单元及第二导通单元；其中：所述第一导通单元和所述第二导通单元分别同时与所述第一电平输入端和所述第二电平输入端相连；在所述第一电平输入端和所述第二电平输入端输入包含互斥电平的第一组电平时所述第一导通单元导通；在所述第一电平输入端和所述第二电平输入端输入包含互斥电平的第二组电平时所述第二导通单元导通；在所述第一电平输入端和所述第二电平输入端输入相同的电平时，所述第一导通单元和所述第二导通单元关闭。本发明大大降低了在控制三相感应电机正反转时因可控硅门极触发异常而导致的发生相间短路的风险。

Description

控制电路、电路控制方法以及电路系统

技术领域

本发明涉及工业控制及自动化领域，特别是涉及电子电路控制技术领域，具体为一种应用于电路系统的控制电路。

背景技术

近些年，随着半导体技术的发展，功率型双向可控硅(亦称为晶闸管)不断涌现，并广泛的应用在交流电源控制等诸多领域，尤其在一些大量采用诸如继电器、断路器、接触器等电气元件的工控场合，使用双向可控硅去替代这些电气元件是一个较为理想的选择。而同时带来的问题是如何更加可靠的去触发三端双向可控硅。

如图1是现有技术中三端双向可控硅的典型运用电路架构图。VCC通过电阻R1与OP1、OP2、OP3及MOSFET Q1形成第一串联控制回路；VCC还通过电阻R1与OP1、OP4、OP5及MOSFET Q2形成第二串联控制回路。其中OP1～OP5为过零触发式光电耦合可控硅，分别起光电隔离和过零点触发的作用。当En_Positive使能信号为高电平时，MOSFET Q1使得串联回路1导通，继而触发控制T1、T2、T3三个可控硅为导通状态，输出U、V、W三相交流电驱动三相感应电机M正转；当En_Reverse使能信号为高电平时，MOSFET Q2使得串联回路2导通，继而触发控制T1、T4、T5三个可控硅为导通状态，输出U、W、V三相交流电驱动三相感应电机M反转；其中RL为限流电阻，RG为三端双向可控硅门极电阻。触发信号En_Positive和En_Reverse在任何时候均不能同时为高电平，否则串联回路1与串联回路2将同时导通，进而触发T1、T2、T3、T4、T5五个可控硅同时处于导通状态，则三相感应电机供电侧的V相与W相之间会发生相间短路的严重事故，而现有技术中的En_Positive和En_Reverse使能信号一般均为单一电平信号，即高电平和低电平，较容易受到干扰而发生误触发的可能，增加了不可靠性。另外由于可控硅器件本身的关断特性，“当串联控制回路侧关断时，也就是撤销可控硅门极触发信号，可控硅仍然要运行到下一个交流过零点才会关断”，按50HZ交流频率计算，当撤销可控硅门极触发信号后，可控硅仍要保持最大10ms的导通时间。所以串联控制回路的En_Positive与En_Reverse触发信号在互相切换时必须留有足够的死区时间，否则同样会发生相间短路的风险，而在现有技术中，此换向死区时间一般依靠软件程序保障，无硬保障回路，稳定性能不高，较容易发生事故。

因此，如何更加可靠的触发使能可控硅，让其运行的更加稳定和安全，具有很大的实际意义。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种控制电路、电路控制方法以及电路系统，用于解决现有技术中触发三端双向可控硅的控制电路可靠性差的问题。

为实现上述目的及其他相关目的，本发明提供一种控制电路，包括：第一电平输入端、第二电平输入端、第一导通单元及第二导通单元；其中：所述第一导通单元和所述第二导通单元分别同时与所述第一电平输入端和所述第二电平输入端相连；在所述第一电平输入端和所述第二电平输入端输入包含互斥电平的第一组电平时所述第一导通单元导通；在所述第一电平输入端和所述第二电平输入端输入包含互斥电平的第二组电平时所述第二导通单元导通；在所述第一电平输入端和所述第二电平输入端输入相同的电平时所述第一导通单元和所述第二导通单元关闭。

于本发明一具体实施例中，所述第一组电平包括输入所述第一电平输入端的高电平，输入所述第二电平输入端的低电平，所述第二组电平包括输入所述第一电平输入端的低电平，输入所述第二电平输入端的高电平；或者所述第一组电平包括输入所述第一电平输入端的低电平，输入所述第二电平输入端的高电平，所述第二组电平包括输入所述第一电平输入端的高电平，输入所述第二电平输入端的低电平。

于本发明一具体实施例中，所述第一导通单元包括第一光电耦合器，所述第一光电耦合器包括第一二极管和第一光敏元件；所述第二导通单元包括第二光电耦合器，所述第二光电耦合器包括第二二极管和第二光敏元件；其中：所述第一电平输入端与所述第一二极管的阳极、所述第二二极管的阴极相连，所述第二电平输入端与所述第一二极管的阴极、所述第二二极管的阳极相连；或者所述第一电平输入端与所述第一二极管的阴极、所述第二二极管的阳极相连，所述第二电平输入端与所述第一二极管的阳极、所述第二二极管的阴极相连。

于本发明一具体实施例中，所述第一电平输入端和所述第二电平输入端分别连接有上拉电阻。

于本发明一具体实施例中，所述控制电路还包括使能信号输入端和使能电路；所述使能电路与所述使能信号输入端、所述第一导通单元及所述第二导通单元相连，并在所述使能信号有效时允许所述第一导通单元和所述第二导通单元输出信号，在所述使能信号无效时停止所述第一导通单元和所述第二导通单元输出信号。

于本发明一具体实施例中，所述使能电路包括第一场效晶体管，第二场效晶体管，第一电阻，第二电阻，第三电阻，第四电阻，下拉电阻，第一电容，第二电容，第一二极管以及第二二极管；其中，所述第一场效晶体管的栅极与所述使能信号输入端相连，漏极经所述第一电阻连接电源，源极接地；所述下拉电阻一端与所述使能信号输入端相连，另一端接地；所述第一电容的一端与所述第一场效晶体管的漏极相连，另一端与同时与所述第一二极管的阴极、所述第二二极管的阳极相连；所述第一二极管的阳极接地；所述第二二极管的阴极依次与所述第二电阻的一端，所述第二电容的一端以及所述第三电阻的一端相连；所述第二电阻的另一端，所述第二电容的另一端接地，所述第三电阻的另一端与所述第四电阻的一端，所述第二场效晶体管的栅极相连；所述第四电阻的另一端接地；所述第二场效晶体管的漏极与所述第一导通单元和所述第二导通单元相连，源极接地。

于本发明一具体实施例中，所述控制电路还包括与所述第一电平输入端、所述第二电平输入端以及所述使能信号输入端相连，为所述第一电平输入端、所述第二电平输入端提供电平信号、为所述使能信号输入端提供使能信号的控制单元。

于本发明一具体实施例中，所述控制单元包括：指令接收子单元，用于接收外部指令；逻辑处理子单元，用于根据接收到的外部指令，通过逻辑处理为所述第一电平输入端、所述第二电平输入端提供对应的电平信号以及为所述使能信号输入端提供对应的使能信号；死区时间控制单元，用于控制在输入到所述第一电平输入端、所述第二电平输入端中的电平信号切换时，延迟一预设的死区时间后输出有效的所述使能信号，使得所述第一导通单元和所述第二导通单元在所述预设的死区时间内停止输出信号。

于本发明一具体实施例中，所述预设的死区时间不小于100ms。

于本发明一具体实施例中，为所述使能信号输入端提供对应的使能信号的频率为100KHZ～500KHZ，使能信号的脉冲波形占空比为10％～40％。

为实现上述目的，本发明还提供一种电路控制方法，应用于上述控制电路中，所述电路控制方法包括：在接收到外部电平信号切换指令时，检测使能信号是否处于无效状态，若是，则切换第一电平输入端、第二电平输入端中的电平信号，若否，则不响应所述外部切换指令；在接收到外部使能信号切换指令时，判断所述使能信号的切换状态，若所述切换状态是所述使能信号由有效状态转换为无效状态时，则向所述使能信号输入端直接提供对应的使能信号，若所述切换状态是所述使能信号由无效状态转换为有效状态时，则延迟所述死区时间后向所述使能信号输入端直接提供对应的使能信号。

于本发明一具体实施例中，所述电路控制方法还包括：记录不响应所述外部切换指令的次数，若不响应所述外部切换指令的次数到达预设次数，则停止向所述使能信号输入端提供使能信号或向所述使能信号输入端提供无效状态的使能信号。

为实现上述目的，本发明还提供一种电路系统，包括：驱动电路、与所述驱动电路相连的驱动设备、以及与所述驱动电路相连如上所述的控制电路；所述驱动电路包括：第一驱动单元，与所述第一导通单元相连，包括至少一个可控硅驱动模块，用于在所述第一导通单元导通时向所述驱动设备输出第一驱动信号；第二驱动单元，与所述第二导通单元相连，包括至少一个所述可控硅驱动模块，用于在所述第二导通单元导通时向所述驱动设备输出第二驱动信号。

于本发明一具体实施例中，所述可控硅驱动模块包括可控硅光电耦合器和与所述可控硅光电耦合器连接的三端双向可控硅。

于本发明一具体实施例中，所述可控硅光电耦合器内包括一个二极管和一个光控三端双向可控硅；所述光控三端双向可控硅的两端和所述三端双向可控硅的两端之间分别对应连接有限流电阻和三端双向可控硅门极电阻。

于本发明一具体实施例中，所述可控硅光电耦合器具有零点导通的特性。

于本发明一具体实施例中，所述驱动设备为三相电机，所述三相电机接收到所述第一驱动信号时正转，所述三相电机接收到所述第二驱动信号时反转；所述第一驱动单元包括依次串联并分别与所述三相电机的三相输入端相连的第一可控硅驱动模块，第二可控硅驱动模块，第三可控硅驱动模块；所述第二驱动单元包括与所述第一可控硅驱动模块依次串联的第四可控硅驱动模块和第五可控硅驱动模块，所述第一可控硅驱动模块，所述第四可控硅驱动模块和所述第五可控硅驱动模块分别与所述三相电机的三相输入端相连。

于本发明一具体实施例中，所述第一可控硅驱动模块通过一电阻与外部电源相连。

如上所述，本发明的控制电路、电路控制方法以及电路系统，通过硬件回路和逻辑功能的双重保障，大大降低了在控制三相感应电机正反转时因可控硅门极触发异常而导致的发生相间短路的风险，提高了整体产品运行的稳定性和可靠性。

附图说明

图1显示为现有技术中三端双向可控硅的典型运用电路架构图。

图2显示为本发明中控制电路的原理框图。

图3显示为本发明一具体实施例中的控制电路的结构示意图。

图4显示为本发明的控制电路在一具体实施例中的结构示意图。

图5显示为本发明的控制电路的信号走向示意图。

图6显示为本发明的控制电路的逻辑功能时序图。

图7显示为本发明中电路系统的原理框图。

图8显示为本发明中电路系统的具体结构示意图。

元件标号说明

100 控制电路

101 第一电平输入端

102 第二电平输入端

103 第一导通单元

104 第二导通单元

105 使能信号输入端

106 使能电路

107 控制单元

107a 指令接收子单元

107b 逻辑处理子单元

107c 死区时间控制单元

200 驱动电路

201 第一驱动单元

202 第二驱动单元

300 驱动设备

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

请参阅图2至图8。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

本实施例的目的在于提供一种控制电路、电路控制方法以及电路系统，形成一三端双向可控硅的门极触发方案，用于解决现有技术中触发三端双向可控硅的控制电路可靠性差的问题。以下将详细阐述本发明的控制电路、电路控制方法以及电路系统的原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的控制电路、电路控制方法以及电路系统。

请参阅图2，显示为本发明中控制电路的原理框图。如图2所示，所述控制电路100所述控制电路100包括：第一电平输入端101、第二电平输入端102、第一导通单元103及第二导通单元104。

其中：所述第一导通单元103和所述第二导通单元104分别同时与所述第一电平输入端101和所述第二电平输入端102相连；在所述第一电平输入端101和所述第二电平输入端102输入包含互斥电平的第一组电平时，所述第一导通单元103导通；在所述第一电平输入端101和所述第二电平输入端102输入包含互斥电平的第二组电平时，所述第二导通单元104导通；在所述第一电平输入端101和所述第二电平输入端102输入相同的电平时，所述第一导通单元103和所述第二导通单元104关闭。

于本实施例中，所述第一组电平包括输入所述第一电平输入端101的高电平，输入所述第二电平输入端102的低电平，所述第二组电平包括输入所述第一电平输入端101的低电平，输入所述第二电平输入端102的高电平；或者所述第一组电平包括输入所述第一电平输入端101的低电平，输入所述第二电平输入端102的高电平，所述第二组电平包括输入所述第一电平输入端101的高电平，输入所述第二电平输入端102的低电平。即在所述第一电平输入端101输入高电平，在所述第二电平输入端102输入低电平时，所述第一导通单元103导通，在所述第一电平输入端101输入低电平，在所述第二电平输入端102输入高电平时，所述第二导通单元104导通；或者在所述第一电平输入端101输入低电平，在所述第二电平输入端102输入高电平时，所述第一导通单元103导通，在所述第一电平输入端101输入高电平，在所述第二电平输入端102输入低电平时，所述第二导通单元104导通。

请参阅图3，显示为本发明的控制电路100在一具体实施例中的结构示意图。其中Derection+与Drection-为方向控制信号，方向控制信号为电平信号，即高电平与低电平两个状态，只起到方向选择的作用。

于本实施例中，所述第一导通单元103包括第一光电耦合器OP1，所述第一光电耦合器OP1包括第一二极管D1和第一光敏元件M1；所述第二导通单元104包括第二光电耦合器OP2，所述第二光电耦合器OP2包括第二二极管D2和第二光敏元件M2。所述第一光敏元件M1和所述第二光敏元件M2包括但不限于光电二极管，光敏三极管、光敏电阻、光电晶闸管等，本实施例中，以所述第一光敏元件M1和所述第二光敏元件M2均为光敏三级管为例进行说明，所述第一光敏元件M1和所述第二光敏元件M2分别对应具体为第一光敏三级管和第二光敏三级管。

其中：所述第一电平输入端101与所述第一二极管D1的的阳极、所述第二二极管D2的阴极相连，所述第二电平输入端102与所述第一二极管D1的的阴极、所述第二二极管D2的阳极相连。该连接结构下对应的是所述第一组电平包括输入所述第一电平输入端101的高电平，输入所述第二电平输入端102的低电平，所述第二组电平包括输入所述第一电平输入端101的低电平，输入所述第二电平输入端102的高电平。当所述第一电平输入端101输入高电平，所述第二电平输入端102输入低电平时，所述第一二极管D1的导通，当所述第一电平输入端101输入低电平，所述第二电平输入端102输入高电平时，所述第二二极管D2导通。

于本实施例中，所述第一电平输入端101还可以与所述第一二极管D1的的阴极、所述第二二极管D2的阳极相连，所述第二电平输入端102与所述第一二极管D1的的阳极、所述第二二极管D2的阴极相连。该连接结构下对应的是所述第一组电平包括输入所述第一电平输入端101的低电平，输入所述第二电平输入端102的高电平，所述第二组电平包括输入所述第一电平输入端101的高电平，输入所述第二电平输入端102的低电平。当所述第一电平输入端101输入低电平，所述第二电平输入端102输入高电平时，所述第一二极管D1的导通，当所述第一电平输入端101输入高电平，所述第二电平输入端102输入低电平时，所述第二二极管D2导通。

在上述所述第一导通单元103和所述第二导通单元104的结构中，不管是哪种连接方式，在所述第一电平输入端101和所述第二电平输入端102输入相同的电平时，所述第一二极管D1的和所述第二二极管D2的两端电压相等，均不会导通。即当Derection+、Derection-同时为高电平或低电平时，方向控制不会变化。相较于现有技术，本实施例的控制电路100从硬件上杜绝了所述第一导通单元103和所述第二导通单元104同时导通的可能，提升了触发的可靠性。

于本实施例中，所述第一电平输入端101和所述第二电平输入端102分别连接有上拉电阻：所述第一电平输入端101连接有上拉电阻R1，所述第二电平输入端102连接有上拉电阻R2。

于本实施例中，如图3所示，所述控制电路100还包括使能信号输入端105和使能电路106。所述使能电路106与所述使能信号输入端105、所述第一导通单元103及所述第二导通单元104相连，并在所述使能信号Enable有效时允许所述第一导通单元103和所述第二导通单元104输出信号，在所述使能信号Enable无效时停止所述第一导通单元103和所述第二导通单元104输出信号。即当所述第一导通单元103导通且所述使能信号Enable有效时，所述第一导通单元103才能输出输出信号，当所述第二导通单元104导通且所述使能信号Enable有效时，所述第二导通单元104才能输出输出信号。

具体地，于本实施例中，所述使能电路106包括第一场效晶体管Q1，第二场效晶体管Q2，第一电阻R4，第二电阻R5，第三电阻R6，第四电阻R7，下拉电阻R3，第一电容C1，第二电容C2，第一二极管D1的以及第二二极管D2；其中，所述第一场效晶体管Q1的栅极G与所述使能信号输入端105相连，漏极D经所述第一电阻R4连接电源(12V电源)，源极S接地SGDN；所述下拉电阻R3一端与所述使能信号输入端105相连，另一端接地SGDN；所述第一电容C1的一端与所述第一场效晶体管Q1的漏极相连，另一端与同时与所述第一二极管D1的的阴极、所述第二二极管D2的阳极相连；所述第一二极管D1的的阳极接地SGDN；所述第二二极管D2的阴极依次与所述第二电阻R5的一端，所述第二电容C2的一端以及所述第三电阻R6的一端相连；所述第二电阻R5的另一端，所述第二电容C2的另一端接地SGDN，所述第三电阻R6的另一端与所述第四电阻R7的一端，所述第二场效晶体管Q2的栅极G相连；所述第四电阻R7的另一端接地SGDN；所述第二场效晶体管Q2的漏极D与所述第一导通单元103和所述第二导通单元104相连(所述第二场效晶体管Q2的漏极D与所述第一光敏三极管和所述第二光敏三极管的的发射极相连)，源极S接地SGDN。所述使能电路106形成一个高通电路，理想的临界频率f＝1/2πRC，所述第一二极管D1起到稳定电平及续流作用，所述第二二极管D2起到半波整流的作用，所述第二电容C2起到一定的平滑滤波作用。

于本实施例中，如图4所示，所述控制电路100还包括与所述第一电平输入端101、所述第二电平输入端102以及所述使能信号输入端105相连，为所述第一电平输入端101、所述第二电平输入端102提供电平信号、为所述使能信号输入端105提供使能信号的控制单元107。

具体地，于本实施例中，所述控制单元107包括：指令接收子单元107a，逻辑处理子单元107b和死区时间控制单元107c。

所述指令接收子单元107a用于接收外部指令，如图5所示，例如从上位机总线接收来自上位机(人机交互系统)的指令，包括方向控制指令，使能控制指令。

本发明的实施例为所述控制单元107实现控制功能提供一种电路控制方法，所述电路控制方法通过所述控制单元107实现。具体地，所述电路控制方法包括：

在接收到外部电平信号切换指令时，检测使能信号是否处于无效状态，若是，则切换第一电平输入端101、第二电平输入端102中的电平信号，若否，则不响应所述外部切换指令；

在接收到外部使能信号切换指令时，判断所述使能信号的切换状态，若所述切换状态是所述使能信号由有效状态转换为无效状态时，则向所述使能信号输入端105直接提供对应的使能信号，若所述切换状态是所述使能信号由无效状态转换为有效状态时，则延迟所述死区时间后向所述使能信号输入端105直接提供对应的使能信号。

其中，于本实施例中，所述电路控制方法还包括：记录不响应所述外部切换指令的次数，若不响应所述外部切换指令的次数到达预设次数，则停止向所述使能信号输入端提供使能信号或向所述使能信号输入端提供无效状态的使能信号。

于本实施例中，通过所述控制单元107中的所述逻辑处理子单元107b运行上述电路控制方法。

具体地，所述逻辑处理子单元107b根据接收到的外部指令，通过逻辑处理为所述第一电平输入端101、所述第二电平输入端102提供对应的电平信号以及为所述使能信号输入端105提供对应的使能信号。

具体地，于本实施例中，如图6所示，所述逻辑处理子单元107b的处理逻辑包括：在接收到外部电平信号切换指令时，检测所述使能信号是否处于无效状态，若是，则切换所述第一电平输入端101、所述第二电平输入端102中的电平信号，若否，则不响应所述外部切换指令。

在接收到外部使能信号切换指令时，判断所述使能信号的切换状态，若所述切换状态是所述使能信号由有效状态转换为无效状态时，则向所述使能信号输入端105直接提供对应的使能信号，若所述切换状态是所述使能信号由无效状态转换为有效状态时，则延迟所述死区时间后向所述使能信号输入端105直接提供对应的使能信号。其中，所述预设的死区时间不小于100ms。即所述使能信号由有效变为无效时，为立刻变化，而由无效变为有效时，需延迟t1时间，此时间为输出死区时间。

于本实施例中，所述逻辑处理子单元107b的处理逻辑还包括：记录不响应所述外部切换指令的次数，若不响应所述外部切换指令的次数到达预设次数，则停止向所述使能信号输入端105提供使能信号或向所述使能信号输入端105提供无效状态的使能信号，例如，所述外部切换指令两次切换错误，两次不响应所述外部切换指令，则停止向所述使能信号输入端105提供使能信号。

由上可见，于本实施例中，切换所述第一电平输入端101、所述第二电平输入端102中的电平信号只能发生在使能信号处于无效状态时，方向变化为即时变化。若使能信号处于有效状态时，换向动作则不响应，且当发生两次错误换向指令时会同时停止使能输出信号。

于本实施例中，使能信号必须为一定频率范围和占空比的PWM信号(脉冲宽度调制)才会是有效的，否则将不会使能控制电路100工作，相较于现有技术的单一电平信号控制具有较强的抗干扰性和稳定性。使能信号电压大小由使能信号的频率及占空比决定，于本实施例中，为所述使能信号的频率为100KHZ～500KHZ，使能信号的脉冲波形占空比为10％～40％。

实践时通过实际调试得出所述使能信号频率范围为100KHZ以上及占空比为30％左右时第二场效晶体管Q2则可以较为可靠的触发，低于此参数值则不能可靠触发第二场效晶体管Q2。例如所述逻辑处理子单元107b输出的所述使能信号的频率为500KHZ，占空比为20％的PWM波形。所述的使能电路106使能信号在频率为500KHZ，占空比20％时，第二场效晶体管Q2为可靠导通。

于本实施例中，所述死区时间控制单元107c用于在输入到所述第一电平输入端101、所述第二电平输入端102中的电平信号切换时，延迟一预设的死区时间后输出有效的所述使能信号，使得所述第一导通单元103和所述第二导通单元104在所述预设的死区时间内停止输出信号。所以于本实施中，在所述逻辑处理子单元107b控制下方向控制信号Derection+、Derection-正常工作时彼此切换留有足够的死区时间。

在实际应用时，上位机总线按需求发出方向控制、使能控制两个输入信号给所述逻辑处理子单元107b，所述逻辑处理子单元107b按照相应逻辑输出高电平、低电平和使能信号给所述第一电平输入端101、所述第二电平输入端102及所述使能信号输入端105。所述第一电平输入端101、所述第二电平输入端102输入的两个信号正常工作时为互斥工作，并且彼此切换留有足够的死区时间，以防止正反转切换过快而发生相间短路现象，因为双向可控硅在撤销门极触发信号后仍然会保持半个工频周期的导通时间。当逻辑控制单元107发出的使能控制信号频率为100KHZ～500KHZ，占空比20％，3.3V电平的PWM波形时，所述使能电路106才会导通。

本实施例中的控制电路100可以应用于需要两路信号交替控制的系统中，对应地，如图7所示，本实施例还提供一种电路系统，所述电路系统包括：驱动电路200、与所述驱动电路200相连的驱动设备300、以及与所述驱动电路200相连如上所述的控制电路100。具体地，所述驱动电路200包括：第一驱动单元201和第二驱动单元202。

于本实施例中，所述第一驱动单元201与所述第一导通单元103相连，包括至少一个可控硅驱动模块，用于在所述第一导通单元103导通时向所述驱动设备300输出第一驱动信号。所述第二驱动单元202，与所述第二导通单元104相连，包括至少一个所述可控硅驱动模块，用于在所述第二导通单元104导通时向所述驱动设备300输出第二驱动信号。

其中，每一个所述可控硅驱动模块包括可控硅光电耦合器和与所述可控硅光电耦合器连接的三端双向可控硅。具体地，所述可控硅光电耦合器内包括一个二极管和一个光控三端双向可控硅，所述光控三端双向可控硅的两端和所述三端双向可控硅的两端之间分别对应连接有限流电阻和三端双向可控硅门极电阻。于本实施例中，所述可控硅光电耦合器具有零点导通的特性，此特性可以防止触发时由强电产生的过冲击和干扰。

于本实施例中，如图8所示，以所述驱动设备300为三相电机为例进行说明，所述三相电机接收到所述第一驱动信号时正转，所述三相电机接收到所述第二驱动信号时反转。对应地，所述第一驱动单元201包括依次串联并分别与所述三相电机的三相输入端相连的第一可控硅驱动模块，第二可控硅驱动模块，第三可控硅驱动模块；所述第二驱动单元202包括与所述第一可控硅驱动模块依次串联的第四可控硅驱动模块和第五可控硅驱动模块，所述第一可控硅驱动模块，所述第四可控硅驱动模块和所述第五可控硅驱动模块分别与所述三相电机的三相输入端相连。

具体地，所述第一可控硅驱动模块包括可控硅光电耦合器OP3和与所述可控硅光电耦合器OP3连接的三端双向可控硅T1，所述可控硅光电耦合器OP3内的光控三端双向可控硅的两端和三端双向可控硅T1的两端之间分别对应连接有限流电阻RL1和三端双向可控硅门极电阻RG1，所述三端双向可控硅T1与限流电阻RL1相连的一端还与火线L1相连，所述三端双向可控硅T1与三端双向可控硅门极电阻RG1相连的一端用于与电机的U相端相连。

所述第二可控硅驱动模块包括可控硅光电耦合器OP3串联的可控硅光电耦合器OP4和与所述可控硅光电耦合器OP4连接的三端双向可控硅T2，所述可控硅光电耦合器OP4内的光控三端双向可控硅的两端和三端双向可控硅T2的两端之间分别对应连接有限流电阻RL2和三端双向可控硅门极电阻RG2，所述三端双向可控硅T2与限流电阻RL2相连的一端还与火线L2相连，所述三端双向可控硅T2与三端双向可控硅门极电阻RG2相连的一端用于与电机的V/W相端相连。

所述第三可控硅驱动模块包括可控硅光电耦合器OP4串联的可控硅光电耦合器OP5和与所述可控硅光电耦合器OP5连接的三端双向可控硅T3，所述可控硅光电耦合器OP5内的光控三端双向可控硅的两端和三端双向可控硅T3的两端之间分别对应连接有限流电阻RL3和三端双向可控硅门极电阻RG3，所述三端双向可控硅T3与限流电阻RL3相连的一端还与火线L3相连，所述三端双向可控硅T3与三端双向可控硅门极电阻RG3相连的一端用于与电机的W/V相端相连。

所述第四可控硅驱动模块包括与可控硅光电耦合器OP3串联的可控硅光电耦合器OP6和与所述可控硅光电耦合器OP6连接的三端双向可控硅T4，所述可控硅光电耦合器OP6内的光控三端双向可控硅的两端和三端双向可控硅T4的两端之间分别对应连接有限流电阻RL4和三端双向可控硅门极电阻RG4，所述三端双向可控硅T4与限流电阻RL4相连的一端还与火线L3相连，所述三端双向可控硅T4与三端双向可控硅门极电阻RG4相连的一端用于与电机的V/W相端相连。

所述第五可控硅驱动模块包括与可控硅光电耦合器OP6串联的可控硅光电耦合器OP7和与所述可控硅光电耦合器OP7连接的三端双向可控硅T5，所述可控硅光电耦合器OP7内的光控三端双向可控硅的两端和三端双向可控硅T5的两端之间分别对应连接有限流电阻RL5和三端双向可控硅门极电阻RG5，所述三端双向可控硅T5与限流电阻RL5相连的一端还与火线L2相连，所述三端双向可控硅T5与三端双向可控硅门极电阻RG5相连的一端用于与电机的W/V相端相连。

于本实施例中，所述第一可控硅驱动模块中的控硅光电耦合器OP3通过一电阻R8与外部电源VCC相连。即外部电源VCC通过电阻R8与第一可控硅驱动模块，第二可控硅驱动模块，第三可控硅驱动模块及所述第一光电耦合器OP1，第二场效晶体管Q2至信号地端SGND形成第一串联控制回路，VCC还通过电阻R8与所述第一可控硅驱动模块，所述第四可控硅驱动模块和所述第五可控硅驱动模块及所述第二光电耦合器OP2，第二场效晶体管Q2至信号地端SGND形成第二串联控制回路。

当Derection+(第一电平输入端101)为高电平，Derection-(第二电平输入端102)为低电平，Enabel(使能信号输入端105)信号有效时(例如为频率500KHZ，占空比为20％的PWM信号)，第一串联控制回路才会导通，从而触发T1、T2、T3三个可控硅导通并依次输出U、V、W三相交流电(三相结构完全相同的线圈形成三相绕组，这三相绕组在空间位置上各相差120°电角度，分别称为U相、V相和W相)驱动电机M正向转动；当Derection+为低电平Derection-为高电平，Enabel信号有效时，第二串联控制回路才会导通，从而触发T1、T4、T5三个可控硅导通并依次输出U、W、V三相交流电驱动电机M反向转动。当Derection+、Derection-同时为高电平或低电平时，所述第一光电耦合器OP1和所述第二光电耦合器OP2的中的二极管均不会导通，所述第一光电耦合器OP1和所述第二光电耦合器OP2不会同时导通，使得双向可控硅硬件执行电路不会动作，从而不会因此产生相间短路。在受逻辑处理子单元107b控制下方向控制信号Derection+、Derection-正常工作时彼此切换留有足够的死区时间t1＝100ms，从而保证了转切换过快而发生相间短路现象。

综上所述，如上所述，本发明的控制电路、电路控制方法以及电路系统，通过硬件回路和逻辑功能的双重保障，大大降低了在控制三相感应电机正反转时因可控硅门极触发异常而导致的发生相间短路的风险，提高了整体产品运行的稳定性和可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中包括通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种控制电路，其特征在于：包括：第一电平输入端、第二电平输入端、第一导通单元及第二导通单元；其中：

所述第一导通单元和所述第二导通单元分别同时与所述第一电平输入端和所述第二电平输入端相连；

在所述第一电平输入端和所述第二电平输入端输入包含互斥电平的第一组电平时所述第一导通单元导通；

在所述第一电平输入端和所述第二电平输入端输入包含互斥电平的第二组电平时所述第二导通单元导通；

在所述第一电平输入端和所述第二电平输入端输入相同的电平时所述第一导通单元和所述第二导通单元关闭；

所述控制电路还包括使能信号输入端和使能电路；所述使能电路与所述使能信号输入端、所述第一导通单元及所述第二导通单元相连，并在所述使能信号有效时允许所述第一导通单元和所述第二导通单元输出信号，在所述使能信号无效时停止所述第一导通单元和所述第二导通单元输出信号；所述使能信号为预设频率范围和占空比的脉冲宽度调制信号；所述使能信号的电压大小基于所述使能信号的频率和占空比确定；所述使能电路包括第一场效晶体管，第二场效晶体管，第一电阻，第二电阻，第三电阻，第四电阻，下拉电阻，第一电容，第二电容，第一二极管以及第二二极管；其中，所述第一场效晶体管的栅极与所述使能信号输入端相连，漏极经所述第一电阻连接电源，源极接地；所述下拉电阻一端与所述使能信号输入端相连，另一端接地；所述第一电容的一端与所述第一场效晶体管的漏极相连，另一端与同时与所述第一二极管的阴极、所述第二二极管的阳极相连；所述第一二极管的阳极接地；所述第二二极管的阴极依次与所述第二电阻的一端，所述第二电容的一端以及所述第三电阻的一端相连；所述第二电阻的另一端，所述第二电容的另一端接地，所述第三电阻的另一端与所述第四电阻的一端，所述第二场效晶体管的栅极相连；所述第四电阻的另一端接地；所述第二场效晶体管的漏极与所述第一导通单元和所述第二导通单元相连，源极接地。

2.根据权利要求1所述的控制电路，其特征在于：所述第一组电平包括输入所述第一电平输入端的高电平，输入所述第二电平输入端的低电平，所述第二组电平包括输入所述第一电平输入端的低电平，输入所述第二电平输入端的高电平；或者所述第一组电平包括输入所述第一电平输入端的低电平，输入所述第二电平输入端的高电平，所述第二组电平包括输入所述第一电平输入端的高电平，输入所述第二电平输入端的低电平。

3.根据权利要求1或2所述的控制电路，其特征在于：所述第一导通单元包括第一光电耦合器，所述第一光电耦合器包括第一二极管和第一光敏元件；所述第二导通单元包括第二光电耦合器，所述第二光电耦合器包括第二二极管和第二光敏元件；其中：

所述第一电平输入端与所述第一二极管的阳极、所述第二二极管的阴极相连，所述第二电平输入端与所述第一二极管的阴极、所述第二二极管的阳极相连；或者所述第一电平输入端与所述第一二极管的阴极、所述第二二极管的阳极相连，所述第二电平输入端与所述第一二极管的阳极、所述第二二极管的阴极相连。

4.根据权利要求1所述的控制电路，其特征在于：所述第一电平输入端和所述第二电平输入端分别连接有上拉电阻。

5.根据权利要求1所述的控制电路，其特征在于：所述控制电路还包括与所述第一电平输入端、所述第二电平输入端以及所述使能信号输入端相连，为所述第一电平输入端、所述第二电平输入端提供电平信号、为所述使能信号输入端提供使能信号的控制单元。

6.根据权利要求5所述的控制电路，其特征在于：所述控制单元包括：

指令接收子单元，用于接收外部指令；

逻辑处理子单元，用于根据接收到的外部指令，通过逻辑处理为所述第一电平输入端、所述第二电平输入端提供对应的电平信号以及为所述使能信号输入端提供对应的使能信号；

死区时间控制单元，用于控制在输入到所述第一电平输入端、所述第二电平输入端中的电平信号切换时，延迟一预设的死区时间后输出有效的所述使能信号，使得所述第一导通单元和所述第二导通单元在所述预设的死区时间内停止输出信号。

7.根据权利要求6所述的控制电路，其特征在于：所述预设的死区时间不小于100ms。

8.根据权利要求6所述的控制电路，其特征在于：为所述使能信号输入端提供对应的使能信号的频率为100KHZ～500KHZ，使能信号的脉冲波形占空比为10％～40％。

9.一种电路控制方法，应用于权利要求1至权利要求8任一权利要求所述的控制电路中，其特征在于：所述电路控制方法包括：

在接收到外部电平信号切换指令时，检测使能信号是否处于无效状态，若是，则切换第一电平输入端、第二电平输入端中的电平信号，若否，则不响应所述外部电平信号切换指令；

在接收到外部使能信号切换指令时，判断所述使能信号的切换状态，若所述切换状态是所述使能信号由有效状态转换为无效状态时，则向所述使能信号输入端直接提供对应的使能信号，若所述切换状态是所述使能信号由无效状态转换为有效状态时，则延迟死区时间后向所述使能信号输入端直接提供对应的使能信号。

10.根据权利要求9所述的电路控制方法，其特征在于：所述电路控制方法还包括：

记录不响应外部切换指令的次数，若不响应所述外部切换指令的次数到达预设次数，则停止向所述使能信号输入端提供使能信号或向所述使能信号输入端提供无效状态的使能信号。

11.一种电路系统，其特征在于：包括：驱动电路、与所述驱动电路相连的驱动设备、以及与所述驱动电路相连如权利要求1～8中任一项所述的控制电路；所述驱动电路包括：

第一驱动单元，与所述第一导通单元相连，包括至少一个可控硅驱动模块，用于在所述第一导通单元导通时向所述驱动设备输出第一驱动信号；

第二驱动单元，与所述第二导通单元相连，包括至少一个所述可控硅驱动模块，用于在所述第二导通单元导通时向所述驱动设备输出第二驱动信号。

12.根据权利要求11所述的电路系统，其特征在于：所述可控硅驱动模块包括可控硅光电耦合器和与所述可控硅光电耦合器连接的三端双向可控硅。

13.根据权利要求12所述的电路系统，其特征在于：所述可控硅光电耦合器内包括一个二极管和一个光控三端双向可控硅；所述光控三端双向可控硅的两端和所述三端双向可控硅的两端之间分别对应连接有限流电阻和三端双向可控硅门极电阻。

14.根据权利要求12所述的电路系统，其特征在于：所述可控硅光电耦合器具有零点导通的特性。

15.根据权利要求11所述的电路系统，其特征在于：所述驱动设备为三相电机，所述三相电机接收到所述第一驱动信号时正转，所述三相电机接收到所述第二驱动信号时反转；

所述第一驱动单元包括依次串联并分别与所述三相电机的三相输入端相连的第一可控硅驱动模块，第二可控硅驱动模块，第三可控硅驱动模块；

所述第二驱动单元包括与所述第一可控硅驱动模块依次串联的第四可控硅驱动模块和第五可控硅驱动模块，所述第一可控硅驱动模块，所述第四可控硅驱动模块和所述第五可控硅驱动模块分别与所述三相电机的三相输入端相连。

16.根据权利要求15所述的电路系统，其特征在于：所述第一可控硅驱动模块通过一电阻与外部电源相连。

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