CN108512514A - 多级rf放大器装置 - Google Patents

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Abstract

一种多级RF放大器和一种封装放大器装置包括驱动器晶体管和末级晶体管，所述晶体管各自具有控制端、第一载流端和第二载流端。所述末级晶体管的所述控制端电耦合到所述驱动器晶体管的所述第一载流端。所述放大器进一步包括耦合在所述驱动器晶体管的所述第一载流端与电压参考节点之间的级间电路。所述级间电路包括第一电感、第一电容器和第二电容器。所述第一电感和所述第一电容器串联耦合在所述第一载流端与所述电压参考节点之间，其中中间节点在所述第一电感与所述第一电容器之间。所述第二电容器具有电耦合到所述中间节点的第一端和电耦合到所述电压参考节点的第二端。

Description

多级RF放大器装置
技术领域
本文中所描述的主题的实施例大体上涉及封装半导体装置，且更具 体地说，涉及封装射频(radio frequency；RF)放大器装置。
背景技术
新兴的无线网络已演进成支持和提供高频谱效率调制技术，例如与 正交频分多路复用(orthogonal frequency division multiplexing；OFDM) 组合的正交调制(quadrature modulation；QAM)。这些调制通信信号包 括高峰值平均功率比(peak-to-average power ratio；PAPR)信号。此外， 例如高级的长期演进(long-term evolutionadvanced；LTE-A)的下一代 无线标准支持宽频谱分配和载波聚合(carrier aggregation；CA)技术以 进一步扩展信号带宽。因此，在高功率放大器(power amplifier；PA) 中使用宽带信号以较高数据速率而操作会需要高度线性且高效的信号传 输。
为了以连续或不连续模式传输带内带间CA信号的成功放大，高线 性度要求会保证增加PA的瞬时带宽(instantaneous bandwidth；IBW)。 此外，当处于并发模式的宽带OFDM信号传输通过高功率PA时，可能 会引起严重的电记忆效应(electrical memoryeffect)和互调失真 (inter-modulation distortion；IMD)。这些失真会呈现对数字预失真(digital predistortion；DPD)线性化的限制。
在第五代(fifth generation；5G)系统中，传输器需要使用大规模 多输入多输出(multiple-input multiple-output；MIMO)技术的频谱效率 增强且需要大量的PA。此外，5G DPD系统需要高线性化能力和实施复 杂度以优化PA的效率线性度。为了缩减DPD系统的功耗和大小，需要 低复杂度的DPD解决方案。因此，还需要设计具有最小失真的高效率PA。
发明内容
根据本发明的第一方面，提供一种多级射频(RF)放大器，包括：
第一晶体管，所述第一晶体管具有第一控制端、第一载流端和第二 载流端；
第二晶体管，所述第二晶体管具有第二控制端、第三载流端和第四 载流端，其中所述第二控制端电耦合到所述第一晶体管的所述第一载流 端；以及
级间电路，所述级间电路耦合在所述第一载流端与电压参考节点之 间，其中所述级间电路包括第一电感、第一电容器和第二电容器，其中 所述第一电感和所述第一电容器串联耦合在所述第一载流端与所述电压 参考节点之间，其中中间节点在所述第一电感与所述第一电容器之间， 且所述第二电容器具有电耦合到所述中间节点的第一端和电耦合到所述 电压参考节点的第二端。
在一个或多个实施例中，所述第一和第二晶体管是第一半导体管芯 的单片形成部分，且所述第二电容器形成与所述第一半导体管芯分离的 离散装置的部分。
在一个或多个实施例中，所述放大器进一步包括：
第二电感，所述第二电感具有耦合到所述中间节点的第一端和耦合 到所述第二电容器的所述第一端的第二端。
在一个或多个实施例中，所述第二电感包括一个或多个键合线。
在一个或多个实施例中，所述放大器进一步包括：
分流电路，所述分流电路耦合在所述第三载流端与所述电压参考节 点之间，其中所述分流电路包括串联耦合的第二电感和第三电容器，其 中第二中间节点在所述第二电感与所述第三电容器之间；以及
基带电路，所述基带电路包括第四电容器，所述第四电容器具有电 耦合到所述第二中间节点的第一端和电耦合到所述电压参考节点的第二 端。
在一个或多个实施例中，所述第一和第二晶体管是第一半导体管芯 的单片形成部分，
所述第二电容器形成与所述第一半导体管芯分离的第一离散装置 的部分，且
所述第四电容器形成与所述第一半导体管芯和所述第一离散装置 分离的第二离散装置的部分。
在一个或多个实施例中，所述第一和第二晶体管形成单个第一半导 体管芯的部分，且
所述第二和第三电容器形成与所述第一半导体管芯分离的第一离 散装置的部分。
在一个或多个实施例中，所述放大器进一步包括：
第二电感，所述第二电感具有耦合到所述中间节点的第一端和耦合 到所述第二电容器的所述第一端的第二端；以及
第三电感，所述第三电感具有耦合到所述第二晶体管的所述第三载 流端的第一端和耦合到所述第三电容器的所述第一端的第二端。
在一个或多个实施例中，所述第二电感包括一个或多个第一键合 线；
所述第三电感包括一个或多个第二键合线。
在一个或多个实施例中，所述第一电容器具有在1微微法到20微 微法的范围内的电容值；且
所述第二电容器具有在1毫微法到20毫微法的范围内的电容值。
在一个或多个实施例中，所述第一和第二晶体管形成单个第一半导 体管芯的部分，且所述第二电容器形成与所述第一半导体管芯分离的离 散装置的部分；
所述第一电容器是与所述第一半导体管芯整体地形成的金属-绝缘 体-金属电容器；且
所述第二电容器包括金属氧化物半导体电容器。
在一个或多个实施例中，所述放大器进一步包括：
级间匹配网络，所述级间匹配网络耦合在所述第一载流端与所述第 二控制端之间。
根据本发明的第二方面，提供一种封装放大器装置，包括：
封装基板，所述封装基板具有顶部表面；
输入引线，所述输入引线耦合到所述封装基板；
第一晶体管，所述第一晶体管耦合到所述封装基板的所述顶部表 面，其中所述第一晶体管具有第一控制端、第一载流端和第二载流端， 且其中所述第一控制端耦合到所述输入引线；
第二晶体管，所述第二晶体管耦合到所述封装基板的所述顶部表 面，其中所述第二晶体管具有第二控制端、第三载流端和第四载流端， 且其中所述第二控制端电耦合到所述第一晶体管的所述第一载流端；以 及
级间电路，所述级间电路耦合在所述第一载流端与电压参考节点之 间，其中所述级间电路包括第一电感、第一电容器和第二电容器，其中 所述第一电感和所述第一电容器串联耦合在所述第一载流端与所述电压 参考节点之间，其中中间节点在所述第一电感与所述第一电容器之间， 且所述第二电容器具有电耦合到所述中间节点的第一端和电耦合到所述 电压参考节点的第二端。
在一个或多个实施例中，所述封装放大器装置进一步包括：
半导体管芯，所述半导体管芯耦合到所述封装基板的所述顶部表 面，其中所述半导体管芯包括所述第一和第二晶体管以及暴露在所述半 导体管芯的表面处的第一接触垫，其中所述第一接触垫电耦合到所述第 一载流端和所述第二控制端；
离散装置，所述离散装置耦合到所述封装基板的所述顶部表面，其 中所述离散装置包括所述第二电容器和暴露在所述第二装置的表面处的 第二接触垫；以及
第二电感，所述第二电感具有耦合到所述第一接触垫的第一端和耦 合到所述第二接触垫的第二端。
在一个或多个实施例中，所述第二电感包括一个或多个键合线，其 中每个键合线具有耦合到所述第一接触垫的第一末端和耦合到所述第二 接触垫的第二末端。
在一个或多个实施例中，所述封装放大器装置进一步包括：
分流电路，所述分流电路耦合在所述第三载流端与所述电压参考节 点之间，其中所述分流电路包括串联耦合的第二电感和第三电容器，其 中第二中间节点在所述第二电感与所述第三电容器之间；以及
第二基带电路，所述第二基带电路包括第四电容器，所述第四电容 器具有电耦合到所述第二中间节点的第一端和电耦合到所述电压参考节 点的第二端。
在一个或多个实施例中，所述封装放大器装置进一步包括：
半导体管芯，所述半导体管芯耦合到所述封装基板的所述顶部表 面，其中所述半导体管芯包括所述第一和第二晶体管以及暴露在所述半 导体管芯的表面处的第一和第二接触垫，其中所述第一接触垫电耦合到 所述第一载流端和所述第二控制端，且其中所述第二接触垫电耦合到所 述第三载流端；
离散装置，所述离散装置耦合到所述封装基板的所述顶部表面，其 中所述离散装置包括所述第二电容器、所述第三电容器以及暴露在所述 离散装置的表面处的第三和第四接触垫；
第二电感，所述第二电感具有耦合到所述第一接触垫的第一端和耦 合到所述第三接触垫的第二端；以及
第三电感，所述第三电感具有耦合到所述第二接触垫的第一端和耦 合到所述第四接触垫的第二端。
在一个或多个实施例中，所述第二电感包括一个或多个第一键合 线；
所述第三电感包括一个或多个第二键合线。
在一个或多个实施例中，所述封装放大器装置进一步包括：
半导体管芯，所述半导体管芯耦合到所述封装基板的所述顶部表 面，其中所述半导体管芯包括所述第一和第二晶体管以及暴露在所述半 导体管芯的表面处的第一和第二接触垫，其中所述第一接触垫电耦合到 所述第一载流端和所述第二控制端，且其中所述第二接触垫电耦合到所 述第三载流端；
第一离散装置，所述第一离散装置耦合到所述封装基板的所述顶部 表面，其中所述第一离散装置包括所述第二电容器和暴露在所述第一离 散装置的表面处的第三接触垫；
第二离散装置，所述第二离散装置耦合到所述封装基板的所述顶部 表面，其中所述第二离散装置包括所述第三电容器和暴露在所述第二离 散装置的表面处的第四接触垫；
第二电感，所述第二电感具有耦合到所述第一接触垫的第一端和耦 合到所述第三接触垫的第二端；以及
第三电感，所述第三电感具有耦合到所述第二接触垫的第一端和耦 合到所述第四接触垫的第二端。
在一个或多个实施例中，所述第二电感包括一个或多个第一键合 线；
所述第三电感包括一个或多个第二键合线。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见， 且参考这些实施例予以阐明。
附图说明
当结合以下各图进行考虑时，可通过参看详细描述和权利要求书而 更完整地理解主题，图中的类似参考编号遍及各图是指相似元件。
图1是具有集成基带电路的两级功率放大器(PA)的实施例的示意 图；
图2a和2b示出模拟结果，其分别示出两级PA实施例在第一级处 和在第二级处的内部漏极阻抗；
图3是根据实施例的对称多赫蒂(Doherty)PA的描绘；
图4示出对称多赫蒂PA的实施例的测定S参数的图形；
图5示出在连续波信号下具有集成基带电路的多赫蒂PA的实施例 的测定增益和效率对输出功率的图形；
图6包括常规的多赫蒂PA以及具有集成基带电路的多赫蒂PA的 实施例的测定功率增益、总漏极效率和邻近信道泄漏比的图形；
图7a和7b分别包括在线性化之前和在线性化之后在2C长期演进 (Long TermEvolution，LTE)信号和8C LTE信号下多赫蒂PA的实施例 的测定功率谱密度的图形；
图8是根据实施例的RF放大器装置的示意图；
图9是根据实施例的多赫蒂PA的简化示意图；
图10是根据例子实施例的体现图8的电路的封装RF放大器装置的 例子的俯视图；以及
图11是根据例子实施例的制造封装RF装置的方法的流程图。
具体实施方式
多赫蒂功率放大器(Doherty power amplifier；DPA)是一种用于放 大高峰值平均功率比(PAPR)信号的最流行的解决方案。已引入了用于 DPA的若干带宽扩展技术。然而，由于瞬时带宽(IBW)特性的限制， 此类DPA已展现了窄带宽数字预失真(DPD)性能。为了扩展IBW， 一些设计师已探究了PA的非线性度且缩减了记忆效应。基带阻抗可以 是通过谨慎地设计匹配和偏置电路而缩减记忆效应的主要因素。
本发明主题的实施例包括高度线性、完全集成、高功率(例如，40 瓦特(W))、多级PA和DPA(例如，用于4/5G通信系统)。为了扩展 IBW，PA和DPA实施例包括线性度增强电路系统以最小化低频二阶项。 通过使用DPD技术，DPA实施例已被示出为实现-58相对于载波的分贝 数(decibels relative to the carrier；dBc)邻近信道泄漏比(ACLR)，其 中在39分贝每毫瓦(decibels per milliwatt；dBm)平均输出功率下具有 42％的总阵式效率，在2千兆赫(gigahertz；GHz)的中心频率下具有 365兆赫(megahertz；MHz)IBW。下文描述了用于扩展IBW且改善非 线性度的两级RFIC PA的实施例。此外，还论述了测定RF性能，且使 用DPA实施例来论述DPD线性化以验证增强型IBW。
在先前三阶互调(third-order intermodulation；IM3)分析中，通过 如方程式1中的泰勒级数(Taylor series)而描述漏极电流：
其中vg和vd是栅极和漏极信号电压，且Gm和Gd分别是一阶跨导 和漏极电导。
假定非线性系统的非线性响应小于双频调激励，那么带内IM3项可 生成包络信号，包络信号是二阶互调(second-order intermodulation；IM2) 项，与方程式2中所计算的基本信号混合：
其中Z0是频率相依负载阻抗，ωc和Δω是载波频率和双频调间距， Vs是双频调信号中的每个频调的量值，且c 0 、c 1 和c 2 被定义为：
其中A是基频ωc 处的线性增益，r是由于栅极-源极电容的极点， 且*表示对应于负频率的复共轭。
此IM3失真很大程度上与记忆效应相关。此外，当双频调信号间距 变得较宽时，其会对PA的线性度性能产生有决定性的影响。
记忆效应是由包络、基谐波或二次谐波电压造成。在两级PA中， 第一和第二级晶体管的内部漏极处的阻抗的高量值和相位变化可造成处 于不同调制频率的包络电压变化。这可能会在PA中引起显著的失真。 根据实施例，可通过包括适当负载终端以便缩减记忆效应来缩减高基带 阻抗。
图1示出两级RFIC PA 100(射频集成电路功率放大器)的实施例 的示意图。在实施例中，在有源管芯区域中，驱动器晶体管的输入匹配 以及在驱动器晶体管与末级晶体管之间的级间匹配网络集成在同一个管 芯上。根据实施例，包括具有集成基带电路(integrated baseband circuit； IBC)的新匹配拓扑，其可缩减或最小化驱动器晶体管和末级晶体管的 漏极基带阻抗。
匹配拓扑的实施例包括分流电感(L)和电容(C)以潜在地以操作 频率提供最佳负载阻抗。在实施例中，使用金属-绝缘体-金属 (metal-insulator-metal；MIM)电容器来实施有源管芯中的分流电容器， 其提供大约几微微法(pF)的电容值。为了进一步缩减基带阻抗，在单 独管芯中使用键合线和相对大的电容器来实施IBC的实施例。图2描绘 模拟结果，其分别示出两级PA实施例在第一级(图2(a))处和在第二 级(图2(b))处的内部漏极阻抗。如所指示，在IBC的实施例中包括 大约几毫微法(nF)的高密度电容器可遍及大于700兆赫(MHz)的宽 频率范围提供基带阻抗和相位变化的显著缩减。因此，在PA中实施基 带终端的实施例可改善IM3失真且扩展IBW而不会使RF性能降级。
图3示出40W对称DPA 800的实施例，其在由包覆模制塑料囊封 的封装中包括横向扩散金属氧化物半导体LDMOS装置310。装置310 安装到厚度为30密耳的印刷电路板(printed circuitboard；PCB)320。
图4示出图3的装置310在使用28伏特(V)漏极电压进行操作时 的小信号RF性能。相较于没有IBC的实施例的DPA性能，具有IBC 的实施例的DPA性能可展示从1.7GHz到2.3GHz的具有高于30分贝 (dB)功率增益的极端宽带增益。遍及频率范围，输入回波损耗大于10 dB。
图5示出具有IBC的DPA的实施例在连续波(continuous wave； CW)信号的情况下从1.8GHz到2.2GHz的效率和增益对输出功率。遍 及频率范围实现了从P3dB输出功率起的10dB补偿功率电平下的高于 31dB功率增益、高于46.5dBm的P3dB输出功率，以及P3dB输出功 率下从50％到56％和在6dB补偿下从45％到51％的总阵式漏极效率。
图6示出在39.3dBm的平均输出功率下具有IBC的DPA实施例的 测定增益、效率、邻近信道泄漏比(ACLR)和功率增益，所述平均输 出功率大致为使用具有5MHz带宽和9.9峰值平均功率比(PAPR)的单 载波宽带码分多址(wideband code division multiple access；WCDMA) 信号的从饱和输出功率起的8dB补偿功率电平。相较于没有IBC的DPA 的性能，具有IBC的DPA实施例的测定性能展示介于41％与45％之间 的总阵式效率、高于30dB的功率增益以及比1.8GHz到2.2GHz的-30 dBc更佳的ACLR。
表I中概述了8dB补偿输出功率下的DPA的实施例的测定线性化 性能：
表I.DPD线性化结果。
图7示出在线性化之前及之后的测定频谱。具有7.3dB的PAPR和 总365MHz IBW的由图7(a)中的20MHz 2载波LTE信号以及图7(b) 中的20MHz 6载波LTE信号、10MHz 1载波LTE信号和5MHz 1载波 LTE信号组成的宽带信号用于激励。可针对双频带应用使用DPD系统来 实现低于-50.1dBc的ACLR。DPA实施例通过较低记忆效应而展现365 MHz宽带调制信号的极好的线性放大。相较于常规的DPA，LDMOS 2 级DPA实施例可能能够使用365MHz信号且以高效率水平递送较高线 性度。
40W 2级RFIC DPA的实施例展示了高度线性性能，其中额外宽 IBW放大宽泛隔开的调制信号。集成基带阻抗电路可缩减记忆效应且改 善线性度。DPA实施例可在39.3dBm输出功率下实现43.5％的总阵式效 率，同时遍及365MHz IBW将ACLR限制为低于-50.1dBc。相较于常 规的DPA，这可能是额外宽IBW信号的最高线性化性能。此外，DPA 实施例可能是低复杂度的5G DPD系统的有吸引力的PA拓扑。
现在将结合图8到10来描述PA、DPA以及包括集成基带电路(IBC) 的PA装置的物理实施方案的各个实施例。更具体地说，图8是根据实 施例的具有多个IBC的RF功率放大器装置800的示意图。在实施例中， 装置800包括输入引线802、输入阻抗匹配电路820(“输入匹配电路”)、 驱动器晶体管812、级间阻抗匹配电路822(“级间匹配电路”)、末级晶 体管814、多个IBC(包括高通分流电路830-833和包络频率终端电路 850-853)，以及输出引线806。本质上，装置800形成放大器的部分， 放大器被配置成增加输入到装置800的RF信号的功率。串联耦合的驱 动器晶体管812和末级晶体管814一起提供两级放大器，其被配置成放 大处于和接近于基本操作频率f0的RF信号。
尽管图8中未示出，但装置800还可包括偏置电路系统以将偏置电 压提供到晶体管812、814中的一个或两个晶体管的栅极和/或晶体管812 的漏极。当实施此类偏置电路系统时，串联去耦电容器(例如，电容器 821、823)也可包括在装置800中。此外，在替代实施例中，装置800 也可包括电耦合在末级晶体管814与输出引线806之间的输出阻抗匹配 电路。举例来说，此类输出电路可被配置成将装置800的输出阻抗与可 耦合到输出引线806的外部电路或组件(未示出)的输入阻抗匹配。更 具体地说，此类输出电路可提供晶体管806与装置800被耦合到的负载 (未示出)之间的阻抗匹配的部分。因此，此类输出电路可被认为是输出 阻抗匹配电路(或输出阻抗“预匹配”电路，其中在PCB级别处执行阻 抗匹配的剩余部分)。
输入引线802和输出引线806各自包括导体，导体被配置成使装置 800能够与外部电路系统(未示出)电耦合。更具体地说，输入引线802 和输出引线806物理上位于装置的封装的外部与内部之间。
根据实施例，晶体管812、814是装置800的主要有源组件，且晶 体管812、814集成到单个半导体管芯上，如由虚线方框810所指示。驱 动器晶体管812被配置成预放大通过输入引线802而接收的输入RF信 号(即，将相对低的增益施加至输入RF信号)，且末级晶体管814被配 置成进一步放大由驱动器晶体管812产生的经预放大的RF信号(即， 将相对高的增益施加至经预放大的RF信号)。驱动器晶体管812包括控 制端和两个导电端，其中导电端被可变传导率通道空间上和电分离。相 似地，末级晶体管814也包括控制端和两个导电端。举例来说，晶体管 812、814可以是场效应晶体管(field effect transistor；FET)(例如金属 氧化物半导体FET(metal oxide semiconductor FET；MOSFET)或高电 子迁移率晶体管(high electron mobility transistor；HEMT))，它们中的 每个晶体管包括栅极(控制端)、漏极(第一导电端)和源极(第二导电 端)。替代地，晶体管812、814可以是双极结型晶体管(bipolar junction transistor；BJT)。因此，本文中对“栅极”、“漏极”和“源极”的参考 并不意欲是限制性的，这是因为这些名称中的每个名称具有用于BJT实 施方案的类似特征(例如，分别是基极、集电极和发射极)。
根据实施例，且在使用通常以非限制性方式应用于MOSFET的术 语的情况下，驱动器晶体管812的栅极通过输入电路820而耦合到输入 引线802，驱动器晶体管812的漏极通过级间匹配电路822而耦合到末 级晶体管814的栅极，且驱动器晶体管812的源极耦合到接地(或另一 电压参考)。末级晶体管814的漏极通过电感890(和/或输出匹配电路， 未示出)而耦合到输出引线806，且末级晶体管814的源极耦合到接地 (或另一电压参考)。通过提供到驱动器晶体管812的栅极的控制信号(例 如，输入RF信号)的变化，可调制晶体管812的导电端之间的电流。 相似地，通过提供到末级晶体管814的栅极的控制信号(例如，来自驱 动器晶体管812的经预放大的RF信号)的变化，可调制晶体管814的 导电端之间的电流。
输入匹配电路820被配置成将装置800的阻抗升高到较高(例如， 中间或更高)阻抗水平(例如，在约2到约10欧姆或更高的范围内)。 输入匹配电路820耦合在输入引线802与驱动器晶体管812的控制端(例 如，栅极)之间。根据实施例，输入匹配电路820包括两个串联电感性 元件(例如，两组键合线)和分流电容器，如所示出。第一电感性元件 (例如，第一组键合线)耦合在输入引线802与分流电容器的第一端之间， 且第二电感性元件(例如，第二组键合线)耦合在分流电容器的第一端 与晶体管812的控制端之间。分流电容器的第二端耦合到接地(或另一 电压参考)。串联电感性元件和分流电容器的组合充当低通滤波器。根据 实施例，电感性元件的串联组合可具有在约50微微亨(pH)到约3毫 微亨(nH)之间的范围内的值，且分流电容器可具有在约5微微法(pF) 到约80pF之间的范围内的值。电感和电容也可低于或高于上文所给出 的范围。另外，其它实施例可包括经不同配置的输入匹配电路820。
级间匹配电路822被配置成将晶体管812的输出阻抗(或漏极阻抗) 与晶体管814的输入阻抗匹配。级间匹配电路822耦合在晶体管812的 第一导电端(例如，漏极)与晶体管814的控制端(例如，栅极)之间。 根据实施例，级间匹配电路822与输入匹配电路820被相似地配置，具 有两个串联电感性元件(例如，两组键合线)和分流电容器。电感器和 分流电容的电感和电容值可处于输入阻抗匹配电路820的对应组件的范 围内，但它们也可更低或更高。另外，其它实施例可包括经不同配置的 级间匹配电路822。
末级晶体管814的漏极通过额外电感性元件890而耦合到输出引线 806，且末级晶体管814的源极耦合到接地(或另一电压参考)。
在实施例中，如上文所提到，装置800还包括呈高通分流电路 830-833和包络频率终端电路850-853的形式的一个或多个集成基带电 路(IBC)。如图8所示出，IBC可耦合到沿着输入和输出引线802、806 之间的路径的许多节点中的任何节点。举例来说，第一IBC(包括电路 830、850)耦合在驱动器晶体管812的栅极与接地(或另一电压参考) 之间的输入处。第二IBC(包括电路831、851)耦合在驱动器晶体管812 的漏极与接地(或另一电压参考)之间的级间区中。第三IBC(包括电 路832、852)耦合在末级晶体管814的栅极与接地(或另一电压参考) 之间的级间区中。最后，第四IBC(包括电路833、853)耦合在末级晶 体管814的漏极与接地(或另一电压参考)之间的输出处。尽管装置800 示出四个IBC，但其它装置实施例可包括耦合到输入和输出引线802、 806之间的其它节点的更多或更少IBC和/或IBC。然而，根据若干实施 例，至少一个IBC耦合到级间区中的至少一个节点(例如，上文所提到的第二和/或第三IBC，包括电路831、851和/或电路832、852)。
根据实施例，每个IBC包括高通分流电路830-833和包络频率终端 电路850-853。在实施例中，每个高通分流电路830-833可包括分流L/C 电路(即，串联耦合到接地的电感器和电容器)，其中电感和电容可与晶 体管812、814集成到同一个管芯上(如由虚线方框810所指示)。根据 实施例，每个高通分流电路830-833包括与电容器840、841、842、843 (例如，MIM电容器)串联耦合的电感性元件834、835、836、837。电 感性元件834-837的第一端分别耦合到驱动器晶体管812的栅极、驱动 器晶体管812的漏极、末级晶体管814的栅极和末级晶体管814的漏极。 电感性元件834-837的第二端各自耦合到电容器840-843中的一个电容 器的第一端，其中中间节点854、855、856、857在所述元件之间。电容 器840-843中的每个电容器的第二端各自耦合到接地(或另一电压参 考)。根据实施例，每个分流电感器834-837可具有在约100pH到约5nH 之间的范围内的值，且每个分流电容器840-843可具有在约10pF到约 200pF之间的范围内的值，但这些组件也可具有在这些范围之外的值。
电感器834-837和电容器840-843的值可被选择使得在每个分流电 感器834-837与分流电容器840-843之间的节点854-857处存在RF“冷 点”，其中RF冷点表示在中心操作频率下电路中的高阻抗点。根据实施 例，包络频率终端电路850、851、852、853耦合在每个RF冷点(或每 个节点854-857)与接地(或另一电压参考)之间，且每个包络频率终 端电路850-853被配置成提供用于装置800的包络频率的终端。在实施 例中，每个节点854-857可包括暴露在集成电路的表面处的导电垫(例 如，键合线垫)，晶体管812、814和分流电路830-833集成在所述集成 电路内。
根据实施例，每个包络频率终端电路850-853包括串联耦合的以下 各项：包络电感860、861、862、863；包络电阻器870、871、872、873； 以及包络电容器880、881、882、883。在其它实施例中，可排除包络电 阻器870-873，且每个包络频率终端电路850-853代替地可包括直接耦合 到包络电容器880-883的包络电感860-863。
举例来说，每个包络电感860-863可被实施为将节点854-857(例 如，键合线垫)耦合到包络电阻器870-873(或当排除包络电阻器870-873 时耦合到包络电容器880-883)的一组键合线。在此类实施例中，每个 包络电感860-863的电感值可在约400pH到约1.5nH之间的范围内， 但电感也可更小或更大。
根据实施例，每个包络电容器880-883(以及在包括时的每个包络 电阻器870-873)与其中实施晶体管812、814的管芯分离地被实施。换 句话说，包络电容器880-883并未集成在晶体管管芯内，而是实施在单 独管芯上(例如，被实施为一个或多个集成无源装置(integrated passive device；IPD))，或被实施为离散组件，如由位于虚线方框810外部的电 容器880-883所指示。举例来说，且如下文将更详细地所阐释，RF放大 器装置的实施例包括离散电容器880-883(例如，高值片状电容器、MOS 电容器等等)、离散或集成电阻器870-873，和/或IPD组合件，以实施包 络电容器880-883和包络电阻器870-873。在各个实施例中，每个包络电 阻器870-873可具有在约0.1欧姆到约2欧姆之间的范围内的值，且每 个包络电容器880-883可具有在约1毫微法(nF)到约40nF(或甚至达 1微法(μF))之间的范围内，但这些组件也可具有在这些范围之外的值。
尽管装置电路820、822、830-833、850-853的晶体管812、813和 各个元件被示出为单数组件，但描绘仅是出于说明和阐释简易的目的。 本领域的技术人员基于本文中的描述应理解，各个装置电路820、822、 830-833、850-853的晶体管820、822和/或某些元件各自可被实施为多 个组件(例如，彼此并联或串联连接)。此外，尽管图8示出单路径装置 (例如，包括单个输入引引线、输出引线、放大路径等等)的实施例，但 其它实施例包括双路径装置(例如，包括两个输入引线、输出引线、放 大路径等等，如图9、10所示出)，和/或多路径装置(例如，包括两个 或多于两个输入引线、输出引线、放大路径等等)。另外，输入/输出引 线的数目可能不与放大路径的数目相同(例如，对于一组给定输入/输出 引线可存在并行地操作的多个放大器)。因此，下文对晶体管812、813 以及装置电路820、822、830-833、850-853的各个元件的描述并不意欲 将本发明主题的范围仅限于所示出的实施例。
本文中所示出和描述的实施例对应于两级放大器，其中驱动器晶体 管和末级晶体管用于放大输入RF信号。本发明主题的实施例也可应用 于多级(例如，三级和高阶)放大器中。尽管本文中未详细地论述多级 放大器，但多级放大器的实施例包括在本发明主题的范围内。
图8的放大器装置800的实施例可被包括为多种类型的放大器的部 分。举例来说，装置800的实施例的一个或多个实例化可实施在多赫蒂 功率放大器(DPA)中，或实施在另一类型的放大器中。图9是根据实 施例的DPA 900的简化示意图。更具体地说，DPA 900包括多个放大器 路径904、906，其中所述放大器路径中的至少一个放大器路径包括耦合 到放大器的级间部分中的一个或多个节点且还潜在地耦合到放大器的输 入和/或输出侧处的其它节点的IBC 960-963、970-973的实施例。尽管图 9中示出且本文中详细地描述双向DPA900，但本领域的技术人员基于 本文中的描述应理解，本发明主题的实施例可应用于具有多于两个平行 放大路径的放大器(例如，具有载波放大器路径和多于一个峰化放大器 路径的多赫蒂放大器)。
根据实施例，DPA 900包括输入节点901、输出节点903、RF放大 器装置902、功率分配器970和功率合成器980。本质上，输入节点901 处接收的RF输入信号被DPA 900放大且经由输出节点903而提供到负 载905(例如，天线)。如下文将更详细地所描述，DPA 900是以多赫蒂 放大器拓扑而配置。因此，RF放大器装置902包括多个放大器路径，其 分别包括载波路径904和一个或多个峰化路径906。
功率分配器970耦合在输入节点901与到RF放大器装置902的输 入端940、942之间。功率分配器970被配置成将节点901处接收的输入 信号的输入功率划分成输入信号的多个部分，其中将输入信号的相应部 分提供到输入端940、942。举例来说，功率分配器970的第一输出可耦 合到对应于载波路径904的输入端940，且功率分配器970的第二输出 可耦合到对应于峰化路径906的输入端942。功率分配器970可在放大 器路径904、906当中相等地划分输入功率，使得向每个路径904、906 提供大致一半的输入信号功率。替代地，功率分配器970可不相等地划 分功率。
RF放大器装置902是离散封装电组件，其耦合到包括DPA 900的 未包含在RF放大器装置902内的组件的PCB。因此，RF放大器装置 902的输入和输出端940、942、950、952表示装置902与装置902外部 的放大器组件之间的接口。那个接口更通常被称作DPA 900的“封装平 面”。
在装置902内，载波和峰化路径904、906各自包括：输入阻抗匹 配电路(INPUTMATCH)910、912；驱动器放大器级920、922；级间 阻抗匹配电路(INTER-STAGE MATCH)930、932；以及串联耦合在输 入端940、942与输出端950、952之间的最终放大器级921、923。此外， 一个或多个IBC 960-963、970-973可沿着载波和峰化路径904、906中 的任一个或两个路径而耦合。在特定实施例中，至少一个IBC(例如， IBC 960、962和/或IBC 971、972)耦合到驱动器和末级放大器920、921 和/或922、923之间的节点。IBC 960-963、970-973可如先前结合图8 所描述而配置。
阻抗匹配电路910、912、930、932中的一个、一些或全部阻抗匹 配电路可被实现为低通阻抗匹配电路(例如，分流电容阻抗匹配电路拓 扑)。在替代实施例中，阻抗匹配电路910、912、930、932中的一个、 一些或全部阻抗匹配电路可被实现为高通阻抗匹配电路。
考虑到DPA 900是多赫蒂放大器，放大器级921被偏置成以AB类 模式而操作，且放大器级923被偏置成以C类模式而操作。更具体地说， 载波放大器级921的晶体管布置被偏置成提供介于180与360度之间的 传导角。相反地，峰化放大器级923的晶体管布置被偏置成提供小于180 度的传导角。根据各个实施例，放大器级920、921和922、923可能不 对称(即，具有不同的大小)或对称(即，大体上相同的大小)。
在所示出的实施例中，多个放大器路径904、906包含在单个装置 封装内，在所述单个装置封装中，输入和输出端940、942、950、952 提供到装置902的外部电子连接性。更具体地说，输入和输出端940、942、950、952通常表示用于提供到RF放大器装置902的内部组件(例 如，放大器路径904、906)的电连接的封装引线、引脚或其它物理接口。 举例来说，参看稍后描述的实施例，输入端940、942可对应于输入引线 1002(图10)，且输出端950、952可对应于输出引线1006(图10)。在 替代实施例中，多个放大器路径904、906可包含在单独和相异的装置封 装中。
功率合成器980耦合在RF放大器装置902的输出端950、952与输 出节点903之间。功率合成器980包括两个输入、求和节点988和耦合 到放大器输出903的输出。输出端950、952各自耦合到功率合成器980 的输入，且因此耦合到求和节点988，求和节点988反应性地组合从放 大器路径904、906接收的经放大的信号。
功率分配器970、RF放大器装置902和功率合成器980被设计使得 沿着放大器路径904、906应用的总相移确保最终由相应放大器路径904、 906提供到求和节点988的电流彼此大体上同相地被接收。因此，由求 和节点988提供到输出节点903(和负载905)的电流表示由放大器路径 904、906提供的电流的同相总和。
应理解，图9是出于阐释和描述简易目的的DPA 900的简化表示， 且实际实施例可包括其它装置和组件以提供额外功能和特征，和/或DPA 900可以是大得多的电系统的部分，这将被理解。因此，尽管图9描绘 了电路元件和/或端之间的直接电连接，但替代实施例可采用介入电路元 件和/或组件，同时以大体上相似的方式起作用。
图10是根据例子实施例的体现图1、8和9的电路的部分的封装 RF放大器装置1000的例子的俯视图。更具体地说，装置1000的互连电 组件和元件可部分地由图1、8和9的示意图建模。图10的装置1000 包括输入和输出引线1002、1003、1006、1007之间的两个平行放大路径 (例如，图1或8的电路系统的一个实例在引线1002和1006之间，且图 1或8的电路系统的另一实例在引线1003和1007之间)。因此，图10 的装置1000可形成DPA(例如，DPA 900，图9)或另一多路径放大器 的部分。更具体地说，在实施例中，晶体管管芯1016可对应于载波放大 器，且晶体管管芯1017可对应于峰化放大器。
装置1000包括：凸缘1001；输入引线1002、1003(例如，对应于 输入引线802的两个实例或对应于输入940、942，图8、9)；输出引线 1006、1007(例如，对应于输出引线806的两个实例或对应于输出950、 952，图8、9)；隔离结构(未示出)；多个晶体管或放大器管芯1016、 1017(例如，管芯810的两个实例，图8)；以及多个IBC(如下文将更 详细地所描述)，以上全部可被封装在一起作为装置1000的部分。在图 10的例子中，装置1000包括基本上并行地起作用的两个晶体管管芯 1016、1017，但另一半导体装置也可包括一个晶体管管芯或多于两个晶 体管管芯。
根据实施例，装置1000可结合在气腔封装中，在所述气腔封装中， 晶体管管芯1016、1017、IBC和各个其它电路元件位于围封式气腔内。 基本上，气腔是由凸缘1001、附接到凸缘1001的顶部表面的隔离结构 (未示出)以及覆盖和接触隔离结构和引线1002、1003、1006、1007的 罩盖(未示出)界限。在其它实施例中，装置可结合到包覆模制封装(即， 有源装置区域内的电组件被囊封有不导电模塑料且引线1002、1003、 1006、1007的部分也可被模塑料涵盖的封装)中。
凸缘1001包括刚性导电基板，其具有足以向装置1000的电组件和 元件提供结构支撑的厚度。此外，凸缘1001可用作晶体管管芯1016、 1017和安装在凸缘1001上的其它装置的散热器。凸缘1001具有顶部和 底部表面(在图10中只可见到顶部表面)，以及对应于装置1000的周界 的大体上矩形的周界。
凸缘1001是由导电材料形成，且可用于向装置1000提供接地参考。 举例来说，各个组件和元件可具有电耦合到凸缘1001的端，且当将装置 1000结合到较大电系统中时，可将凸缘1001电耦合到接地系统。凸缘 1001的至少表面是由导电材料层形成，且凸缘1001的可能全部是由块 体导电材料形成。替代地，凸缘1001可具有在其顶部表面下方的一个或多个不导电材料层。无论如何，凸缘1001都具有导电顶部表面。凸缘 1001可更一般化地被称作具有导电表面的基板。
在气腔封装实施例中，隔离结构(未示出)附接到凸缘1001顶部 表面。隔离结构是由刚性电绝缘材料(即，介电常数在约3.0到约30.0 的范围内的材料，但可使用具有更高或更低介电常数的材料)形成，且 具有顶部表面和相对的底部表面。如本文中所使用，术语“隔离结构” 是指提供装置的导电特征之间(例如，引线1002、1003、1006、1007 与凸缘1001之间)的电隔离的结构。举例来说，隔离结构可由无机材料 (例如，例如氧化铝、氮化铝等等的陶瓷)和/或有机材料(例如，一种 或多种聚合物或印刷电路板(PCB)材料)形成。
隔离结构的底部表面附接到凸缘1001的顶部表面，如上文所指示， 且引线(例如，引线1002、1003、1006、1007)可使用环氧树脂(或其 它粘合材料)、焊料、钎焊、烧结或其它附接构件)而耦合到隔离结构 1008的顶部表面。
在实施例中，隔离结构具有框架形状，其包括大体上围封式的四边 结构，具有中心开口，凸缘1001的顶部表面通过所述中心开口而暴露。 隔离结构可具有大体上矩形形状，或隔离结构可具有另一形状(例如， 环圈、椭圆形等等)。隔离结构可被形成为单个整体结构，或隔离结构可 被形成为多个部件的组合。
输入和输出引线1002、1003、1006、1007在中心开口的相对侧上 安装在隔离结构的顶部表面上，且因此输入和输出引线1002、1003、 1006、1007高于凸缘1001的顶部表面，且与凸缘1001电隔离。举例来 说，输入和输出引线1002、1003、1006、1007可焊接或以其它方式附接 到隔离结构的顶部表面上的金属化物。通常，输入和输出引线1002、 1003、1006、1007被定向成允许在输入和输出引线1002、1003、1006、 1007与隔离结构的中心开口内的组件和元件之间附接键合线(例如，键 合线1020、1021、1090、1091)。
晶体管管芯1016、1017、IBC的各个元件(例如，包括电容器(例 如，电容器1080)和电阻器(例如，电阻器1070)的IPD 1050、1051、 1053)以及其它组件(例如，输出IPD 1043、1044)安装在凸缘1001 的顶部表面的大体上中心部分上，所述大体上中心部分通过隔离结构1008中的开口而暴露。如本文中所使用，“有源装置区域”对应于装置 的部分，一个或多个有源装置(例如，晶体管管芯1016、1017)、IPD 1050-1053、1043、1044和/或其它电组件安装在所述部分上(例如，所 述部分是凸缘1001的导电表面的通过隔离结构中的开口而暴露的部 分)。举例来说，晶体管管芯1016、1017和IPD 1050-1053、1043、1044 可使用导电环氧树脂、焊料、焊料凸点、烧结和/或共晶键合而耦合到凸 缘1001。
晶体管管芯1016、1017可使用例如以下各项的各种类型的半导体 基板予以实施：硅、绝缘体上硅(silicon-on-insulator；SO1)、蓝宝石上 硅(silicon-on-sapphire；SOS)、砷化镓(GaAs)、氮化镓(GaN)、碳化 硅上GaN、硅上GaN，或其它类型的基板材料。另外，晶体管管芯1016、 1017内的晶体管中的每个晶体管可以是FET(例如金属氧化物半导体 FET(MOSFET)、横向扩散MOSFET(LDMOS FET)、高电子迁移率晶 体管(HEMT)等等)，所述晶体管包括栅极(控制端)、源极(第一导 电端)和漏极(第二导电端)。替代地，晶体管中的每个晶体管可以是 BJT。
每个晶体管管芯1016、1017包括至少两个串联连接晶体管 1012-1014，它们中的每个晶体管具有控制端(例如，栅极)和两个导电 端(例如，漏极和源极)。举例来说，在图10所描绘的实施例中，每个 晶体管管芯1016、1017包括驱动器晶体管1012、1013(例如，晶体管 920、922，图9)和末级晶体管1014、1015(例如，晶体管921、923， 图9)。替代地，晶体管管芯可具有多于两个串联连接晶体管。此外，每 个晶体管管芯1016、1017可包括集成输入匹配电路1010、1012(例如， 电路910、912，图9)和级间匹配电路1030、1032(例如，电路930、932，图9)。如下文将更详细地所阐释，每个晶体管管芯1016、1017还 包括暴露在每个管芯1016、1017的顶部表面处的导电垫1053、1054、 1055、1056(对应于节点854、855，图8)，其被配置成用于键合线1060、 1061(对应于电感860、861，图8)的附接。
在输入侧上，每个驱动器晶体管1012、1013的栅极通过输入匹配 电路1010、1012、导电垫(未编号)和键合线1020、1021而电耦合到 输入引线1002、1003。在每个晶体管管芯1012、1013内，输入匹配电 路1010、1012电耦合到驱动器晶体管1012、1013的栅极，且驱动器晶 体管1012、1013的漏极通过级间匹配电路1030、1032而电耦合到末级 晶体管1014、1015的栅极。
在输出侧上，末级晶体管1014、1015的漏极通过键合线1090、1091 (例如，电感性元件890，图8)而电耦合到输出引线1006、1007。在实 施例中，每个晶体管1012、1013、1014、1015的另一导电端(例如，源 极)电耦合到凸缘1001(例如，接地)。举例来说，每个晶体管1012、 1013、1014、1015的源极可通过每个晶体管管芯1016、1017的半导体 基板而电耦合到凸缘1001。
根据实施例，多个IBC(例如，IBC 960、961、963、970、971、973， 图9)沿着每个放大路径而电耦合。更具体地说，沿着第一路径(例如， 载波放大器路径)，第一IBC(例如，IBC960)耦合到输入垫1023与驱 动器晶体管1012的栅极之间的输入匹配电路1010。第一IBC包括集成 在管芯1016内的分流电路(例如，分流电路830，图8)，以及包络频率 终端电路(例如，电路850，图8)。接触垫1053对应于集成分流电感器 (例如，电感器834，图8)与集成分流电容器(例如，电容器840，图8) 之间的节点(例如，节点854，图8)。包络频率终端电路包括呈键合线 1060的形式的电感(例如，电感860，图8)，键合线1060连接在晶体 管管芯1016上的接触垫1053与IPD 1050上的接触垫1081之间。IPD 1050包括串联耦合在接触垫1081与接地参考节点(例如，在IPD 1050 的底部处)之间的包络电阻器1070(例如，电阻器870，图8)和包络 电容器1080(例如，电容器880，图8)。在替代实施例中，可排除电阻 器1070，且包络电容器1080可直接耦合在接触垫1081与接地参考节点 之间。在实施例中，电容器1080可以相对大值(例如，高密度)片状电 容器或具有足够高电容值的另一类型的离散电容器的形式予以实施。
同样沿着第一路径，第二IBC(例如，IBC 961或962，图9)耦合 到驱动器晶体管1012的漏极与末级晶体管1014的栅极之间的级间匹配 电路1030。第二IBC包括集成在管芯1016内的分流电路(例如，分流 电路831或832，图8)，以及包络频率终端电路(例如，电路851或852， 图8)。接触垫1054对应于集成分流电感器(例如，电感器835或836， 图8)与集成分流电容器(例如，电容器841或842，图8)之间的节点 (例如，节点855或856，图8)。包络频率终端电路包括呈键合线1061 的形式的电感(例如，电感861或862，图8)，键合线1061连接在晶体 管管芯1016上的接触垫1054与IPD 1051上的接触垫(未编号)之间。 IPD 1051包括串联耦合在IPD接触垫与接地参考节点(例如，在IPD 1051 的底部处)之间的包络电阻器(未编号)(例如，电阻器871或872，图 8)和包络电容器(未编号)(例如，电容器881或882，图8)。在替代 实施例中，可排除电阻器，且包络电容器可直接耦合在IPD接触垫与接 地参考节点之间。如同IPD 1050，IPD 1051的电容器可以相对大值(例 如，高密度)片状电容器或具有足够高电容值的另一类型的离散电容器 的形式予以实施。
甚至进一步沿着第一路径，第三IBC(例如，IBC 963，图9)耦合 在末级晶体管1014的漏极与接地(或另一电压参考)之间。第三IBC 包括分流电路(例如，分流电路833，图8)和包络频率终端电路(例如， 电路853，图8)。不同于先前所论述的分流电路，包括在第三IBC内的 分流电路未集成在管芯1016内。代替地，分流电路是使用呈键合线1037 的形式的电感(例如，电感837，图8)予以实施，键合线1037电连接 在末级晶体管1014的漏极与IPD1043的顶部表面处的接触垫1057之 间。IPD 1043包括分流电容器(例如，电容器843，图8)，其具有耦合 到接触垫1057的第一端和耦合到接地(例如，耦合到凸缘1001)的第 二端。此外，接触垫1057对应于键合线1037(例如，电感器837，图8) 与IPD 1043内的分流电容器(例如，电容器843，图8)之间的节点(例 如，节点857，图8)。包络频率终端电路包括呈键合线1063的形式的电 感(例如，电感863，图8)，键合线1063连接在IPD 1043上的接触垫 1057与IPD 1053上的接触垫(未编号)之间。IPD 1053包括串联耦合 在IPD接触垫与接地参考节点(例如，在IPD 1053的底部处)之间的包 络电阻器(未编号)(例如，电阻器873，图8)和包络电容器(未编号) (例如，电容器883，图8)。在替代实施例中，可排除电阻器，且包络电 容器可直接耦合在IPD接触垫与接地参考节点之间。如同IPD 1050和 1051，IPD 1053的电容器可以相对大值(例如，高密度)片状电容器或 具有足够高电容值的另一类型的离散电容器的形式予以实施。
经相似配置的IBC(例如，IBC 970-973，图9)也沿着第二路径(例 如，峰化放大器路径)而电耦合。如图10所示出，沿着第二路径而耦合 的IBC可与沿着第一路径而耦合的IBC利用相同的IPD 1050-1053，包 括利用包络频率终端电路中的一些相同组件。
在上述实施例中，分流电路包括集成在晶体管管芯内的电容器(例 如，电容器840-843，图8)和与晶体管管芯分离的高值离散电容器(例 如，电容器880-883，图8)两者。包括两种类型的电容器的动机的部分 在于将高值电容器集成到晶体管管芯中时伴随的当前技术困难。上述实 施例可被修改成随着技术进步而将单个高值电容器集成到晶体管管芯中 (例如，使用沟槽电容器或其它技术)，因此将分流电路缩减为分流电感 (例如，电感834-837，图8)与单个集成分流电容(例如，电容器840-843， 但具有接近针对电容器880-883所陈述的值，图8)的串联。
图11是根据例子实施例的制造封装RF装置(例如，装置1000， 图10)的方法的流程图。在框1102中，方法可通过形成装置的各个组 件而开始，包括形成一个或多个晶体管管芯(例如，管芯1016、1017， 图10)和形成一个或多个IPD(例如，IPD 1043、1044、1050、1051、1053，图10)。在各个实施例中，IPD包括形成IBC的部分(例如，对 应于电容器880-883，图8)的高值分流电容器。
在框1104中，对于气腔实施例，将隔离结构耦合到装置基板(例 如，凸缘1001，图10)。此外，将晶体管管芯(例如，管芯1016、1017， 图10)和IPD(例如，IPD 1043、1044、1050、1051、1053，图10)耦 合到基板的顶部表面的通过隔离结构(例如，有源装置区域)中的开口而暴露的部分。将引线(例如，输入和输出引线1002、1003、1006、1007， 图10)耦合到隔离结构的顶部表面(例如，耦合到隔离结构的顶部表面 上的金属化物)。对于包覆模制(例如，囊封)装置实施例，可排除隔离 结构，且基板和引线可形成引线框架的部分。
在框1106中，将输入引线、晶体管管芯、IPD和输出引线电耦合在 一起。如先前详细地所论述，可使用各个装置组件和元件之间的键合线 进行电连接。最后，在框1108中，封盖(对于气腔实施例)或囊封(例 如，对于包覆模制实施例使用模塑料)装置。接着可将装置结合到较大 电系统中。
一种多级RF放大器的实施例包括：第一晶体管，第一晶体管具有 第一控制端、第一载流端和第二载流端；以及第二晶体管，第二晶体管 具有第二控制端、第三载流端和第四载流端，其中第二控制端电耦合到 第一晶体管的第一载流端。放大器进一步包括级间电路，级间电路耦合 在第一载流端与电压参考节点之间。级间电路包括第一电感、第一电容器和第二电容器。第一电感和第一电容器串联耦合在第一载流端与电压 参考节点之间，其中中间节点在第一电感与第一电容器之间。第二电容 器具有电耦合到中间节点的第一端和电耦合到电压参考节点的第二端。
一种封装放大器装置的实施例包括：封装基板，封装基板具有顶部 表面；输入引线，输入引线耦合到封装基板；第一晶体管，第一晶体管 耦合到封装基板的顶部表面；以及第二晶体管，第二晶体管耦合到封装 基板的顶部表面。第一晶体管具有第一控制端、第一载流端和第二载流 端，且第一控制端耦合到输入引线。第二晶体管具有第二控制端、第三载流端和第四载流端，且第二控制端电耦合到第一晶体管的第一载流端。 封装放大器装置进一步包括级间电路，级间电路耦合在第一载流端与电 压参考节点之间。级间电路包括第一电感、第一电容器和第二电容器。 第一电感和第一电容器串联耦合在第一载流端与电压参考节点之间，其 中中间节点在第一电感与第一电容器之间。第二电容器具有电耦合到中间节点的第一端和电耦合到电压参考节点的第二端。
前述具体实施方式本质上仅仅是说明性的，且并不意欲限制主题的 实施例或此类实施例的应用和使用。如本文中所使用，词语“示例性” 意指“充当例子、实例或说明”。本文中被描述为示例性的任何实施方案 未必应被认作比其它实施方案优选或有利。此外，不希望受到先前技术 领域、背景技术或具体实施方式中所呈现的任何所表达或暗示的理论的 束缚。
本文中所包含的各图所示出的连接线意欲表示各个元件之间的示 例性功能关系和/或物理耦合。应注意，许多替代或额外功能关系或物理 连接可存在于主题的实施例中。此外，本文中还可仅出于参考的目的而 使用某些术语，且因此这些术语并不意欲具有限制性，且除非上下文有 清楚指示，否则提及结构的术语“第一”、“第二”和其它此类数值术语并不暗示顺序或次序。
如本文中所使用，“节点”意指任何内部或外部参考点、连接点、 结、信号线、导电元件等等，在“节点”处存在给定信号、逻辑电平、 电压、数据模式、电流或量。此外，两个或多于两个节点可由一个物理 元件实现(且即使在共同节点处进行接收或输出，也可对两个或多于两 个信号进行多路复用、调制或以其它方式区分)。
前述描述提及元件或节点或特征“连接”或“耦合”在一起。如本 文中所使用，除非另有明确陈述，否则“连接”意味着一个元件直接接 合到另一元件(或与另一元件直接通信)，且未必以机械方式。同样地， 除非另有明确陈述，否则“耦合”意味着一个元件直接或间接接合到另 一元件(或以电学或其它方式与另一元件直接或间接通信)，且未必以机 械方式。因此，尽管各图所示出的示意图描绘元件的一个示例性布置， 但额外的介入元件、装置、特征或组件可存在于所描绘的主题的实施例 中。
虽然前述具体实施方式中已呈现了至少一个示例性实施例，但应了 解，存在大量的变化。还应了解，本文中所描述的示例性实施例并不意 欲以任何方式限制所要求的主题的范围、适用性或配置。实际上，前述 具体实施方式将向本领域的技术人员提供用于实施所描述的实施例的方 便的指南。应理解，可在不脱离权利要求书所限定的范围的情况下对元 件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本 专利申请时的已知的等效物和可预见的等效物。

Claims (10)

1.一种多级射频(RF)放大器，其特征在于，包括：
第一晶体管，所述第一晶体管具有第一控制端、第一载流端和第二载流端；
第二晶体管，所述第二晶体管具有第二控制端、第三载流端和第四载流端，其中所述第二控制端电耦合到所述第一晶体管的所述第一载流端；以及
级间电路，所述级间电路耦合在所述第一载流端与电压参考节点之间，其中所述级间电路包括第一电感、第一电容器和第二电容器，其中所述第一电感和所述第一电容器串联耦合在所述第一载流端与所述电压参考节点之间，其中中间节点在所述第一电感与所述第一电容器之间，且所述第二电容器具有电耦合到所述中间节点的第一端和电耦合到所述电压参考节点的第二端。
2.根据权利要求1所述的放大器，其特征在于，所述第一和第二晶体管是第一半导体管芯的单片形成部分，且所述第二电容器形成与所述第一半导体管芯分离的离散装置的部分。
3.根据权利要求1所述的放大器，其特征在于，进一步包括：
分流电路，所述分流电路耦合在所述第三载流端与所述电压参考节点之间，其中所述分流电路包括串联耦合的第二电感和第三电容器，其中第二中间节点在所述第二电感与所述第三电容器之间；以及
基带电路，所述基带电路包括第四电容器，所述第四电容器具有电耦合到所述第二中间节点的第一端和电耦合到所述电压参考节点的第二端。
4.根据权利要求3所述的放大器，其特征在于，
所述第一和第二晶体管是第一半导体管芯的单片形成部分，
所述第二电容器形成与所述第一半导体管芯分离的第一离散装置的部分，且
所述第四电容器形成与所述第一半导体管芯和所述第一离散装置分离的第二离散装置的部分。
5.根据权利要求3所述的放大器，其特征在于，
所述第一和第二晶体管形成单个第一半导体管芯的部分，且
所述第二和第三电容器形成与所述第一半导体管芯分离的第一离散装置的部分。
6.根据权利要求3所述的放大器，其特征在于，进一步包括：
第二电感，所述第二电感具有耦合到所述中间节点的第一端和耦合到所述第二电容器的所述第一端的第二端；以及
第三电感，所述第三电感具有耦合到所述第二晶体管的所述第三载流端的第一端和耦合到所述第三电容器的所述第一端的第二端。
7.根据权利要求1所述的放大器，其特征在于：
所述第一电容器具有在1微微法到20微微法的范围内的电容值；且
所述第二电容器具有在1毫微法到20毫微法的范围内的电容值。
8.根据权利要求1所述的放大器，其特征在于：
所述第一和第二晶体管形成单个第一半导体管芯的部分，且所述第二电容器形成与所述第一半导体管芯分离的离散装置的部分；
所述第一电容器是与所述第一半导体管芯整体地形成的金属-绝缘体-金属电容器；且
所述第二电容器包括金属氧化物半导体电容器。
9.根据权利要求1所述的放大器，其特征在于，进一步包括：
级间匹配网络，所述级间匹配网络耦合在所述第一载流端与所述第二控制端之间。
10.一种封装放大器装置，其特征在于，包括：
封装基板，所述封装基板具有顶部表面；
输入引线，所述输入引线耦合到所述封装基板；
第一晶体管，所述第一晶体管耦合到所述封装基板的所述顶部表面，其中所述第一晶体管具有第一控制端、第一载流端和第二载流端，且其中所述第一控制端耦合到所述输入引线；
第二晶体管，所述第二晶体管耦合到所述封装基板的所述顶部表面，其中所述第二晶体管具有第二控制端、第三载流端和第四载流端，且其中所述第二控制端电耦合到所述第一晶体管的所述第一载流端；以及
级间电路，所述级间电路耦合在所述第一载流端与电压参考节点之间，其中所述级间电路包括第一电感、第一电容器和第二电容器，其中所述第一电感和所述第一电容器串联耦合在所述第一载流端与所述电压参考节点之间，其中中间节点在所述第一电感与所述第一电容器之间，且所述第二电容器具有电耦合到所述中间节点的第一端和电耦合到所述电压参考节点的第二端。
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