CN108490707A - 阵列基板及显示面板 - Google Patents

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Abstract

本申请公开了一种阵列基板及显示面板，该阵列基板的显示区包括至少一条防静电走线和多条扫描线，防静电走线用于导走静电；防静电走线与扫描线交错且绝缘设置；其中，防静电走线包括相连的第一走线部分和第二走线部分，第一走线部分和第二走线部分处于不同层。本申请还公开了一种显示面板。通过上述方式，本申请能够避免由于防静电走线的静电击穿导致显示异常。

Description

阵列基板及显示面板
技术领域
本申请涉及显示领域，特别是涉及阵列基板及显示面板。
背景技术
目前，显示面板特别是利用低温多晶硅技术(Low TemperaturePoly-silicon，LTPS)的液晶显示面板，由于具有高开口率和高解析度的优点，已被广泛应用各种领域中以进行显示。
为了保护显示面板上的器件，显示面板上设置防静电走线(也可以称为dummy走线或dummy M2走线)。然而，由于防静电走线容易积累静电，从而出现静电击穿阵列基板膜层的情况，进而导致显示面板显示异常。
发明内容
本申请主要解决的技术问题是提供一种阵列基板及显示面板，能够避免由于防静电走线的静电击穿阵列基板的膜层而导致显示面板显示异常。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种阵列基板，该阵列基板的显示区包括至少一条防静电走线和多条扫描线，防静电走线用于导走静电；防静电走线与扫描线交错且绝缘设置；其中，防静电走线包括相连的第一走线部分和第二走线部分，第一走线部分和第二走线部分处于不同层。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种显示面板，该显示面板包括上述的阵列基板。
本申请的有益效果是：区别于现有技术的情况，本申请阵列基板的显示区包括至少一条防静电走线和多条扫描线，防静电走线用于导走静电；防静电走线与扫描线交错且绝缘设置；其中，防静电走线包括相连的第一走线部分和第二走线部分，第一走线部分和第二走线部分处于不同层。由于防静电走线包括相连的第一走线部分和第二走线部分，且第一走线部分和第二走线部分处于不同层，因此，能够减少防静电走线的电荷积累，以避免防静电走线的静电击穿防静电走线与扫描线之间的膜层，进而防止防静电走线与扫描线出现短路，导致显示异常。
附图说明
图1是本申请实施例阵列基板的结构示意图；
图2是图1中实施例沿A-A截面或B-B截面的结构示意图；
图3是图1中另一实施例沿A-A截面或B-B截面的结构示意图；
图4是本申请另一实施例阵列基板的结构示意图；
图5是图4中实施例沿B-B截面的结构示意图；
图6是本申请实施例显示面板的结构示意图；
图7是本申请实施例显示装置的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更为明显易懂，下面结合附图，对本申请的具体实施方式做详细的说明。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图1～图3，图1是本申请实施例阵列基板的结构示意图；图2是图1中实施例沿A-A截面或B-B截面的结构示意图；图3是图1中另一实施例沿A-A截面或B-B截面的结构示意图。
阵列基板10包括显示区11和围绕该显示区11的非显示区12。显示区11可以包括多条扫描线112，多条数据线113，以及至少一条防静电走线111，多条扫描线112和多条数据线113互相交错，以将显示区11划分为多个像素区域114。非显示区12可以设置扫描线驱动电路121和数据线驱动电路122，扫描线驱动电路121分别与多条扫描线112连接，用于提供扫描信号至该多条扫描线112，数据线驱动电路122与多条数据线113连接，用于提供数据信号至该多条数据线113。
在本实施例中，防静电走线111用于导走静电，例如用于导走非显示区12产生的静电，具体如非显示区12中的电路产生的静电。防静电走线111与扫描线112交错且绝缘设置，通常防静电走线111与扫描线设置在不同层，以实现上述交错且绝缘设置。具体地，防静电走线111包括相连的第一走线部分1111和第二走线部分1112，其中，第一走线部分1111和第二走线部分1112处于不同层。由于防静电走线1111分为不同层的两个走线部分，即采用跳线方式断开了该防静电走线111，故能够减少防静电走线的电荷积累，以避免防静电走线的静电击穿防静电走线与扫描线之间的膜层，即消除天线效应影响，进而防止防静电走线与扫描线出现短路而导致显示异常。
进一步地，第一走线部分1111与扫描线112交错，第二走线部分1112位于扫描线112的两侧，即第一走线部分1111为防静电走线111中与扫描线交错的部分，第二走线部分1112为防静电走线111中位于扫描线112的两侧的部分，分别位于扫描线112的两侧的第二走线部分1112通过第一走线部分1111进行连接。可以理解的是，该第一走线部分1111可以为防静电走线111与所有扫描线交错的部分，如图1所示；或者，该第一走线部分也可为防静电走线111与部分扫描线交错的部分，也即防静电走线111与其余扫描线交错的部分设置为与第二走线部分同层。由于将与扫描线交错的走线部分设置在与防静电走线其余部分不同的层，可以保证即使防静电走线即使发生静电击穿，也不会导致与扫描线交错的走线部分与扫描线短路。
本实施例中的第一走线部分1111可以是由透光的导电材料或者不透光的导电材料制成，例如，第一走线部分1111可以为氧化铟锡(ITO)、氧化铟锌(IZO)、掺铝氧化锌(AZO)、掺氟二氧化锡(FTO)、掺磷二氧化锡(PTO)以及金属材料中的一种。第二走线部分1112可以为不透光的导电材料，具体可以与数据线113、栅极或者源极的材料一致。第一走线部分1111和第二走线部分1112处于不同层是指第一走线部分1111和第二走线部分1112相对扫描线112的位置不同。例如，第一走线部分1111可以位于扫描线112的上侧，第二走线部分1112可以为扫描线112的下侧，或者，第一走线部分1111可以位于扫描线112的下侧，第二走线部分1112可以位于扫描线112的上侧，再例如，第一走线部分1111和第二走线部分1112可以均位于扫描线112的上侧或者下侧，只不过第一走线部分1111和第二走线与扫描线112之间的距离不同。
具体地，防静电走线111位于但不限于位于显示区11中靠近非显示区12的位置，也即位于显示区11边缘的位置。例如，防静电走线111可以平行于数据线113且设置在数据线113的两侧。本实施例中，防静电走线111为两条，两条防静电走线111均设置在多条数据线113的外侧且平行于数据线113设置。在其它实施例中，防静电走线111还可以为一条、三条或者三条以上，具体的数量可根据实际情况确定。例如，在其它实施例中，防静电走线111可以为四条，每两条防静电走线111均设置多条数据线113的外侧且平行于数据线113设置。
以下说明防静电走线111的工作原理：在阵列基板10中，由于防静电走线111过长，因此容易在防静电走线111上累积大量静电，如果静电较多时，会击穿扫描线112与防静电走线111之间的膜层，例如为下述的位于扫描线112与防静电走线111之间的第二绝缘层145，此时，扫描线112与防静电走线111会短路，进而造成显示面板的显示异常。而通过将防静电走线111设置为相连的第一走线部分1111和第二走线部分1112，第一走线部分1111和第二走线部分1112连接，第一走线部分1111和第二走线部分1112位于不同层，因此，能够断开了该防静电走线111，故减少断开了该防静电走线111上的静电电荷积累，从而避免防静电走线的静电击穿防静电走线与扫描线之间的膜层，从而提升防静电走线111的抗静电释放(Electro-Static discharge，ESD)能力。
请继续参阅图2，在一具体实施例中，显示区11包括依序设置在基板上的第一功能层、第二功能层14、信号线层以及第二金属层，第二功能层14用于形成薄膜晶体管(ThinFilm Transistor，TFT)；其中，第一功能层包括第一走线部分1111中，第二金属层包括第二走线部分1112，第二功能层14设有第一通孔15，第二走线部分1112穿过第一通孔15与第一走线部分1111连接。
第二功能层14包括层叠设置的缓冲层141、半导体层142、第一绝缘层143；信号线层包括层叠设置的第一金属层144和第二绝缘层145，第一金属层144包括扫描线112和薄膜晶体管的栅极，第二金属层还包括数据线112、薄膜晶体管的源极161和漏极162。可以理解的是，在其他实施例中，第一走线部分1111也可设置在第二功能层中，例如，设置在缓冲层中，或者设置在缓冲层上且在第一走线部分1111上另设一层绝缘层，该半导体层设置在该另设的绝缘层上。
第一绝缘层143、第二绝缘层145的材料均可以包括单层的氮化硅(SiNx)、单层的氧化硅(SiOx)以及氧化硅(SiOx)和氮化硅(SiNx)形成的叠层中的一种。例如在本实施例中，第一绝缘层143、第二绝缘层145的材料均包括氮化硅。
以下说明各层之间的关系：第一功能层设置在基板上，缓冲层141设置在第一功能层上，半导体层142设置在缓冲层141上，第一绝缘层143设置在半导体层142上，第一金属层144设置在第一绝缘层143上，第二绝缘层145设置在第一金属层144和第一绝缘层143上，第二金属层设置在第二绝缘层145上。在其它实施例中，第一绝缘层143可以设置在半导体层142上和缓冲层141上。
在本实施例中，第二绝缘层145包括设置在第一绝缘层143上的第一区域1451，第一区域1451设有第二通孔155，第二走线部分1112穿过第二绝缘层145的第二通孔155和第二功能层14的第一通孔15连接第一走线部分1111。
其中第一通孔15设置在第二通孔155下面，即第一通孔15设置在第二通孔155靠近基板的一侧，第一通孔15和第二通孔155同轴且第一通孔15和第二通孔155的内壁平齐，以使第二走线穿过第二通孔155和第一通孔15与第一走线部分1111连接时，使第二走线在第二通孔155和第一通孔15之间没有折断点，从而加强了第二走线部分1112的强度。
在本实施例中，第一通孔15和第二通孔155的面积可以沿缓冲层141至基板方向上逐渐减小，在其它实施例中，第一通孔15和第二通孔155的面积可以沿缓冲层141至基板方向上逐渐增大或者不变。另外，第一通孔15和第二通孔155的面积可以为多边形，例如三角形、四边形或者五边形等等。本申请对此不作限定。
第二绝缘层145的第一区域1451、第一绝缘层143均设置第三通孔163，源极161和漏极162均通过第三通孔163连接半导体层142。
第一绝缘层143包括设置在缓冲层141上的第二区域1431，第二区域1431设有第一子通孔153，缓冲层141对应第一子通孔153设有第二子通孔152，第一子通孔153和第二子通孔152形成第一通孔15，其中，第二通孔155的孔径大于或等于第一子通孔153的孔径，第一子通孔153的孔径大于或等于第二子通孔152的孔径。
即在本实施例中，第一绝缘层143设置在半导体层142和缓冲层141上，即第二走线部分1112在穿过第二通孔155、第一子通孔153、第二子通孔152时，不与半导体层142接触，以避免半导体层142和第二走线部分1112之间互相干扰，从而降低防静电走线111的导静电能力。同样地，第二通孔155、第一子通孔153以及第二子通孔152内壁平齐。
请继续参阅图3，在该实施例中，第一绝缘层143包括设置在缓冲层141上的第二区域1431，第二区域1431设置有第一子通孔153，半导体层142对应第一子通孔153设有第二子通孔152，缓冲层141对应第二子通孔152设有第三子通孔151，第一子通孔153、第二子通孔152和第三子通孔151形成第一通孔15，其中，第二通孔155的孔径大于或等于第一子通孔153的孔径，第一子通孔153的孔径大于或等于第二子通孔152的孔径，以及第二子通孔152的孔径大于或等于第三子通孔151的孔径。第一绝缘层143设置在半导体层142上，即第二走线部分1112依次穿过第二通孔155、第一子通孔153、第二子通孔152、第三子通孔151时，与半导体层142接触。应注意有第二走线部分1112和半导体层142接触，因此，为了防止半导体层142与第二走线部分1112之间的相互影响，避免对其它半导体层142产生影响，例如是薄膜晶体管的半导体层142，应使与防静电走线111的半导体层142与薄膜晶体管之间的半导体层142绝缘，从而避免第二走线部分1112在导走静电时对薄膜晶体管的半导体层142产生影响。同样地，第二通孔155、第一子通孔153、第二子通孔152以及第三子通孔151内壁平齐。
第一功能层还可以包括遮光部1113，遮光部1113对应薄膜晶体管设置，即对应上述像素区域中的薄膜晶体管的位置设置。其中，遮光部1113和第一走线部分1111可以采用同一光罩刻蚀形成的，即遮光部1113和第一走线部分1111可以采用相同的工艺制成，以使阵列基板10的制造工艺简单，进而降低制作成本。在其它实施例中，遮光部1113和第一走线部分1111可以采用不同工艺制成，本申请不作限定。
在本实施例中，防静电走线111可以通过接地的方式以导走静电。例如，防静电走线111一端通过转接口接地，从而将内部产生的电荷导走。在另一实施例中，防静电走线111可以通过转接口连接显示面板的公共电极，以实现与公共电极的接地端一并接地。
请参阅图4和图5，图4是本申请另一实施例阵列基板的结构示意图；图5是图4中实施例沿B-B截面的结构示意图。在该实施例中，第一走线部分1111仅与边缘的两条扫描线112交错，第二走线部分1112与内侧的多条扫描线112交错，与内侧的多条扫描线112交错的第二走线部分1112设置在第二绝缘层145上。
在其它实施例中，第一走线部分1111也可以与多条扫描线112交错，第二走线部分1112与另外的多条扫描线112交错。例如，第一走线部分1111可以与单数条扫描线112交错，第二走线部分1112可以与双数条扫描线112交错；再例如，第一走线部分1111可以与前n条扫描线112交错，第二走线部分1112可以与后m条扫描线112交错，其中m+n为扫描线112的总条数，本申请对此不做限定。
请参阅图6，图6是本申请实施例显示面板的结构示意图。
显示面板60包括：阵列基板61、与阵列基板61相对设置的彩膜基板62以及位于彩膜基板62和阵列基板61之间的液晶层63，液晶层包括液晶分子。通过控制液晶分子两端的电压，进而改变液晶分子的排列状况，以达到遮光和透光的目的来显示深浅不一，错落有致的图象。其中，阵列基板61可以为上述任一实施例中的阵列基板10。
请参阅图7，图7是本申请实施例显示装置的结构示意图。
显示装置70包括显示面板71和位于显示面板入光侧的背光模组72，背光模组72用于为显示面板71提供背光。显示面板71可以为上述实施例中的显示面板60。
下面对上述阵列基板的制作过程进行举例说明：
步骤1、提供基板。
基板的材质可以为玻璃或塑料。
步骤2、在基板上形成遮光部和第一走线部分。
遮光部和第一走线部分可以采用相同的工艺制成。遮光部和第一走线部分可以设置在防静电走线和扫描线的交错区域，具体而言，第一走线部分可以设置在防静电走线和最边缘两条扫描线的交错区域，遮光部可以设置在防静电走线和内侧扫描线的交错区域。应理解，第一走线部分的长度可以大于、小于或者等于防静电走线和最边缘两条扫描线的交错区域的长度。
可选地，遮光部和第一走线部分可以采用同一工艺制成，例如，遮光部和第一走线部分采用同一光罩刻蚀形成。
步骤3、在基板、遮光部以及第一走线部分上形成缓冲层。
可以通过镀膜工艺如等离子体增强化学的气相沉积法(PECVD)形成缓冲层，缓冲层可以屏蔽基板缺陷的影响，避免引起的器件或涂层不良。形成缓冲层之后，可以对缓冲层进行穿孔处理，即可以在第一走线部分的两侧对缓冲层进行穿孔，得到第三子通孔。
步骤4、在缓冲层上形成半导体层。
具体而言，可以先再缓冲层上先形成非晶硅层，对非晶硅层进行镭射激光退火处理以形成多晶硅层，并在对应第三子通孔的位置对多晶硅层进行穿孔得到第二子通孔；以及在穿孔之后，可以对多晶硅层进行离子掺杂，以形成半导体层。或者可以在形成半导体层后，对半导体层穿孔，以得到第二子通孔。
在其它实施例中，可以不对半导体层极性穿孔。
步骤5、在半导体层上形成第一绝缘层。
在形成第一绝缘层之后，可以在对应第二子通孔的位置对第一绝缘层进行穿孔，以得到第一子通孔。另外，对第一绝缘层穿孔之前或者穿孔之后，可以通过第一绝缘层中的氢作为氢源对所述半导体层进行氢化。
另外，可以对遮光部上的第一绝缘层进行穿孔，以使第二金属层能够通过第一绝缘层的过孔与半导体层连接。
步骤6、在第一绝缘层上形成第一金属层，对第一金属层进行图形化处理，得到栅极。
步骤7、在第一金属层和第一绝缘层上形成第二绝缘层。
在形成第二绝缘层之后，可以对应第一子通孔的位置对第二绝缘层进行穿孔，以得到第二通孔。
另外，可以对遮光部上的第二绝缘层进行穿孔，以使第二金属层能够依次通过第二绝缘层的过孔和第一绝缘层的过孔与半导体层连接。
步骤8、在第二绝缘层上形成第二金属层，对第二金属层进行图形化处理形成源极、漏极以及第一走线部分。
区别于现有技术的情况，本申请阵列基板的显示区包括至少一条防静电走线和多条扫描线，防静电走线用于导走静电；防静电走线与扫描线交错且绝缘设置；其中，防静电走线包括相连的第一走线部分和第二走线部分，第一走线部分和第二走线部分处于不同层。由于防静电走线包括相连的第一走线部分和第二走线部分，且第一走线部分和第二走线部分处于不同层，因此，能够减少防静电走线的电荷积累，以避免防静电走线的静电击穿防静电走线与扫描线之间的膜层，进而防止防静电走线与扫描线出现短路，导致显示异常。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种阵列基板，其特征在于，所述阵列基板的显示区包括至少一条防静电走线和多条扫描线，所述防静电走线用于导走静电；所述防静电走线与所述扫描线交错且绝缘设置；
其中，所述防静电走线包括相连的第一走线部分和第二走线部分，所述第一走线部分和第二走线部分处于不同层。
2.根据权利要求1所述的阵列基板，其特征在于，
所述第一走线部分与所述扫描线交错，所述第二走线部分位于所述扫描线的两侧，和/或；
所述防静电走线位于所述显示区中靠近非显示区的位置。
3.根据权利要求1所述的阵列基板，其特征在于，
所述显示区包括依序设置在基板上的第一功能层、第二功能层、信号线层以及第二金属层，所述第二功能层用于形成薄膜晶体管；
其中，所述第一功能层包括所述第一走线部分，所述第二金属层包括所述第二走线部分，所述第二功能层设有第一通孔，所述第二走线部分穿过所述第一通孔与所述第一走线部分连接。
4.根据权利要求3所述的阵列基板，其特征在于，
所述第二功能层包括层叠设置的缓冲层、半导体层、第一绝缘层；
所述信号线层包括层叠设置的第一金属层和第二绝缘层，所述第一金属层包括所述扫描线和所述薄膜晶体管的栅极，所述第二金属层还包括薄膜晶体管的源极和漏极。
5.根据权利要求4所述的阵列基板，其特征在于，所述第二绝缘层包括设置在所述第二绝缘层上的第一区域，所述第一区域设有第二通孔，所述第二走线部分穿过所述第二绝缘层的第二通孔和所述第二功能层的第一通孔连接至所述第一走线部分。
6.根据权利要求5所述的阵列基板，其特征在于，所述第二金属层还包括所述数据线；所述第二绝缘层的第一区域、第一绝缘层均设置第三通孔，所述源极和漏极均通过所述第三通孔连接所述半导体层。
7.根据权利要求5所述的阵列基板，其特征在于，所述第一绝缘层包括设置在所述缓冲层上的第二区域，所述第二区域设有第一子通孔，所述缓冲层对应所述第一子通孔设有第二子通孔，所述第一子通孔和所述第二子通孔形成所述第一通孔，其中，所述第二通孔的孔径大于或等于所述第一子通孔的孔径，所述第一子通孔的孔径大于或等于所述第二子通孔的孔径。
8.根据权利要求2所述的阵列基板，其特征在于，所述第一功能层还包括遮光部，所述遮光部对应所述薄膜晶体管设置。
9.根据权利要求8所述的阵列基板，其特征在于，所述遮光部和所述第一走线部分采用同一光罩刻蚀形成的。
10.一种显示面板，其特征在于，所述显示面板包括如权利要求1-9任意一项所述的阵列基板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109755260A (zh) * 2018-12-24 2019-05-14 惠科股份有限公司 一种显示面板、显示面板的制造方法和显示装置
WO2019179151A1 (zh) * 2018-03-23 2019-09-26 武汉华星光电技术有限公司 阵列基板及显示面板
US10901280B2 (en) 2018-03-23 2021-01-26 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate and display panel

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867450A (zh) * 2015-06-05 2015-08-26 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105810677A (zh) * 2016-05-16 2016-07-27 京东方科技集团股份有限公司 静电释放组件、阵列基板及其制备方法、显示面板
CN105911787A (zh) * 2016-07-05 2016-08-31 厦门天马微电子有限公司 一种阵列基板以及显示面板
CN107219699A (zh) * 2017-06-22 2017-09-29 武汉华星光电技术有限公司 一种阵列基板
CN206863403U (zh) * 2017-11-07 2018-01-09 深圳市华星光电半导体显示技术有限公司 防止面板外围走线发生静电击伤的结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070097308A1 (en) * 2005-10-31 2007-05-03 Wen-Hsiung Liu Thin film transistor array substrate and liquid crystal display
CN105607366B (zh) * 2016-01-05 2019-03-05 京东方科技集团股份有限公司 防静电器件及其制造方法、基板
CN105974617A (zh) * 2016-05-05 2016-09-28 京东方科技集团股份有限公司 一种基板及其制作方法
TWI628491B (zh) * 2016-07-29 2018-07-01 鴻海精密工業股份有限公司 防靜電顯示裝置
CN108490707B (zh) * 2018-03-23 2020-09-04 武汉华星光电技术有限公司 阵列基板及显示面板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867450A (zh) * 2015-06-05 2015-08-26 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105810677A (zh) * 2016-05-16 2016-07-27 京东方科技集团股份有限公司 静电释放组件、阵列基板及其制备方法、显示面板
CN105911787A (zh) * 2016-07-05 2016-08-31 厦门天马微电子有限公司 一种阵列基板以及显示面板
CN107219699A (zh) * 2017-06-22 2017-09-29 武汉华星光电技术有限公司 一种阵列基板
CN206863403U (zh) * 2017-11-07 2018-01-09 深圳市华星光电半导体显示技术有限公司 防止面板外围走线发生静电击伤的结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019179151A1 (zh) * 2018-03-23 2019-09-26 武汉华星光电技术有限公司 阵列基板及显示面板
US10901280B2 (en) 2018-03-23 2021-01-26 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate and display panel
CN109755260A (zh) * 2018-12-24 2019-05-14 惠科股份有限公司 一种显示面板、显示面板的制造方法和显示装置

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